KR20210113017A - 전력 전달을 개선하기 위한 전용 금속 층들을 갖는 emib 아키텍처 - Google Patents

전력 전달을 개선하기 위한 전용 금속 층들을 갖는 emib 아키텍처 Download PDF

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KR20210113017A
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layers
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젠융 셰
수지트 샤란
황-타 천
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인텔 코포레이션
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Abstract

본 명세서에 개시된 실시예들은 개선된 전력 전달 아키텍처들을 포함하는 브리지를 갖는 전자 패키지들을 포함한다. 실시예에서, 브리지는 기판 및 기판 위의 라우팅 스택을 포함한다. 실시예에서, 라우팅 스택은 제1 라우팅 층들 - 제1 라우팅 층들의 개별 제1 라우팅 층들은 제1 두께를 가짐 -, 및 제2 라우팅 층 - 제2 라우팅 층은 제1 두께보다 큰 제2 두께를 가짐 - 을 포함한다.

Description

전력 전달을 개선하기 위한 전용 금속 층들을 갖는 EMIB 아키텍처{EMIB ARCHITECTURE WITH DEDICATED METAL LAYERS FOR IMPROVING POWER DELIVERY}
본 개시내용의 실시예들은 반도체 디바이스들에 관한 것으로, 특히 개선된 전력 전달을 위한 임베디드 멀티-다이 인터커넥트 브리지(embedded multi-die interconnect bridge)(EMIB) 아키텍처들에 관한 것이다.
임베디드 멀티-다이 인터커넥트 브리지(EMIB) 아키텍처들을 사용하는 패키징은 패키지 기판에 브리지(예를 들어, 실리콘 브리지)를 임베딩함으로써 단일 패키지 상의 이종 다이들 사이에 고밀도 인터커넥트들을 제공한다. EMIB 아키텍처들은 밀리미터 당 IO 카운트가 높고 면적이 작은 것을 포함한 많은 이점들을 제공하지만, EMIB 아키텍처들은 또한 추가 성능 개선들을 위한 여지를 남겨둔다.
성능 개선을 위한 하나의 이러한 영역은 브리지가 아래로부터 위에 있는 다이들로의 액세스를 방지한다는 것이다. 이와 같이, 전력 전달 경로는 임베디드 브리지를 통과해야 한다. 직접적인 수직 전력 전달 경로가 없으면, 전류는 패키지 기판 표면 위의 트레이스들을 따라 수평으로 이동할 것을 강요받는다. 특히 전력 공급 장치가 다수의 에지들을 따라 다이에 공급될 수 없는 경우, 이것은 더 높은 저항 및 AC 인덕턴스로 이어진다.
하나의 제안된 솔루션은 브리지를 통해 쓰루 브리지 비아(through bridge via)들(예를 들어, 쓰루 실리콘 비아(through silicon via)(TSV)들)을 활용하는 것이다. 브리지 제작에 TSV들을 추가하면 직접적인 수직 액세스 포인트를 제공하지만, 상당한 비용이 추가된다.
도 1a는 패키지 표면 상의 트레이스들에 의존하여 다이들에 전력을 공급하는 EMIB 아키텍처를 갖는 전자 패키지의 단면도이다.
도 1b는 전력을 전달하기 위해 한 쌍의 인접한 행들을 따라 지나가며, 이에 따라 범프 레이아웃 설계를 제약하는 트레이스를 예시하는 패키지 기판의 범프 맵의 평면도이다.
도 2a는 실시예에 따라 기판과 신호 층들 사이에 증가된 두께를 갖는 추가 라우팅 층을 갖는 EMIB 아키텍처의 단면도이다.
도 2b는 실시예에 따라 신호 층들 위에 증가된 두께를 갖는 추가 라우팅 층을 갖는 EMIB 아키텍처의 단면도이다.
도 2c는 실시예에 따라 신호 층들 사이에 증가된 두께를 갖는 추가 라우팅 층을 갖는 EMIB 아키텍처의 단면도이다.
도 2d는 실시예에 따라 신호 층들 위 및 아래에 증가된 두께를 갖는 추가 라우팅 층들을 갖는 EMIB 아키텍처의 단면도이다.
도 2e는 실시예에 따라 증가된 두께들을 갖는 세그먼트화된 추가 라우팅 층을 갖는 EMIB 아키텍처의 단면도이다.
도 3a는 실시예에 따라 전력 전달을 위한 추가 라우팅 층을 갖는 EMIB를 포함하는 EMIB 아키텍처를 갖는 전자 패키지의 단면도이다.
도 3b는 실시예에 따라 전력 범프들을 위치 결정시킬 때의 유연성을 예시하는 전자 패키지의 범프 맵의 평면도이다.
도 3c는 실시예에 따라 브리지에 배치되고, 전력 전달 라우팅 층 및 접지 기준 라우팅 층을 전극들로서 포함하는 커패시터의 단면도이다.
도 3d는 실시예에 따라 전력 전달을 위한 추가 라우팅 층을 갖는 EMIB를 포함하는 EMIB 아키텍처를 갖는 전자 패키지의 단면도이며, 여기서 라우팅 층은 복수의 상이한 전력 레일들을 제공하도록 세그먼트화된다.
도 4는 실시예에 따라 전력 전달을 위한 추가 라우팅 층을 갖는 EMIB 아키텍처를 갖는 전자 패키지를 포함하는 전자 시스템의 단면도이다.
도 5는 실시예에 따라 구축된 컴퓨팅 디바이스의 개략도이다.
다양한 실시예들에 따라 개선된 전력 전달을 위한 임베디드 멀티-다이 인터커넥트 브리지(EMIB) 아키텍처들을 갖는 전자 패키지들이 본 명세서에 설명된다. 다음의 설명에서는, 예시적인 구현들의 다양한 양태들이 본 기술분야의 통상의 기술자에 의해 그들의 작업의 본질을 본 기술분야의 다른 통상의 기술자에게 전달하기 위해 일반적으로 채택되는 용어들을 사용하여 설명될 것이다. 그러나, 본 발명이 설명된 양태들 중 일부만으로 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 명백할 것이다. 설명의 목적을 위해, 예시적인 구현들에 대한 철저한 이해를 제공하기 위해 특정 번호들, 재료들 및 구성들이 제시된다. 그러나, 본 발명이 특정 세부 사항들 없이 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 예들에서, 예시적인 구현들을 모호하게 하지 않기 위해 공지된 피처들은 생략되거나 단순화된다.
본 발명을 이해하는 데 가장 도움이 되는 방식으로 다양한 동작들이 다수의 별개의 동작들로 차례로 설명될 것이지만, 설명의 순서는 이러한 동작들이 반드시 순서 의존적이라는 것을 암시하는 것으로 해석되어서는 안된다. 특히, 이러한 동작들은 제시 순서대로 수행될 필요가 없다.
위에서 언급된 바와 같이, EMIB 아키텍처들에서 전력 전달 옵션들의 제한들은 다양한 응용들에서 이러한 아키텍처들을 사용하는 데 잠재적인 단점이 된다. EMIB 아키텍처를 갖는 전자 패키지(100)의 예가 도 1a에 도시되어 있다. 전자 패키지(100)는 패키지 기판(105), 제1 다이(110) 및 제2 다이(115)를 포함할 수 있다. 브리지(130)가 제1 다이(110)를 제2 다이(115)에 전기적으로 결합할 수 있다. 브리지(130)는 기판(131)(예를 들어, 실리콘 기판) 및 라우팅 스택(132)(예를 들어, BEOL(back end of line) 스택)을 포함할 수 있다. 라우팅 스택(132)은 절연 재료(139)(예를 들어, SiO2)에 임베딩되는 신호 라우팅 층들(134)(간단히 신호 층들(134)로 지칭됨) 및 기준 라우팅 층들(133)(간단히 기준 층들로 지칭됨)을 포함할 수 있다.
제1 다이(110) 및 제2 다이(115)의 부분들 아래에 브리지(130)가 존재하기 때문에, 패키지 기판(105)으로부터 직접 전력을 공급하기 위한 아래로부터의 액세스가 없다. 또한, 전력은 통상적으로 신호 층들(134)을 따라 분배될 수 없다. 이것은 저항이 너무 높기 때문일 것이다. 통상적으로, 시그널링 기준 층들로서 역할하는 기준 층들(133)은 IO 전력 또는 접지를 위한 특정 전류를 운반할 수 있다. 그러나, 이것은 다른 전력 레일들에는 적절하지 않을 수 있다. 예를 들어, 신호 층들(134) 및 기준 층들(133)은 통상적으로 대략 2㎛의 두께를 갖는다.
도 1a에서는, 단일 전력 레일이 제1 다이(110)에 공급된다. 특히, 전력은 패키지 기판을 통해 비아(108)에 의해 우측 에지(112)(즉, 제2 다이(115)로부터 멀리 있는 에지)로부터 공급되고, 전력은 주로 패키지 기판(105)의 표면 상의 패드들(107)과 접촉하는 패키지 기판(105)의 표면 위의 트레이스(141)에 의해 좌측 에지(111)(즉, 제2 다이(115)를 향해 있는 에지)로부터 공급된다. 통상적으로, 전력은 전압 강하를 감소시키기 위해 양 에지들로부터 공급되어야 한다. 그 결과, 단일 전력 레일만이 지원될 수 있다. 즉, IO PHY의 경우, Vdd 로직 전력 레일 및 IO 전력 레일 중 하나가 패키지 기판(105) 표면으로부터 제1 다이(110)로 제공된다. 또한, 전력 레일을 공급하기 위해 패키지 기판(105) 상의 트레이스(141)를 사용하면 더 높은 저항 및 AC 인덕턴스로 이어진다.
차선의 전기 성능을 제공하는 것 외에도, 패키지 기판(105)의 표면 상의 트레이스(141)의 사용은 또한 범프 아웃 설계의 유연성을 제약한다. 도 1b는 범핑 영역의 패드들(107)의 부분을 예시하는 패키지 기판(105)의 평면도이다. 도시된 바와 같이, 연속 트레이스(141)를 제공하기 위해, 전력 레일에 활용되는 패드들(107)은 범프 피치에 따라 인접한 행들에 위치되어야 한다. 일부 실시예들에서, 단일 행은 연속 트레이스(141)를 제공하기에 충분할 수 있다. 전력 레일을 제1 다이(110)에 공급하기 위한 패드들(107)은 연속 트레이스(141)를 제공하기 위해 적어도 하나의 다른 전력 패드(107)에 인접할 필요가 있기 때문에, 설계 유연성이 제약된다.
따라서, 본 명세서에 개시된 실시예들은 전력 전달이 개선된 EMIB 아키텍처들을 포함한다. 특히, 본 명세서에 개시된 실시예들은 라우팅 스택에 추가 라우팅 층을 포함할 수 있다. 추가 라우팅 층은 전자 패키지의 다이들에 하나 이상의 전력 레일을 제공하기 위한 전용 층일 수 있다. 실시예에서, 추가 라우팅 층은 라우팅 스택의 다른 라우팅 층들(예를 들어, 신호 층들 및 기준 층들)보다 큰 두께를 가질 수 있다. 따라서, 전력 레일의 저항이 감소된다. 브리지 내에 전력 레일을 포함하면 패키지 기판 표면 상의 라우팅 정체를 완화시킬 수도 있다. 이와 같이, 다수의 전력 레일들(예를 들어, IO 전력 전달 및 코어 전력 전달)이 모두 제1 다이에 액세스 가능할 수 있다.
브리지의 라우팅 스택에 추가 라우팅 층을 사용하면 많은 이점들을 제공한다. 전기적으로, 브리지의 두꺼운 금속 층은 DC 저항, 전류 밀도 및 전압 강하를 감소시킬 수 있다. 이런 이점은 특히 단일 측면 공급을 갖는 전력 레일들의 경우에 두드러진다. 이것은 또한 브리지 위의 IO 필드에 더 긴 코어 회로 잠식을 가능하게 한다.
또 다른 이점은 브리지의 전력 전달 라우팅 층이 AC 인덕턴스 및 임피던스를 감소시킨다는 것이다. 이것은 전력 라우팅 층이 브리지의 접지면 라우팅 층에 밀결합되기(tightly coupled) 때문이다. 브리지 아키텍처는 또한 브리지의 전력 라우팅 층과 접지 라우팅 층 사이에 금속-절연체-금속(metal-insulator-metal)(MIM) 커패시터들이 구현될 수 있도록 한다. MIM 커패시터들은 전체 브리지에 걸쳐 그리고 2개 이상의 전력 레일에 대해 구현될 수 있다. 온-브리지 MIM 커패시턴스는 전압 강하 및 과도 잡음을 포함하여 EMIB 패키지의 전력 무결성을 상당히 개선시킨다.
또한, 온 패키지 트레이스들이 IO PHY 영역에서의 전력 전달을 위해 더 이상 필요하지 않기 때문에, 범프 맵 설계 유연성이 개선된다. 위에서 언급된 바와 같이, IO 및 코어 영역에 전력 및 전류를 공급하기 위해 종래의 EMIB 전력 전달 방식들을 사용할 때에는, 트레이스 연결을 만들기 위해 전력 및 접지 범프들이 1개의 행 또는 2개의 인접한 행에 배열되어야 한다. 그러나, 본 명세서에 설명된 실시예들은 추가 라우팅 층에 의해 아래로부터 직접 공급될 수 있는 전류 공급 전력 및 접지를 제공한다. 이와 같이, 전력 및 접지 범프들은 더 이상 서로 인접할 필요가 없다.
제안된 아키텍처의 추가적인 이점들은 차선 다이들의 전력 전달 성능을 개선시킬 수 있는 능력을 포함한다. 예를 들어, 일부 아키텍처들에서는, 전력 레일이 다이의 BEOL 스택의 금속 층을 따라 통과할 수 있다. 상이한 제조업체들은 상이한 두께들을 갖는 전력용 금속 층들을 제공할 수 있다. 결과적으로, 전력 전달과 관련하여, 일부 다이들의 저항이 다른 것들보다 높을 수 있다. 본 명세서에 개시된 실시예들은 증가된 두께로 인해 낮은 저항을 갖는 전력용 병렬 경로(즉, 브리지의 추가 전력 라우팅 층을 따름)를 제공한다. 따라서, 전력 전달 성능이 전자 패키지에 사용되는 다이를 공급하는 제조업체와 실질적으로 무관할 수 있다.
이제 도 2a를 참조하면, 실시예에 따라 EMIB 아키텍처를 갖는 전자 패키지에 사용될 수 있는 브리지(230)의 단면도가 도시되어 있다. 실시예에서, 브리지(230)는 기판(231) 및 기판(231) 위의 라우팅 스택(232)을 포함할 수 있다. 기판(231)은 실리콘, 유리, 세라믹 등과 같은 임의의 적절한 재료일 수 있다. 실시예에서, 라우팅 스택(232)은 BEOL 프로세스들로 형성된다. 라우팅 스택(232)은 때때로 BEOL 층들, 라우팅 층들, 인터커넥트 층들, 또는 본 기술분야에서 일반적으로 사용되는 다른 용어들로 지칭될 수 있다. 라우팅 스택(232)은 절연 재료(239)에 임베딩되는 복수의 전도성 라우팅 층들(예를 들어, 층들(233, 234 및 235))을 포함할 수 있다. 라우팅 층들(233, 234 및 235)의 전도성 재료는, 예를 들어, 구리를 포함할 수 있다. 실시예에서, 절연 재료(239)는 SiO2 등을 포함할 수 있다. 실시예에서, 패드들(237)은 라우팅 스택(232) 위에 배치될 수 있다. 단순성을 위해 도시되지 않았지만, 패드들(237)의 개별 패드들은 라우팅 스택(232)의 층들(233, 234 또는 235) 중 하나에 결합될 수 있다.
실시예에는, 5개의 라우팅 층이 도시되어 있다. 도 2a에 예시된 특정 실시예에는, 2개의 라우팅 층(233), 2개의 라우팅 층(234) 및 단일 라우팅 층(235)이 있다. 실시예에서, 라우팅 층들(233)은 기준 라우팅 층들(본 명세서에서는 간단히 "기준 층들"(233)로 지칭됨)일 수 있다. 예를 들어, 기준 층들(233)은 동작 동안 접지 전위 또는 다른 기준 전위로 유지될 수 있다. 실시예에서, 단일 기준 층(233)은 전도성 평면, 복수의 전도성 평면들, 트레이스들, 패드들 등을 포함할 수 있다. 즉, 기준 층(233)은 라우팅 스택(232)의 단일 층 내에 있는 하나 이상의 전도성 피처를 지칭할 수 있다. 기준 층들(233)은 개선된 신호 품질을 제공하기 위해 신호 라우팅 층들(234)(본 명세서에서는 간단히 "신호 층들"(234)로 지칭됨)에 의해 사용된다. 단일 신호 층(234) 내에, 복수의 별개의 트레이스들이 있을 수 있다는 것이 이해되어야 한다. 즉, 신호 라우팅 층(234)은 라우팅 스택(232)의 단일 층 내의 하나 이상의 트레이스를 지칭할 수 있다.
실시예에서, 기준 층들(233) 및 신호 층들(234)은 교대하는 패턴일 수 있다. 즉, 최상위 층은 신호 층(234)일 수 있고, 다음 하위 층은 기준 층(233)일 수 있고, 다음 하위 층은 신호 층(234)일 수 있고, 다음 하위층은 기준 층일 수 있다. 예시된 실시예에는, 2개의 기준 층(233) 및 2개의 신호 층(234)이 도시되어 있다. 그러나, 실시예들은 임의의 수의 기준 층들(233) 및 임의의 수의 신호 층들(234)을 포함할 수 있다는 것이 이해되어야 한다.
실시예에서, 브리지(230)는 전력 전달 라우팅 층(235)(간단히 "전력 전달 층"(235)으로 지칭됨)을 추가로 포함할 수 있다. 예시된 실시예에서, 전력 전달 층(235)은 신호 층(234) 아래의 라우팅 스택(232) 내에 위치한다. 즉, 전력 전달 층(235)은 신호 층들(234)과 기판(231) 사이에 위치 결정될 수 있다. 실시예에서, 전력 전달 층(235)은 고체 전도성 평면(예를 들어, 구리 평면)이다. 다른 실시예들에서, 전력 전달 층(235)은 전도성 메시 평면(conductive meshed plane)을 포함한다. 일부 추가 실시예들에서, 전력 전달 층(235)은 복수의 서브-층들을 포함할 수 있다. 서브-층들은 각각 대략 1㎛ 내지 4㎛의 두께를 가질 수 있다.
전력 전달 층(235)을 따라 더 낮은 저항을 제공하기 위해, 전력 전달 층(235)은 라우팅 스택(232)의 다른 층들(즉, 기준 층들(233) 및 신호 층들(234))의 두께보다 큰 두께를 가질 수 있다. 예를 들어, 전력 전달 층(235)은 기준 층들(233)(및 신호 층들(234))의 제1 두께(T1)보다 큰 제2 두께(T2)를 가질 수 있다. 실시예에서, 제2 두께(T2)는 제1 두께(T1)의 대략 2배이다. 본 명세서에서 사용된 바와 같이, "대략"은 기준값의 대략 10% 이내의 값을 지칭할 수 있다. 특정 실시예에서, 제2 두께(T2)는 대략 4㎛일 수 있고, 제1 두께(T1)는 대략 2㎛일 수 있다. 실시예에서, 제2 두께(T2)는 대략 4㎛ 이상일 수 있다. 다른 실시예들에서, 제2 두께(T2)는 대략 4㎛ 내지 대략 6㎛일 수 있다.
실시예에서, 전력 전달 층(235)과 이웃하는 기준 층(233) 사이의 간격은 기준 층(233)과 신호 층(234) 사이의 간격보다 작을 수 있다. 예를 들어, 전력 전달 층(235)과 기준 층(233) 사이의 제1 간격(D1)은 기준 층(233)과 신호 층(234) 사이의 제2 간격(D2)보다 작을 수 있다. 실시예에서, 제1 간격(D1)은 대략 3㎛ 이하일 수도 있고, 또는 제1 간격(D1)은 대략 1㎛ 이하일 수도 있다. 제1 간격(D1)의 감소는, 특히 이웃하는 기준 층(233)이 접지 층(예를 들어, Vss)일 때, 개선된 전력 전달 성능을 제공한다. 이것은 밀결합되는 전력 레일 및 접지 층을 허용한다. 따라서, 전력 전달 루프 인덕턴스가 크게 감소될 수 있다.
이제 도 2b를 참조하면, 추가 실시예에 따라 브리지(230)의 단면도가 도시되어 있다. 도 2b의 브리지(230)는 전력 전달 층(235)의 위치를 제외하고는 도 2a의 브리지(230)와 실질적으로 유사할 수 있다. 특히, 도 2b에 예시된 실시예에서, 전력 전달 층(235)은 신호 층들(234) 위에 위치 결정된다. 즉, 신호 층들(234)은 전력 전달 층(235)과 기판(231) 사이에 위치 결정될 수 있다.
이제 도 2c를 참조하면, 추가 실시예에 따라 브리지(230)의 단면도가 도시되어 있다. 도 2c의 브리지(230)는 전력 전달 층(235)의 위치를 제외하고는 도 2a의 브리지(230)와 실질적으로 유사할 수 있다. 특히, 도 2b에 예시된 실시예에서, 전력 전달 층(235)은 한 쌍의 신호 층들(234) 사이에 위치 결정된다. 도시된 바와 같이, 전력 전달 층(235)은 신호 층(234)과 기준 층(233) 사이에 있을 수 있다.
이제 도 2d를 참조하면, 추가 실시예에 따라 브리지(230)의 단면도가 도시되어 있다. 도 2d의 브리지(230)는 한 쌍의 전력 전달 층들(235)이 있다는 점을 제외하고는 도 2a의 브리지(230)와 실질적으로 유사할 수 있다. 실시예에서, 제1 전력 전달 층(235A)은 신호 층들(234)과 기판(231) 사이에 있고, 제2 전력 전달 층(235B)은 신호 층들(234) 위에 있다. 다른 실시예에서, 제1 전력 전달 층(235A) 또는 제2 전력 전달 층(235B) 중 하나는 대안적으로 신호 층들(234) 사이에 위치 결정될 수 있다(도 2c의 전력 전달 층(235)과 유사). 또 다른 실시예에서는, 제1 전력 전달 층(235A) 및 제2 전력 전달 층(235B)에 추가하여, 신호 층들(234) 사이에 위치하는 제3 전력 전달 층(도시 생략)이 있을 수 있다.
이제 도 2e를 참조하면, 추가 실시예에 따라 브리지(230)의 단면도가 도시되어 있다. 실시예에서, 도 2e의 브리지(230)는 전력 전달 층(235)이 세그먼트화된다는 점을 제외하고는 도 2a의 브리지(230)와 실질적으로 유사하다. 즉, 전력 전달 층(235)은 복수의 전력 전달 세그먼트들(2351 및 2352)을 포함할 수 있다. 실시예에서, 전력 전달 세그먼트들(2351 및 2352)은 서로 전기적으로 분리된다. 따라서, 다수의 전력 레일들이 단일 전력 전달 층(235)을 따라 제공될 수 있다. 예를 들어, IO 전력 레일 및 코어 전력 레일이 라우팅 스택(232)의 단일 층을 따라 제공될 수 있다.
예시된 실시예에서는, 한 쌍의 전력 전달 세그먼트들(2351 및 2352)이 제공된다. 그러나, 임의의 수의 전력 전달 세그먼트들(2351-n)이 전자 패키지의 전력 전달 요구들에 따라 제공될 수 있다는 것이 이해되어야 한다. 또한, 세그먼트화된 전력 전달 층(235)이 도 2e에서는 하부 층으로서 도시되어 있지만, 세그먼트화된 전력 전달 층(235)이 도 2a 내지 도 2d와 관련하여 위에서 설명된 것들과 같은 포지션들 중 임의의 것에 위치 결정될 수 있다는 것이 이해되어야 한다.
이제 도 3a를 참조하면, 실시예에 따라 전자 패키지(300)의 단면도가 도시되어 있다. 실시예에서, 전자 패키지(300)는 패키지 기판(305), 제1 다이(310) 및 제2 다이(315)를 포함할 수 있다. 실시예에서, 패키지 기판(305)은 유기 재료를 포함할 수 있다. 패키지 기판(305)은 또한 패키지 기판(305)을 통해 전기적 연결들을 제공하기 위해 비아들(308)과 같은 전도성 피처들을 포함할 수 있다.
실시예에서, 제1 다이(310)는 브리지(330)에 의해 제2 다이(315)에 통신 가능하게 결합될 수 있다. 실시예에서, 제1 다이(310)는 프로세서 다이(예를 들어, SoC)일 수 있고, 제2 다이(315)는 메모리 다이일 수 있다. 실시예에서, 브리지(330)는 패키지 기판(305)에 임베딩될 수 있다. 브리지(330)는 도 2a 내지 도 2e와 관련하여 위에서 설명된 브리지들(230) 중 임의의 것과 유사할 수 있다. 예를 들어, 브리지(330)는 기판(331) 및 라우팅 스택(332)을 포함할 수 있다. 기판(331)은 실리콘, 유리, 세라믹 등과 같은 적절한 재료를 포함할 수 있다. 실시예에서, 라우팅 스택(332)은 절연 층(339)에 임베딩된 전도성 피처들을 포함할 수 있다. 전도성 피처들은 신호 층들(334) 및 기준 층들(333)을 포함할 수 있다. 예를 들어, 기준 층들(333)은 접지 전위 또는 다른 기준 전위로 유지될 수 있다. 실시예에서, 라우팅 스택(332)의 전도성 피처들은 또한 전력 전달 층(335)을 포함할 수 있다. 전력 전달 층(335)은 신호 층들(334) 및 기준 층들(333)의 두께보다 큰 두께를 가질 수 있다.
실시예에서, 제1 다이(310) 및 제2 다이(315)는 브리지(330) 위에 적어도 부분적으로 위치 결정될 수 있다. 실시예에서, 제1 다이(310) 및 제2 다이(315) 중 하나 또는 둘 모두는 또한 패키지 기판(305) 위에 위치 결정될 수 있다. 즉, 제1 다이(310) 및 제2 다이(315) 중 하나 또는 둘 모두는 브리지(330)의 에지를 지나 연장될 수 있다. 예를 들어, 제1 다이(310)는 브리지(330)의 우측 에지를 지나 연장되고, 패키지 기판(305) 위에 있다.
예시된 실시예에는, 전력 레일(381)이 도시되어 있다. 전력 레일(381)은 패키지 기판(305), 제1 다이(310) 및 브리지(330)를 통과하는 전기 경로를 포함한다. 예를 들어, 전력 레일(381)은 비아(308)에 의해 제1 다이(310)의 우측 에지(312)로, 그리고 패키지 기판(305)의 다른 전도성 피처들로 공급될 수 있다. 그 후, 전력 레일(381)은 제1 다이(310)의 금속 층(313)을 통해 측면 방향으로 통과할 수 있다. 금속 층(313)은 제1 다이(310)의 BEOL 스택의 금속 층일 수 있다. 실시예에서, 전력 레일(381)은 브리지(330) 위의 패키지 기판(305) 상의 제1 패드(307A)로 계속될 수 있다. 제1 패드(307A)는 브리지(330)에 연결되고, 제1 비아(338A)는 제1 패드(307A)를 전력 전달 층(335)에 결합한다. 전력 전달 층(335)은 전력 레일(381)의 측면 변위를 제2 패드(307B)를 향해 위로 연장되는 제2 비아(338B)에 제공한다.
특정 실시예에서, 전력 레일(381)은 Vdd 로직 전력 레일 또는 IO 전력 레일일 수 있다. 전력 전달 층(335)은 전용의 두꺼운 금속 층이기 때문에, 전력 레일(381)에 대한 전압 강하를 상당히 감소시킬 수 있는데, 왜냐하면 이것은 제1 다이(310)의 금속 층(313)에 추가하여 병렬 전류 흐름 경로를 제공하기 때문이다. 따라서, 금속 층(313)이 두껍지 않은 경우에도 낮은 저항의 전력 전달이 제공되며, 전력 레일(381)의 저항은 제1 다이(310)의 설계에 대해 무관할 수 있다. 이것은 원하는 메트릭들을 충족시키기 위해 전력 레일(381)을 다시 설계할 필요 없이 다양한 제조업체들로부터의 제1 다이들이 사용될 수 있게 한다.
추가적으로, 브리지(330)에서 전력 전달 층(335)의 사용은 추가 전력 레일을 수용하기 위해 제1 다이(310)의 에지를 자유롭게 한다. 예를 들어, 제2 전력 레일(380)은 패키지 기판의 표면으로부터 제1 다이(310)의 좌측 에지(311) 및/또는 우측 에지(312)로 공급될 수 있다. 이것은 전자 패키지(300)에 개선된 성능을 제공하고, 설계 유연성을 증가시킨다. 예를 들어, 전력 레일(381)은 Vdd 로직 전력 레일일 수 있고, 제2 전력 레일(380)은 IO 로직 전력 레일일 수 있다.
단일 제2 패드(307B)가 도시되어 있지만, 전력 레일(381)은 전력을 공급하기 위해 제1 다이(310) 아래의 임의의 수의 패드들(307)에 수직으로 공급될 수 있다는 것이 이해되어야 한다. 이제 도 3b를 참조하면, 실시예에 따라 범핑 영역의 패드들(307)의 부분을 예시하는 패키지 기판(305)의 평면도가 도시되어 있다. 복수의 전력 패드들(307P)이 도시되어 있다. 전력 패드들(307P)은 범핑 영역의 임의의 위치에 위치할 수 있다. 이것은 전력 패드들(307P)에 대한 수직 연결들이 브리지(330)의 하부 전력 전달 층(335)으로부터 제공되기 때문이다. 즉, 전력 패드들(307P)은 각각 다른 전력 패드(307P)에 인접할 필요가 없다. 이것은 패키지 기판(105)의 표면을 따라 연속 트레이스를 제공하기 위해 전력 패드들(107)이 서로 이웃할 것을 요구했던 도 1b에서 위에서 설명된 범프 맵과 대조적이다. 따라서, 본 명세서에 설명된 실시예들에 따라 범프 맵의 설계의 유연성이 증가된다. 또한, 복수의 전력 패드들(307)을 제공하면 각각의 전력 패드(307)를 따라 전류 밀도를 감소시킨다. 따라서, 신뢰성이 개선된다.
이제 도 3c를 참조하면, 실시예에 따라 도 3a의 영역(370)의 확대된 단면도가 도시되어 있다. 도시된 바와 같이, 기준 층(333)은 절연 층(339)에 의해 전력 전달 층(335)으로부터 분리된다. 전력 전달 층(335)과 기준 층(333) 사이에는, 커패시터가 삽입될 수 있다. 예를 들어, 전력 및 접지용 얇은 커패시터 플레이트들(395)과 커패시터 플레이트들(395) 사이의 얇은 하이-k 유전체층(396)이 전력 전달 층(335)과 기준 층(333) 사이에 위치 결정되어 금속-절연체-금속(MIM) 커패시터들을 형성한다. 따라서, 커패시터(예를 들어, MIM 커패시터)가 실질적으로 전체 브리지(330)에 걸쳐 제공될 수 있다. 온-브리지 MIM 커패시턴스는 전압 강하 및 과도 잡음의 개선들을 포함하여 전자 패키지(300)의 전력 무결성을 상당히 개선시킨다. 또한, 브리지(330) 상에 MIM 커패시턴스를 포함하면 MIM 커패시터들이 제1 다이(310) 및/또는 제2 다이(315)에 통합될 필요성을 감소시킨다.
이제 도 3d를 참조하면, 추가 실시예에 따라 전자 패키지(300)의 단면도가 도시되어 있다. 실시예에서, 도 3d의 전자 패키지(300)는 브리지(330)가 전력 전달 층에 복수의 전력 전달 세그먼트들(예를 들어, 제1 전력 전달 세그먼트(3351) 및 제2 전력 세그먼트(3352))을 제공하는 것을 제외하고는 도 3a의 전자 패키지와 실질적으로 유사할 수 있다. 예시된 실시예에서, 제1 전력 전달 세그먼트(3351)는 비아들(338A 및 338B)을 제1 다이(310)에 공급하고, 제2 전력 전달 세그먼트(3352)는 비아들(338C 및 338D)을 제2 다이(315)에 공급한다. 예를 들어, 제1 전력 전달 세그먼트(3351)는 제1 다이(310)에 Vdd 로직 전력을 공급하기 위한 제1 전력 레일의 일부일 수 있고, 제2 전력 전달 세그먼트(3352)는 제2 다이(315)에 IO 전력을 공급하기 위한 제2 전력 레일의 일부일 수 있다. 실시예에서, 제1 전력 전달 세그먼트(3351) 및 제2 전력 전달 세그먼트(3352) 모두는 제1 다이(310) 및/또는 제2 다이(315) 중 어느 것에 전력을 공급할 수 있다.
이제 도 4를 참조하면, 실시예에 따라 전자 시스템(490)의 단면도가 도시되어 있다. 실시예에서, 전자 시스템(490)은 보드(491)(예를 들어, 마더 보드 등) 및 인터커넥트들(492)에 의해 보드(491)에 부착된 전자 패키지(400)를 포함할 수 있다. 예시된 실시예에서, 인터커넥트들(492)은 솔더 범프들인 것으로 도시되어 있다. 그러나, 임의의 적절한 인터커넥트 아키텍처가 인터커넥트들(492)(예를 들어, 소켓들, 와이어 본드들 등)에 사용될 수 있다는 것이 이해되어야 한다.
실시예에서, 전자 패키지(400)는 위에서 설명된 전자 패키지 중 임의의 것과 유사할 수 있다. 예를 들어, 전자 패키지(400)는 패키지 기판(403)을 포함할 수 있으며, 패키지 기판(403) 위에 복수의 다이들(예를 들어, 제1 다이(410) 및 제2 다이(415))을 갖는다. 브리지(430)는 패키지 기판(403)에 임베딩될 수 있다. 실시예에서, 브리지(430)는 위에서 설명된 브리지 아키텍처들 중 임의의 것과 유사할 수 있다. 예를 들어, 브리지(430)는 기판(431) 및 라우팅 스택(432)을 포함할 수 있다. 실시예에서, 라우팅 스택(432)은 전력 전달 층(435)을 포함할 수 있다. 예를 들어, 전력 전달 층(435)은 제1 전력 전달 세그먼트(435A) 및 제2 전력 전달 세그먼트(435B)를 포함할 수 있다. 다른 실시예에서, 전력 전달 층(435)은 단일 전도성 평면일 수 있다.
도 5는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(500)를 예시한다. 컴퓨팅 디바이스(500)는 보드(502)를 수용한다. 보드(502)는 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하되, 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(504)는 보드(502)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(506)은 또한 보드(502)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현들에서, 통신 칩(506)은 프로세서(504)의 일부이다.
이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비-휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치 스크린 디스플레이, 터치 스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, 콤팩트 디스크(compact disk)(CD), 디지털 다목적 디스크(digital versatile disk)(DVD) 등)를 포함하지만, 이에 제한되지 않는다.
통신 칩(506)은 컴퓨팅 디바이스(500)로의/로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그 파생어들은 비-고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 디바이스들이 어떤 와이어들도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는 그러하지 않을 수 있다. 통신 칩(506)은 Wi-Fi(IEEE 802.11 제품군), WiMAX(IEEE 802.16 제품군), IEEE 802.20, 롱 텀 에불루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하되, 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(500)는 복수의 통신 칩들(506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고, 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 프로세서(504) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 명세서에 설명된 실시예들에 따라 전용 전력 전달 층을 갖는 브리지를 포함하는 전자 패키지의 일부일 수 있다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 프로세싱하여 해당 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(506)은 또한 통신 칩(506) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따라, 통신 칩(506)의 집적 회로 다이는 본 명세서에 설명된 실시예들에 따라 전용 전력 전달 층을 갖는 브리지를 포함하는 전자 패키지의 일부일 수 있다.
요약서에 설명된 것을 포함하여 본 발명의 예시된 구현들에 대한 상기 설명은 포괄적인 것으로 또는 본 발명을 개시된 정확한 형태들로 제한하는 것으로 의도되지 않는다. 본 발명의 특정 구현들 및 본 발명에 대한 예들이 예시 목적으로 본 명세서에 설명되었지만, 관련 기술 분야의 통상의 기술자가 인식하는 바와 같이, 본 발명의 범위 내에서 다양한 등가 수정들이 가능하다.
이러한 수정들은 상기 상세한 설명에 비추어 본 발명에 가해질 수 있다. 이하의 청구 범위에서 사용되는 용어들은 명세서 및 청구 범위에 개시된 특정 구현들로 본 발명을 제한하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 범위는 청구 범위 해석의 확립된 원칙들에 따라 해석되는 다음의 청구 범위에 의해 전적으로 결정되어야 한다.
예 1: 브리지로서, 기판; 기판 위의 라우팅 스택을 포함하고, 라우팅 스택은 제1 라우팅 층들 - 제1 라우팅 층들의 개별 제1 라우팅 층들은 제1 두께를 가짐 -; 및 제2 라우팅 층 - 제2 라우팅 층은 제1 두께보다 큰 제2 두께를 가짐 - 을 포함하는 브리지.
예 2: 예 1에 있어서, 제2 라우팅 층은 복수의 서브-층들을 포함하고, 서브-층들의 개별 서브-층들은 1㎛ 내지 4㎛의 두께를 갖는 브리지.
예 3: 예 1 또는 예 2에 있어서, 적어도 4개의 제1 라우팅 층이 있는 브리지.
예 4: 예 1 내지 예 3에 있어서, 제2 두께는 제1 두께의 적어도 2배인 브리지.
예 5: 예 1 내지 예 4에 있어서, 제2 두께는 대략 4㎛ 이상인 브리지.
예 6: 예 1 내지 예 5에 있어서, 제2 라우팅 층은 제1 라우팅 층들과 기판 사이에 있는 브리지.
예 7: 예 1 내지 예 5에 있어서, 제1 라우팅 층들은 제2 라우팅 층과 기판 사이에 있는 브리지.
예 8: 예 1 내지 예 5에 있어서, 제2 라우팅 층은 한 쌍의 제1 라우팅 층들 사이에 있는 브리지.
예 9: 예 1 내지 예 8에 있어서, 라우팅 스택 위의 복수의 패드들을 추가로 포함하는 브리지.
예 10: 예 9에 있어서, 복수의 패드들 중 제1 패드는 제1 비아에 의해 제2 라우팅 층에 전기적으로 결합되고, 복수의 패드들 중 제2 패드는 제2 비아에 의해 제2 라우팅 층에 전기적으로 결합되며, 제1 패드는 제1 비아, 제2 라우팅 층 및 제2 비아를 포함하는 경로에 의해 제2 패드에 전기적으로 결합되는 브리지.
예 11: 예 10에 있어서, 복수의 패드들 중 제3 패드는 제1 패드와 제2 패드 사이에 위치 결정되는 브리지.
예 12: 예 1 내지 예 11에 있어서, 제2 라우팅 층은 제1 세그먼트 및 제2 세그먼트를 포함하며, 제1 세그먼트는 제2 세그먼트로부터 전기적으로 분리되는 브리지.
예 13: 예 1 내지 예 12에 있어서, 제2 라우팅 층은 메시(mesh)인 브리지.
예 14: 전자 패키지로서, 패키지 기판; 패키지 기판에 임베딩되는 브리지 - 브리지는 기판; 기판 위의 라우팅 스택을 포함하고, 라우팅 스택은 제1 두께를 갖는 제1 라우팅 층 및 제2 두께를 갖는 제2 라우팅 층을 포함하며, 제2 두께는 제1 두께보다 큼 -; 브리지에 전기적으로 결합되는 제1 다이; 및 브리지에 전기적으로 결합되는 제2 다이 - 제1 다이는 제1 라우팅 층에 의해 제2 다이에 전기적으로 결합됨 - 를 포함하는 전자 패키지.
예 15: 예 14에 있어서, 제1 다이를 위한 제1 전력 레일(power rail)을 추가로 포함하는 전자 패키지.
예 16: 예 15에 있어서, 제2 라우팅 층은 제1 전력 레일의 일부인 전자 패키지.
예 17: 예 16에 있어서, 제1 전력 레일은 제1 다이에 금속 층을 포함하는 전자 패키지.
예 18: 예 16에 있어서, 제1 전력 레일은 제1 다이를 브리지에 연결하는 복수의 범프들에 전력을 공급하는 전자 패키지.
예 19: 예 18에 있어서, 복수의 범프들의 개별 범프들은 라우팅 스택에서의 비아에 의해 제2 라우팅 층에 전기적으로 결합되는 전자 패키지.
예 20: 예 14 내지 예 19에 있어서, 제2 라우팅 층은 제1 전력 레일을 위한 제1 세그먼트 및 제2 전력 레일을 위한 제2 세그먼트를 포함하는 전자 패키지.
예 21: 예 14 내지 예 20에 있어서, 제1 다이는 프로세서 다이이고, 제2 다이는 메모리 다이인 전자 패키지.
예 22: 예 14 내지 예 21에 있어서, 라우팅 스택은 적어도 4개의 제1 라우팅 층을 포함하는 전자 패키지.
예 23: 예 22에 있어서, 브리지 상의 커패시터를 추가로 포함하며, 커패시터의 제1 전극은 제2 라우팅 층이고, 커패시터의 제2 전극은 기준 층들 중 하나인 전자 패키지.
예 24: 전자 시스템으로서, 보드; 보드에 부착되는 패키지 기판; 패키지 기판에 임베딩되는 브리지 - 브리지는 적어도 5개의 라우팅 층을 포함하고, 라우팅 층들 중 적어도 하나는 다른 라우팅 층들의 제2 두께보다 큰 제1 두께를 가짐 -; 브리지에 결합되는 제1 다이; 및 브리지에 결합되는 제2 다이 - 제1 다이는 라우팅 층들 중 하나 이상에 의해 제2 다이에 전기적으로 결합됨 - 를 포함하는 전자 시스템.
예 25: 예 24에 있어서, 제1 다이를 위한 전력 레일은 제1 두께를 갖는 라우팅 층의 적어도 일부분을 포함하는 전자 시스템.

Claims (25)

  1. 브리지로서,
    기판;
    상기 기판 위의 라우팅 스택
    을 포함하고, 상기 라우팅 스택은,
    제1 라우팅 층들 - 상기 제1 라우팅 층들의 개별 제1 라우팅 층들은 제1 두께를 가짐 -; 및
    제2 라우팅 층 - 상기 제2 라우팅 층은 상기 제1 두께보다 큰 제2 두께를 가짐 -
    을 포함하는 브리지.
  2. 제1항에 있어서, 상기 제2 라우팅 층은 복수의 서브-층들을 포함하고, 상기 서브-층들의 개별 서브-층들은 1㎛ 내지 4㎛의 두께를 갖는 브리지.
  3. 제1항에 있어서, 적어도 4개의 제1 라우팅 층이 있는 브리지.
  4. 제1항에 있어서, 상기 제2 두께는 상기 제1 두께의 적어도 2배인 브리지.
  5. 제1항에 있어서, 상기 제2 두께는 대략 4㎛ 이상인 브리지.
  6. 제1항에 있어서, 상기 제2 라우팅 층은 상기 제1 라우팅 층들과 상기 기판 사이에 있는 브리지.
  7. 제1항에 있어서, 상기 제1 라우팅 층들은 상기 제2 라우팅 층과 상기 기판 사이에 있는 브리지.
  8. 제1항에 있어서, 상기 제2 라우팅 층은 한 쌍의 제1 라우팅 층들 사이에 있는 브리지.
  9. 제1항에 있어서,
    상기 라우팅 스택 위의 복수의 패드들을 추가로 포함하는 브리지.
  10. 제9항에 있어서, 상기 복수의 패드들 중 제1 패드는 제1 비아에 의해 상기 제2 라우팅 층에 전기적으로 결합되고, 상기 복수의 패드들 중 제2 패드는 제2 비아에 의해 상기 제2 라우팅 층에 전기적으로 결합되며, 상기 제1 패드는 상기 제1 비아, 상기 제2 라우팅 층 및 상기 제2 비아를 포함하는 경로에 의해 상기 제2 패드에 전기적으로 결합되는 브리지.
  11. 제10항에 있어서, 상기 복수의 패드들 중 제3 패드는 상기 제1 패드와 상기 제2 패드 사이에 위치 결정되는 브리지.
  12. 제1항에 있어서, 상기 제2 라우팅 층은 제1 세그먼트 및 제2 세그먼트를 포함하며, 상기 제1 세그먼트는 상기 제2 세그먼트로부터 전기적으로 분리되는 브리지.
  13. 제1항에 있어서, 상기 제2 라우팅 층은 메시(mesh)인 브리지.
  14. 전자 패키지로서,
    패키지 기판;
    상기 패키지 기판에 임베딩되는 브리지 - 상기 브리지는,
    기판;
    상기 기판 위의 라우팅 스택
    을 포함하고, 상기 라우팅 스택은 제1 두께를 갖는 제1 라우팅 층 및 제2 두께를 갖는 제2 라우팅 층을 포함하며, 상기 제2 두께는 상기 제1 두께보다 큼 -;
    상기 브리지에 전기적으로 결합되는 제1 다이; 및
    상기 브리지에 전기적으로 결합되는 제2 다이 - 상기 제1 다이는 상기 제1 라우팅 층에 의해 상기 제2 다이에 전기적으로 결합됨 -
    를 포함하는 전자 패키지.
  15. 제14항에 있어서, 상기 제1 다이를 위한 제1 전력 레일(power rail)을 추가로 포함하는 전자 패키지.
  16. 제15항에 있어서, 상기 제2 라우팅 층은 상기 제1 전력 레일의 일부인 전자 패키지.
  17. 제16항에 있어서, 상기 제1 전력 레일은 상기 제1 다이에 금속 층을 포함하는 전자 패키지.
  18. 제16항에 있어서, 상기 제1 전력 레일은 상기 제1 다이를 상기 브리지에 연결하는 복수의 범프들에 전력을 공급하는 전자 패키지.
  19. 제18항에 있어서, 상기 복수의 범프들의 개별 범프들은 상기 라우팅 스택에서의 비아에 의해 상기 제2 라우팅 층에 전기적으로 결합되는 전자 패키지.
  20. 제14항에 있어서, 상기 제2 라우팅 층은 제1 전력 레일을 위한 제1 세그먼트 및 제2 전력 레일을 위한 제2 세그먼트를 포함하는 전자 패키지.
  21. 제14항에 있어서, 상기 제1 다이는 프로세서 다이이고, 상기 제2 다이는 메모리 다이인 전자 패키지.
  22. 제14항에 있어서, 상기 라우팅 스택은 적어도 4개의 제1 라우팅 층을 포함하는 전자 패키지.
  23. 제22항에 있어서,
    상기 브리지 상의 커패시터를 추가로 포함하며, 상기 커패시터의 제1 전극은 상기 제2 라우팅 층이고, 상기 커패시터의 제2 전극은 기준 층들 중 하나인 전자 패키지.
  24. 전자 시스템으로서,
    보드;
    상기 보드에 부착되는 패키지 기판;
    상기 패키지 기판에 임베딩되는 브리지 - 상기 브리지는 적어도 5개의 라우팅 층을 포함하고, 상기 라우팅 층들 중 적어도 하나는 다른 라우팅 층들의 제2 두께보다 큰 제1 두께를 가짐 -;
    상기 브리지에 결합되는 제1 다이; 및
    상기 브리지에 결합되는 제2 다이 - 상기 제1 다이는 상기 라우팅 층들 중 하나 이상에 의해 상기 제2 다이에 전기적으로 결합됨 -
    를 포함하는 전자 시스템.
  25. 제24항에 있어서, 상기 제1 다이를 위한 전력 레일은 상기 제1 두께를 갖는 라우팅 층의 적어도 일부분을 포함하는 전자 시스템.
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