TWI653715B - 晶圓級封裝及電容器 - Google Patents

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舟木達弥
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Abstract

本發明提供一種元件，其於具有IC晶片與電容器之電路中能夠儘可能地縮短IC晶片與電容器間之配線長，進而對小型化有利。 本發明之晶圓級封裝係具有 IC晶片、 設置於IC晶片上之再配線層、及 內置於再配線層之電容器而成。

Description

晶圓級封裝及電容器
本發明係關於一種晶圓級封裝，詳細而言係於再配線層內置有電容器之晶圓級封裝。
近年來，伴隨電子設備之高密度安裝化，要求電子零件之小型化及複合化。然而，關於電子零件在電路基板之安裝，一般係藉由逐個於電路基板上表面安裝而進行。於此種安裝方法中，由於電路基板上之面積有限，故而高密度安裝存在極限。
針對如上所述之問題，已知有將電子零件、尤其是IC(Integrated circuit，積體電路)晶片進行包裝(packaging)，以封裝(package)之形式安裝於基板上之方法。作為此種封裝之一，已知有晶圓級封裝(以下亦稱為「WLP」)(專利文獻1)。如圖9所示，代表性WLP101係具有如下構件而成：半導體基板(IC晶片)102、以覆蓋IC晶片102之方式設置之樹脂層103、於IC晶片102及樹脂層103之內部有再配線用之配線104及通孔105之再配線層106、自再配線層106露出之連接墊107、設置於連接墊107上之焊球108。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2004-95836號公報
如上所述之WLP 101係如圖10所示般安裝於電路基板111。然而，本發明者等人注意到，於使用先前之WLP之情形時，存在如下問題：於電路基板111上存在其他零件、例如電容器晶片112時，必須將電容器晶片與IC晶片於電路基板111上藉由配線113連接，電容器晶片與IC晶片間之配線變長，因該配線產生之寄生電感相對變大，電特性降低，例如抑制對於高速動作之IC晶片之電源電壓變動之功能、吸收高頻漣波之功能等降低。又，亦存在電容器晶片佔據電路基板之一定區域，故而對小型化不利之問題。
因此，本發明之目的在於提供一種元件，其於具有IC晶片及電容器之電路中，能夠儘可能地縮短IC晶片與電容器間之配線長，進而對小型化有利。
本發明者等人為解決上述問題而進行了潛心研究，結果發現：不將電容器安裝於電路基板上而是內置於晶圓級封裝中，藉此可縮短IC晶片與電容器間之配線長，進而可獲得對電路基板之小型化有利之晶圓級封裝。
根據本發明之第1主旨，提供一種晶圓級封裝，其係具有IC晶片、設置於IC晶片上之再配線層、及內置於再配線層之電容器而成。
根據本發明之第2主旨，提供一種電子設備，其係包含安裝有上述晶圓級封裝之電路基板而成。
根據本發明之第3主旨，提供一種電容器，其特徵在於：其係具有導 電性多孔基材、位於導電性多孔基材上之介電層、及位於介電層上之上部電極而成者，且電容器之至少一主面中之最外層為焊料鍍層或金屬奈米粒子層。
根據本發明，將電容器內置於晶圓級封裝，藉此提高電特性，進而使小型化變得容易。
1a‧‧‧晶圓級封裝
1b‧‧‧晶圓級封裝
2‧‧‧IC晶片
3‧‧‧再配線層
4‧‧‧電容器
5‧‧‧焊球
6‧‧‧配線
6a‧‧‧配線
6b‧‧‧配線
6c‧‧‧配線
7a‧‧‧通孔
7b‧‧‧通孔
7c‧‧‧通孔
8‧‧‧連接墊
9‧‧‧絕緣層
9a‧‧‧絕緣層
9b‧‧‧絕緣層
9c‧‧‧絕緣層
9d‧‧‧絕緣層
10‧‧‧支持部
11‧‧‧通路孔
12‧‧‧貫通孔
13‧‧‧載體
21‧‧‧電容器
22‧‧‧導電性多孔基材
23‧‧‧介電層
24‧‧‧高空隙率部
25‧‧‧支持部
26‧‧‧絕緣部
27‧‧‧上部電極
28‧‧‧第1電容器電極
29‧‧‧第2電容器電極
31‧‧‧電容器
32‧‧‧低空隙率部
33‧‧‧高空隙率部
34‧‧‧導電性多孔基材
35‧‧‧介電層
36‧‧‧上部電極
37‧‧‧配線電極
38‧‧‧保護層
39‧‧‧第1電容器電極
40‧‧‧第2電容器電極
101‧‧‧晶圓級封裝
102‧‧‧IC晶片
103‧‧‧樹脂層
104‧‧‧配線
105‧‧‧通孔
106‧‧‧再配線層
107‧‧‧連接墊
108‧‧‧焊球
111‧‧‧電路基板
112‧‧‧電容器晶片
113‧‧‧配線
圖1係本發明之一實施形態中之晶圓級封裝1a的概略剖視圖。
圖2係於本發明之晶圓級封裝中所使用之電容器21的概略剖視圖。
圖3係模式性地表示圖2之電容器21之多孔部的剖面。
圖4係於本發明之晶圓級封裝中所使用之電容器31的概略剖視圖。
圖5係模式性地表示圖4之電容器31之多孔部的剖面。
圖6-1之圖6A~圖6D係用以說明圖1所示之晶圓級封裝1a之製造方法的圖。
圖6-2之圖6E~圖6G係用以說明圖1所示之晶圓級封裝1a之製造方法的圖。
圖7係本發明之另一實施形態中之晶圓級封裝1b的概略剖視圖。
圖8-1之圖8A~圖8D係用以說明圖7所示之晶圓級封裝1b之製造方法的圖。
圖8-2之圖8E~圖8G係用以說明圖7所示之晶圓級封裝1b之製造方法的圖。
圖8-3之圖8H~圖8J係用以說明圖7所示之晶圓級封裝1b之製造方法的圖。
圖9係先前之晶圓級封裝101之概略剖視圖。
圖10係安裝有先前之晶圓級封裝101之電路基板111之概略剖視圖。
以下，針對本發明之晶圓級封裝，一面參照圖式，一面進行詳細說明。但，本實施形態之晶圓級封裝之各構成要素的形狀及配置等並非限定 於圖示之例。
(實施態樣1)
將本發明之一實施形態之晶圓級封裝1a的概略剖視圖示於圖1。如圖1所示，本實施形態之晶圓級封裝1a概略而言係具有IC晶片2、設置於IC晶片2上之再配線層3、內置於再配線層3之電容器4、及設置於再配線層3上之焊球5而成。再配線層3具有配線6、通孔7及連接墊8。IC晶片2之電極經由設置於再配線層3之配線6、通孔7、及連接墊8(一部分進而經由電容器4)電性連接於焊球5。
IC(積體電路)晶片可為於Si基板、GaAs基板之單側表面形成有包含電晶體等之電路之半導體基板其本身，亦可為包含上述半導體基板之元件。較佳為IC晶片為於單側表面形成有電路之半導體基板其本身。於本實施形態中，IC晶片具有2個主面，於本說明書中，將積體電路之電極(即電路)所在之主面稱為「上主面」(圖1中上方之主面)，將另一主面稱為「下主面」(圖1中下方之主面)。
再者，IC晶片於圖示之晶圓級封裝中僅存在1個，但亦可不限定於此而存在2個以上，例如2個、3個、4個或5個。又，於IC晶片存在複數個之情形時，該等可為相同IC晶片，亦可為不同IC晶片。
於本實施形態中，再配線層3設置於IC晶片2之上部區域內。即，本實施形態之晶圓級封裝為所謂扇入型。所謂IC晶片之上部區域係指IC晶片之電極所在之上主面之上方的空間、且於自IC晶片之上主面側觀察之俯視圖中處於上主面所在之區域內之空間區域。
再配線層3係具有複數個絕緣層9、配線6、通孔7及連接墊8而成。絕緣層9具有貫通絕緣層之通孔7及/或形成於絕緣層上之配線6，該等以電性 連接之方式積層。又，連接墊8以自再配線層3之上部露出之方式設置。較佳為於最外層(最上層)設置有絕緣層，該絕緣層於設置焊球5之部位具有貫通口。再配線層3具有如下功能：藉由配線6及通孔7，將IC晶片中之電極間距轉換成適合與電路基板等安裝晶圓級封裝之其他電氣要素連接的間距。
構成絕緣層9之材料只要為絕緣性材料，則無特別限定，可使用樹脂或陶瓷，較佳為樹脂，更佳為耐熱性樹脂，具體而言，可列舉聚醯亞胺、聚苯并唑、聚對苯二甲酸乙二酯、苯并環丁烯樹脂、環氧樹脂等。又，可包含用以調整線膨脹係數之填料、例如Si填料等。
絕緣層9之厚度並無特別限定，可為例如1μm以上且1.0mm以下，較佳可為10μm以上且200μm以下、例如20μm以上且100μm以下。
絕緣層9之數量並無特別限定，可為例如2層以上且10層以下，較佳為3層以上且6層以下。
作為構成配線6之材料，只要為導電性，則無特別限定，例如可列舉Au、Pb、Pd、Ag、Sn、Ni、Cu等、或包含該等之合金。構成配線6之材料較佳為Cu。
作為構成通孔7之材料，只要為導電性，則無特別限定，例如可列舉Au、Pb、Pd、Ag、Sn、Ni、Cu等、或包含該等之合金。構成通孔7之材料較佳為Cu。
作為構成連接墊8之材料，只要為導電性，則無特別限定，例如可列舉Au、Pb、Pd、Ag、Sn、Ni、Cu等、或包含該等之合金。構成連接墊8之材料較佳為Cu。
構成配線6之材料、構成通孔7之材料及構成連接墊8之材料可相同， 亦可不同。較佳為，構成配線6之材料與構成通孔7之材料相同。進而較佳為，構成配線6之材料、構成通孔7之材料及構成連接墊8之材料相同。
焊球5作為將晶圓級封裝與電路基板等連接時之連接材料而發揮功能。藉由晶圓級封裝具有焊球，利用回焊之連接變得容易。
作為構成焊球5之材料並無特別限定，例如可列舉SnAg系、SnCu系、SnSb系、SnBi系等無Pb焊料、或Sn-37Pb等含Pb焊料。
再者，焊球於本發明中並非必需之要素，亦可不存在。又，焊球可由具有同樣功能之其他要素、例如導電性接著材料等置換。
上述電容器4並無特別限定，可使用各種類型之電容器。
於較佳之態樣中，電容器4係具有導電性多孔基材、位於導電性多孔基材上之介電層、及位於介電層上之上部電極而成者。此種電容器係基材之表面積較大，而於可獲得較大之靜電電容方面有利。
於一態樣中，上述電容器可為圖2及圖3所示之電容器21。圖2表示電容器21之概略剖視圖，圖3係模式性地表示電容器21之高空隙率部之放大圖。如圖2及圖3所示，電容器21概略而言係具有導電性多孔基材22、形成於導電性多孔基材22上之介電層23及形成於介電層23上之上部電極27而成。導電性多孔基材22於一主面側具有高空隙率部24。高空隙率部24位於導電性多孔基材22之上主面(圖式上側之主面)之中央部。高空隙率部24具有所謂多孔結構，即多孔部。又，導電性多孔基材22於另一主面(下主面：圖式下側之主面)側具有支持部25。於電容器21之末端部，在支持部25與介電層23間，以包圍高空隙率部24之方式存在有絕緣部26。電容器21於上部電極27上具備第1電容器電極28，以及於導電性多孔基材22之支持部25側之主面上具備第2電容器電極29。於電容器21中，第1電容器 電極28與上部電極27電性連接，第2電容器電極29電性連接於導電性多孔基材22之下主面。上部電極27與導電性多孔基材22之高空隙率部24介隔介電層23而相向，若向上部電極27與導電性多孔基材22通電，則可於介電層23中儲存電荷。
電容器21因於電容器之上主面及下主面具有電容器電極，故而可增大電極面積。因此，在內置於再配線層時，於容易形成與通孔及配線之電性連接方面有利。又，電容器21就低背化之觀點而言亦有利。
於另一態樣中，上述電容器可為圖4及圖5所示之電容器31。圖4表示電容器31之概略剖視圖(但為了簡化，介電層35及上部電極36未圖示)，圖5係模式性地表示電容器31之高空隙率部之放大圖。如圖4及圖5所示，電容器31具有大致長方體形狀，概略而言係具有如下構件而成：於中央部具有高空隙率部33且於側部具有低空隙率部32而成之導電性多孔基材34、形成於其上之介電層35、形成於介電層35上之上部電極36、於該等之上以與上部電極36電性連接之方式形成的配線電極37、及進而形成於該等之上的保護層38。於導電性多孔基材34之側面，以對向之方式設置有第1電容器電極39及第2電容器電極40，第1電容器電極39電性連接於導電性多孔基材34，第2電容器電極40經由配線電極37而電性連接於上部電極36。上部電極36與導電性多孔基材34之高空隙率部33介隔介電層35而相向，若分別經由第1電容器電極39及第2電容器電極40向導電性多孔基材34及上部電極36通電，則可於介電層35中儲存電荷。
此種電容器如圖5所示，可於導電性多孔基材之兩主面具有多孔部(高空隙率部)，故而可獲得更大之靜電電容。
電容器31由於左右存在有電容器電極，故而於內置於再配線層之情 形時，可縱向地，即，將第1電容器電極39朝向IC晶片側、將第2電容器電極40朝向連接墊側而內置。
上述導電性多孔基材只要具有多孔結構且表面為導電性，則其材料及構成無限定。例如，作為導電性多孔基材，可列舉多孔質金屬基材、或於多孔質氧化矽材料、多孔質碳材料或多孔質陶瓷燒結體之表面形成有導電性之層的基材等。於較佳之態樣中，導電性多孔基材為多孔質金屬基材。
作為構成上述多孔質金屬基材之金屬，例如可列舉鋁、鉭、鎳、銅、鈦、鈮及鐵之金屬、及不鏽鋼、杜拉鋁等合金等。較佳為多孔質金屬基材為鋁多孔基材。
上述導電性多孔基材具有高空隙率部(即多孔部)，亦可進而具有低空隙率部及/或支持部。
於本說明書中，所謂「空隙率」係指於導電性多孔基材中空隙所占之比率。該空隙率可以如下所述之方式進行測定。再者，上述多孔部之空隙於製作電容器之製程中，最終可由介電層及上部電極等填充，但上述「空隙率」係不考慮如此填充之物質，將被填充部位亦視作空隙而算出。
首先，將多孔金屬基材利用FIB(聚焦離子束：Focused Ion Beam)微取樣法進行加工，加工成60nm以下之厚度之薄片試樣。對該薄片試樣之特定之區域(3μm×3μm)藉由STEM(掃描穿透式電子顯微鏡：Scanning Transmission Electron Microscope)-EDS(能量分散型X射線分析：Energy dispersive X-ray spectrometry)測繪分析進行測定。求出於測繪測定視野內存在有多孔金屬基材之金屬之面積。並且，可由下述等式計算空隙率。於任意3個部位進行該測定，將測定值之平均值作為空隙率。
空隙率(%)=((測定面積-存在有基材之金屬之面積)/測定面積)×100
於本說明書中，所謂「高空隙率部」係指空隙率較導電性多孔基材之支持部及低空隙率部高之部分。
上述高空隙率部具有多孔結構。具有多孔結構之高空隙率部增大了導電性多孔基材之比表面積，進一步增大電容器之靜電電容。
就增大比表面積、進一步增大電容器之靜電電容之觀點而言，高空隙率部之空隙率可較佳為20%以上，更佳為30%以上，進而更佳為35%以上。又，就確保機械強度之觀點而言，較佳為90%以下，更佳為80%以下。
高空隙率部並無特別限定，具有較佳為30倍以上且10,000倍以下、更佳為50倍以上且5,000倍以下、例如200倍以上且600倍以下之擴面率。此處，所謂擴面率係指每單位投影面積之表面積。每單位投影面積之表面積可利用BET比表面積測定裝置，根據液氮溫度中之氮之吸附量而求得。
又，擴面率亦可利用以下之方法求得。將上述試樣之剖面(於厚度方向切割所獲得之剖面)之STEM(掃描穿透式電子顯微鏡)圖像以寬度X遍及厚度(高度)T方向整體進行攝影(於無法一次完成攝影之情形時，亦可連結複數個圖像)。對所獲得之寬度X高度T之剖面的細孔表面之總路徑長L(細孔表面之合計長度)進行測定。此處，以上述寬度X高度T之剖面為一側面且以多孔基材表面為一底面之正四角柱區域中之細孔表面之總路徑長成為LX。又，該正四角柱之底面積成為X2。因此，擴面率能夠以LX/X2=L/X而求得。
於本說明書中，所謂「低空隙率部」係指與高空隙率部相比空隙率較低之部分。較佳為低空隙率部之空隙率比高空隙率部之空隙率低，且為 支持部之空隙率以上。
低空隙率部之空隙率較佳為20%以下，更佳為10%以下。又，低空隙率部之空隙率亦可為0%。即，低空隙率部可具有多孔結構，亦可不具有多孔結構。低空隙率部之空隙率越低，電容器之機械強度越提高。
再者，低空隙率部並非為必需之構成要素，亦可如電容器21所示而不存在。
於本發明中，導電性多孔基材之高空隙率部及低空隙率部之存在位置、設置數、大小、形狀、兩者之比率等並無特別限定。例如，導電性多孔基材之一主面可僅由高空隙率部構成。又，可對高空隙率部與低空隙率部之比率進行調整，藉此控制電容器之靜電電容。
上述高空隙率部之厚度並無特別限定，可根據目的而適當選擇，例如為10μm以上且1000μm以下，較佳為30μm以上，300μm以下，較佳為150μm以下，更佳為80μm以下，進而較佳為40μm以下。
為了發揮作為支持體之功能，導電性多孔基材之支持部之空隙率較佳為更小，具體而言較佳為10%以下，更佳為實質上不存在空隙。
上述支持部之厚度並無特別限定，為了提高電容器之機械強度，較佳為10μm以上，可為例如100μm以上或500μm以上。又，就電容器之低背化之觀點而言，較佳為1000μm以下，可為例如500μm以下，較佳為100μm以下，更佳為50μm以下，進而較佳為30μm以下。
上述導電性多孔基材之厚度並無特別限定，可根據目的而適當選擇，例如為200μm以下，較佳為80μm以下，進而較佳為40μm以下，下限較佳為30μm以上。
導電性多孔基材之製造方法並無特別限定。例如，導電性多孔基材 可藉由將適當之金屬材料利用形成多孔結構之方法、破壞(填埋)多孔結構之方法、或去除多孔結構部分之方法、或將該等組合之方法進行處理而製造。
用以製造導電性多孔基材之金屬材料可為多孔質金屬材料(例如蝕箔)、或不具有多孔結構之金屬材料(例如金屬箔)、或將該等材料組合而成之材料。組合之方法並無特別限定，例如可列舉藉由焊接或導電性接著材料等貼合之方法。
作為形成多孔結構之方法，並無特別限定，較佳為可列舉蝕刻處理、例如直流或交流蝕刻處理。
作為填平(填埋)多孔結構之方法並無特別限定，例如，藉由雷射照射等使金屬熔融而將孔填平之方法，或藉由模具加工、衝壓加工進行壓縮而將孔填平之方法。作為上述雷射，並無特別限定，可列舉CO2雷射、YAG雷射、準分子雷射、及飛秒雷射、皮秒雷射及奈秒雷射等全固體脈衝雷射。就可更精細地控制形狀及空隙率方面而言，較佳為飛秒雷射、皮秒雷射及奈秒雷射等全固體脈衝雷射。
作為去除多孔結構部分之方法，並無特別限定，例如可列舉切片機加工、或雷射剝蝕加工。
於一方法中，導電性多孔基材可藉由如下操作而製造：準備多孔質金屬材料，將該多孔質金屬基材之與支持部及低空隙率部相對應之部位之孔填平(填埋)。
支持部及低空隙率部無需同時形成，亦可分別形成。例如亦可首先對多孔金屬基材之與支持部相對應之部位進行處理，形成支持部，繼而對與低空隙率部相對應之部位進行處理，形成低空隙率部。
於另一方法中，導電性多孔基材可藉由如下操作而製造：對不具有多孔結構之金屬基材(例如金屬箔)之與高空隙率部相對應之部位進行處理而形成多孔結構。
於又一方法中，不具有低空隙率部之導電性多孔基材可藉由如下操作而製造：將多孔質金屬材料之與支持部相對應之部位之孔填平，繼而將與低空隙率部相對應之部位去除。
於本發明所使用之電容器中，於高空隙率部上形成有介電層。
形成上述介電層之材料只要為絕緣性，則並無特別限定，較佳為可列舉AlOx(例如Al2O3)、SiOx(例如SiO2)、AlTiOx、SiTiOx、HfOx、TaOx、ZrOx、HfSiOx、ZrSiOx、TiZrOx、TiZrWOx、TiOx、SrTiOx、PbTiOx、BaTiOx、BaSrTiOx、BaCaTiOx、SiAlOx等金屬氧化物；AlNx、SiNx、AlScNx等金屬氮化物；或AlOxNy、SiOxNy、HfSiOxNy、SICxOyNz等金屬氮氧化物，較佳為AlOx、SiOx、SiOxNy、HfSiOx。再者，上述式僅為表現材料之構成者，並非限定組成者。即，標附於O及N之x、y及z可為比0大之任意之值，包含金屬元素之各元素之存在比率為任意。
介電層之厚度並無特別限定，例如較佳為5nm以上且100nm以下，更佳為10nm以上且50nm以下。藉由將介電層之厚度設為5nm以上，可提高絕緣性，而能夠減小洩漏電流。又，藉由將介電層之厚度設為100nm以下，能夠獲得更大之靜電電容。
上述介電層較佳為利用氣相法、例如真空蒸鍍法、化學蒸鍍(CVD：Chemical Vapor Deposition)法、濺鍍法、原子層沈積(ALD：Atomic Layer Deposition)法、脈衝雷射沈積(PLD：Pulsed Laser Deposition)法 等而形成。就甚至在多孔構件之細孔之細小部分亦可形成更均質且緻密之膜方面而言，更佳為ALD法。
於一態樣中(例如於電容器21中)，於介電層之末端部設置有絕緣部。藉由設置絕緣部，可防止設置於其上之上部電極與導電性多孔基材間之短路(short)。
於電容器21中，絕緣部位於導電性多孔基材(支持部)與介電層之間，但並非限定於此。絕緣部只要位於導電性多孔基材與上部電極之間即可，例如可位於介電層與上部電極之間。
形成絕緣部之材料只要為絕緣性，則並無特別限定，於之後利用原子層沈積法之情形時，較佳為具有耐熱性之樹脂。作為形成絕緣部之絕緣性材料，較佳為各種玻璃材料、陶瓷材料、聚醯亞胺樹脂、氟樹脂。又，可包含用以調整線膨脹係數之填料，例如Si填料等。
絕緣部之厚度並無特別限定，就更確實地防止端面放電之觀點而言，較佳為1μm以上，更佳為例如3μm以上或5μm以上。又，就電容器之低背化之觀點而言，較佳為100μm以下，可為例如50μm以下，較佳為20μm以下，更佳為10μm以下。再者，絕緣部之厚度係指電容器端部之絕緣部之厚度。
絕緣部26之寬度並無特別限定，例如就抑制製造步驟中之靜電電容形成部或絕緣部之龜裂的產生之觀點而言，可較佳為3μm以上，更佳為5μm以上，進而較佳為10μm以上。又，就進一步增大靜電電容之觀點而言，絕緣部26之寬度可較佳為100μm以下，更佳為50μm以下。再者，絕緣部之寬度係指自電容器端部朝向電容器中央方向之寬度，例如圖2之剖視圖中自電容器端部至與高空隙率部24之接觸部位的最大距離。
再者，於本發明所使用之電容器中，絕緣部並非為必需之要素，亦可不存在。
於上述介電層上形成有上部電極。
構成上述上部電極之材料只要為導電性，則並無特別限定，可列舉Ni、Cu、Al、W、Ti、Ag、Au、Pt、Zn、Sn、Pb、Fe、Cr、Mo、Ru、Pd、Ta及該等之合金、例如CuNi、AuNi、AuSn、以及TiN、TiAlN、TiON、TiAlON、TaN等金屬氮化物、金屬氮氧化物、導電性高分子(例如PEDOT(聚(3,4-乙二氧基噻吩))、聚吡咯、聚苯胺)等，較佳為TiN、TiON。
上部電極之厚度並無特別限定，例如較佳為3nm以上，更佳為10nm以上。藉由將上部電極之厚度設為3nm以上，可減小上部電極本身之電阻。
上部電極可利用ALD法而形成。藉由利用ALD法，可進一步增大電容器之靜電電容。作為其他方法，亦可藉由能夠被覆介電層而實質性地填埋多孔金屬基材之細孔之化學蒸鍍(CVD：Chemical Vapor Deposition)法、鍍覆、偏壓濺鍍、溶膠-凝膠法、導電性高分子填充等方法而形成上部電極。較佳為，可於介電層上藉由ALD法形成導電性膜，自其上藉由其他方法，利用導電性材料、較佳為電阻更小之物質填充細孔而形成上部電極。藉由設為此種構成，能夠有效率地獲得更高之靜電電容密度及較低之等效串聯電阻(ESR：Equivalent Series Resistance)。
再者，形成上部電極後，於上部電極不具有作為電容器電極之充分之導電性之情形時，亦可利用濺鍍、蒸鍍、鍍覆等方法，於上部電極之表面追加地形成包含Al、Cu、Ni等之引出電極層。
於一態樣中，亦可以與上部電極電性連接之方式形成第1電容器電極，以與導電性多孔基材電性連接之方式形成第2電容器電極。
構成上述電容器電極之材料並無特別限定，例如可列舉Au、Pb、Pd、Ag、Sn、Ni、Cu等金屬及該等之合金、以及導電性高分子等，較佳為Cu。藉由使用Cu作為電容器電極，能夠使因在電容器上之絕緣層形成用以形成通孔之孔時之雷射處理等所導致之電容器電極的劣化為最小限度。電容器電極之形成方法並無特別限定，例如可利用CVD法、電鍍、無電鍍、蒸鍍、濺鍍、導電膏之燒接等，較佳為電鍍、無電鍍、蒸鍍、濺鍍等。
於一態樣中，於上述電容器電極上可存在焊料鍍層或金屬奈米粒子層、較佳為焊料鍍層。該等焊料鍍層或金屬奈米粒子層可為電容器之主面之最外層。
作為構成上述焊料鍍層之焊料材料，並無特別限定，較佳為含錫之焊料材料，例如可列舉SnAg系、SnCu系、SnSb系、SnBi系等無Pb焊料、或Sn-37Pb等含Pb焊料。尤其是含錫之焊料材料之楊氏模數較低，有助於電容器之耐久性之提高。
金屬奈米粒子能夠以較構成金屬奈米粒子之材料之熔點非常低的溫度燒結而得，從而作為與焊料同樣之接合材料而使用。
作為構成上述金屬奈米粒子層之金屬材料，並無特別限定，可列舉Cu、Ag、Pd、Au、Ni等。
構成上述金屬奈米粒子層之奈米粒子之粒徑例如以D50(以體積基準求出粒度分佈，於將總體積設為100%之累積曲線中，累積值為50%之點之粒徑)，可為5nm以上且1μm以下，較佳為10nm以上且300nm以下， 更佳為20nm以上且100nm以下。
於較佳之態樣中，可於一電容器電極上，存在焊料鍍層或金屬奈米粒子層，另一電容器電極為銅電極。於該態樣中，於電容器之一主面中，最外層為上述焊料鍍層或金屬奈米粒子層，於另一主面中，最外層為銅電極。
於較佳之態樣中，電容器4為電容器21。
於進而較佳之態樣中，於電容器21之第2電容器電極29上，作為最外層存在焊料鍍層或金屬奈米粒子層、較佳為焊料鍍層、更佳為由含錫之焊料材料形成之焊料鍍層。
於進而較佳之態樣中，電容器21之第1電容器電極28為作為最外層之銅電極。
於進而較佳之態樣中，電容器21之第1電容器電極28為作為最外層之銅電極，於第2電容器電極29上，作為最外層存在焊料鍍層或金屬奈米粒子層、較佳為焊料鍍層、更佳為由含錫之焊料材料形成之焊料鍍層。此種電容器21於組裝入再配線層中時，藉由回焊處理而變得容易與配線或通孔電性連接，又，於配置於電容器之上部之絕緣層藉由例如雷射處理而形成通孔用之孔時，可使電容器電極之因氧化等所導致之劣化為最小限度。
又，本發明所使用之電容器並非限定於圖示之態樣，可進行各種改變。
例如，電容器可設為任意之形狀，例如，平面形狀可為圓狀、橢圓狀、或圓角四角形等。
又，於各層之間可具有用以提高層間之密接性的層、或用以防止各層間之成分之擴散的緩衝層等。又，於電容器之側面等可具有保護層。
再者，電容器於圖示之晶圓級封裝中存在2個，但並非限定於此，只要存在1個以上即可，例如亦可存在1個、3個、4個或5個。又，電容器無需存在於同一絕緣層中，可存在於不同層。
本發明之晶圓級封裝由於將電容器內置於再配線層，故而與於電路基板上個別地安裝晶圓級封裝與電容器之情形相比，配線之長度變短，寄生電感較小等，電特性優異。又，由於不再需要電路基板上之用以安裝電容器之區域，故而可有效地利用電路基板，對小型化亦有利。尤其是，由於本實施形態之晶圓級封裝1a之內置電容器之再配線層處於IC晶片之上部區域內，故而就小型化之觀點而言有利。
繼而，對上述扇入型之晶圓級封裝1a之製造方法進行說明。
首先準備IC晶片，於其上主面上形成絕緣層9a(圖6A)。於圖6-1中，IC晶片僅記載有一個，但通常，IC晶片係被作為存在有複數個IC晶片之集合基板而處理，最終切開分割成各晶圓級封裝。例如，可作為直徑200mm、300mm、或450mm等之晶圓而處理。
絕緣層之形成方法並無特別限定，例如可藉由塗佈樹脂，繼而使其硬化而形成。樹脂之塗佈方法可使用旋轉塗佈、分配器塗佈、噴霧塗佈、網版印刷等。又，可藉由貼附另外形成之絕緣片而形成絕緣層。
繼而，於上述絕緣層9a形成通路孔(via hole)11，使IC晶片2之電極露出。然後，於通路孔11中填充導電性金屬而形成通孔7a，進而，於上述絕緣層9a上形成配線6(圖6B)。
通路孔11之形成方法並無特別限定，可利用雷射加工、感光通孔加工等，較佳為利用感光通孔加工。
通孔及配線之形成方法並無特別限定，例如可利用電鍍、無電鍍、 CVD法、蒸鍍、濺鍍、導電性膏之燒接、網版印刷等。就能夠更確實地進行IC晶片之電極-通孔-配線間之電性連接方面而言，較佳為電鍍或無電鍍。
又，作為其他方法，可另外形成絕緣層，並貼附於IC晶片，然後形成通孔及配線，或，亦可形成具有通孔及配線之絕緣片，並將其貼附於IC晶片。
繼而，於配線6上塗佈助焊劑(未圖示)，於其上配置下表面具有焊料鍍層之電容器4。藉由塗佈助焊劑，可進行電容器4之暫時固定，又，電容器4與配線6之焊接變得更容易。然後，將暫時固定有電容器4之基板進行回焊處理，將電容器連接至配線上(圖6C)。
助焊劑只要為焊接用之助焊劑，則無特別限定，較佳為使用松香系助焊劑等。助焊劑之塗佈並無特別限定，使用分配器、網版印刷、噴墨等而進行。
再者，電容器向配線之連接方法並非限定於上述方法，可為其他方法，例如使用導電性接著材料、焊接、壓接等之方法。
繼而，於絕緣層9a上形成具有與電容器4之厚度同等之厚度的絕緣層9b(圖6D)。然後，於特定之部位形成通路孔，並填充導電性金屬，形成通孔7b(圖6E)。
繼而，於絕緣層9b上形成絕緣層9c，於特定之部位形成通路孔，並填充導電性金屬，形成通孔7c。此時，若干個通孔7c電性連接於電容器4之電容器電極。然後，繼而於自絕緣層9c露出之通孔7c上形成連接墊8(圖6F)。
連接墊之形成方法並無特別限定，可藉由與配線同樣之方法而形 成。
再者，於圖示之態樣中，連接墊直接連接於通孔，但並非限定於此，連接墊亦可經由配線連接於通孔。於此情形時，較佳為配線與通孔形成為一體。
繼而，於絕緣層9c上形成絕緣層9d，於與連接墊8相對應之部位形成貫通孔12。然後，於露出之連接墊8上形成焊球5(圖6G)。
通常，上述之晶圓級封裝係作為集合基板而獲得。集合基板分割為各坯體係可使用切割刀片、各種雷射裝置、切片機、各種刀具、模具而進行。
(實施態樣2)
圖7表示本發明之另一實施形態之晶圓級封裝1b之概略剖視圖。如圖7所示，本實施形態之晶圓級封裝1b概略而言係具有IC晶片2、位於IC晶片2之側方之支持部10、設置於IC晶片2及支持部10上之再配線層3、內置於再配線層3之電容器4、及設置於再配線層3上之焊球5而成。再配線層3具有配線6、通孔7及連接墊8，IC晶片2之電極係經由設置於再配線層3之配線6、通孔7、及連接墊8(一部分進而經由電容器4)電性連接於焊球5。
實施態樣2之晶圓級封裝1b與上述實施態樣1之晶圓級封裝1a之不同點在於：IC晶片2除其上主面外，由支持部10覆蓋，再配線層3超出IC晶片2之上主面之上部空間，亦存在於周圍之支持部10上。
支持部10較佳為以支持部之一面形成與IC晶片2之上主面同一平面之方式而形成。再者，於圖示之晶圓級封裝1b中，支持部以覆蓋IC晶片2之方式而設置，但並非限定於此。例如，於一態樣中，支持部可以露出IC晶片2之下主面之方式而設置。於此情形時，較佳為支持部之厚度與IC晶片 之厚度實質上相同。於另一態樣中，支持部亦可僅存在於IC晶片之1個側面、2個側面或3個側面。
自支持部10之緣至IC晶片2之緣的長度可根據所期望之再配線之態樣而適當決定，例如，可為100μm以上且5.0mm以下，較佳為200μm以上且2.0mm以下。
構成支持部10之材料只要為絕緣性材料，則無特別限定，例如可使用樹脂或陶瓷，較佳為樹脂，更佳為耐熱性樹脂，具體而言，可列舉聚醯亞胺、聚苯并唑、聚對苯二甲酸乙二酯、苯并環丁烯樹脂、環氧樹脂等。又，亦可包含用以調整線膨脹係數之填料，例如Si填料等。於較佳之態樣中，構成支持部10之材料與形成再配線層3之絕緣層之材料相同。
除超出IC晶片之緣部延伸至支持部上而設置外，再配線層3具有與上述實施態樣1中之再配線層實質上相同之構成。
關於其他構成要素，即IC晶片2、電容器4、及焊球5，具有與上述實施態樣1中之IC晶片、電容器、及焊球5實質上相同之構成。
本實施形態之晶圓級封裝1b可有效地利用所要安裝之電路基板，對於小型化亦有利，除此之外，可自由設計再配線層之大小，因此，於可應對多接腳IC晶片、例如300接腳以上之IC晶片等方面有利。又，即便於使用不同尺寸之IC晶片之情形時，亦可獲得相同大小之晶圓級封裝，因此，就尺寸之標準化之觀點而言有利。
繼而，對上述扇出型之晶圓級封裝1b之製造方法進行說明。
首先準備IC晶片2，於載體13上，使上主面(電路面)朝下進行配置(圖8A)。此時，IC晶片2係於個別地切割後配置於載體13上。於圖8-1中，載體13上之IC晶片2僅記載有一個，但通常IC晶片係於載體13上排列配置複數 個，於製造之最後切開分割成各晶圓級封裝。
繼而，以覆蓋IC晶片2之方式於載體13及IC晶片2上形成支持部10(圖8B)。
支持部並無特別限定，例如可藉由塗佈樹脂，然後使其硬化而形成。樹脂之塗佈方法並無特別限定，可使用分配器塗佈、噴霧塗佈、網版印刷等。
繼而，將載體13剝離(圖8C)。圖8C中係將載體13剝離後使整體上下反轉而表示。
繼而，於IC晶片2及載體13上形成絕緣層9a(圖8D)。
絕緣層之形成方法並無特別限定，例如可藉由塗佈樹脂，然後使其硬化而形成。樹脂之塗佈方法可使用旋轉塗佈、分配器塗佈、噴霧塗佈、網版印刷等。又，可藉由貼附另外形成之絕緣片而形成絕緣層。
繼而，於上述絕緣層9a形成通路孔11，並使IC晶片2之電極露出。然後，於通路孔11中填充導電性金屬，形成通孔7a，進而，於上述絕緣層9a上形成配線6a(圖8E)。
通路孔11、通孔及配線之形成方法與上述實施形態1之晶圓級封裝1a中之通孔及配線的形成方法相同。
繼而，於配線6a上塗佈助焊劑(未圖示)，於其上配置下表面具有焊料鍍層之電容器4。然後，將暫時固定有電容器4之基板進行回焊處理，將電容器連接至配線上(圖8F)。
助焊劑之種類及塗佈方法與上述實施形態1之晶圓級封裝1a中之種類及塗佈方法相同。
繼而，於絕緣層9a上形成具有與電容器4之厚度同等之厚度的絕緣層 9b(圖8G)。
繼而，於特定之部位形成通路孔，並填充導電性金屬，形成通孔7b，又，於絕緣層9b上形成配線6b(圖8H)。
繼而，於絕緣層9b上形成絕緣層9c，於特定之部位形成通孔7c、配線6c及連接墊8(圖8I)。此時，若干個通孔7c電性連接於電容器4之電容器電極。
連接墊之形成方法並無特別限定，可藉由與上述配線同樣之方法而形成。
繼而，於絕緣層9c上形成絕緣層9d，於與連接墊8相對應之部位形成貫通孔12。然後，於露出之連接墊8上形成焊球5(圖8J)。
通常，上述之晶圓級封裝係作為集合基板而獲得。集合基板分割成各坯體係可使用切割刀片、各種雷射裝置、切片機、各種刀具、模具而進行。
以上，參照圖式對本發明之晶圓級封裝進行了說明，但本發明之晶圓級封裝並非限定於圖示之態樣，可進行各種改變。
本發明之揭示包括以下之態樣。
‧態樣1
一種晶圓級封裝，其係具有IC晶片、設置於IC晶片上之再配線層、及內置於再配線層之電容器而成；
‧態樣2
如態樣1之晶圓級封裝，其特徵在於：再配線層設置於IC晶片之上部 區域內；
‧態樣3
如態樣1之晶圓級封裝，其特徵在於：進而具有以至少露出IC晶片之電極所在之面的方式位於至少IC晶片之側方的支持部，再配線層超出IC晶片之緣部延伸至支持部上而設置；
‧態樣4
如態樣1至3中任一項之晶圓級封裝，其特徵在於：再配線層係具有通孔及配線而成，藉由通孔及配線，將IC晶片之電極間距轉換成不同電極間距；
‧態樣5
如態樣1至4中任一項之晶圓級封裝，其特徵在於：進而，於再配線層上設置有焊球；
‧態樣6
如態樣1至5中任一項之晶圓級封裝，其特徵在於：內置之電容器係具有導電性多孔基材、位於導電性多孔基材上之介電層、及位於介電層上之上部電極而成者；
‧態樣7
如態樣1至6中任一項之晶圓級封裝，其特徵在於：內置之電容器係具有僅於一主面具有多孔部之導電性金屬基材、位於多孔部上之介電層、及位於介電層上之上部電極而成者；
‧態樣8
如態樣1至7中任一項之晶圓級封裝，其特徵在於：電容器之一主面中之最外層為焊料鍍層或金屬奈米粒子層；
‧態樣9
如態樣1至8中任一項之晶圓級封裝，其特徵在於：電容器之一主面中之最外層為焊料鍍層或金屬奈米粒子層，另一主面中之最外層為銅層；
‧態樣10
如態樣8或9之晶圓級封裝，其特徵在於：電容器之一主面中之最外層為含錫之焊料鍍層；
‧態樣11
‧一種電子設備，其係包含安裝有如態樣1至10中任一項之晶圓級封裝之電路基板而成；
‧態樣12
一種電容器，其特徵在於：其係具有導電性多孔基材、位於導電性多孔基材上之介電層、及位於介電層上之上部電極而成者，電容器之至少一主面中之最外層為焊料鍍層或金屬奈米粒子層；
‧態樣13
如態樣12之電容器，其特徵在於：電容器之一主面中之最外層為焊料鍍層或金屬奈米粒子層，另一主面中之最外層為銅層；
‧態樣14
如態樣12或13之電容器，其特徵在於：電容器之一主面中之最外層為含錫之焊料鍍層。
[產業上之可利用性]
本發明之晶圓級封裝之IC晶片與電容器間的配線長較短、電特性優異，故而可較佳地使用於各種高頻電路中。

Claims (8)

  1. 一種晶圓級封裝，其係具有IC晶片、設置於IC晶片上之再配線層、及內置於再配線層之電容器而成，上述電容器之一主面中之最外層為焊料鍍層，另一主面中之最外層為銅層。
  2. 如請求項1之晶圓級封裝，其中再配線層設置於IC晶片之上部區域內。
  3. 如請求項1之晶圓級封裝，其進而具有以至少露出IC晶片之電極所在之面的方式位於至少IC晶片之側方的支持部，再配線層超出IC晶片之緣部延伸至支持部上而設置。
  4. 如請求項1至3中任一項之晶圓級封裝，其進而於再配線層上設置焊球。
  5. 如請求項1至3中任一項之晶圓級封裝，其中內置之電容器係具有導電性多孔基材、位於導電性多孔基材上之介電層、及位於介電層上之上部電極而成者。
  6. 如請求項1之晶圓級封裝，其中電容器之一主面中之最外層為含錫之焊料鍍層。
  7. 一種電子設備，其包含安裝有如請求項1至6中任一項之晶圓級封裝之電路基板而成。
  8. 一種電容器，其特徵在於：其係具有導電性多孔基材、位於導電性多孔基材上之介電層、及位於介電層上之上部電極而成者，且電容器之一主面中之最外層為焊料鍍層，另一主面中之最外層為銅層。
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