CN101728368A - 具有多晶粒的半导体组件封装结构及其方法 - Google Patents

具有多晶粒的半导体组件封装结构及其方法 Download PDF

Info

Publication number
CN101728368A
CN101728368A CN200810173135A CN200810173135A CN101728368A CN 101728368 A CN101728368 A CN 101728368A CN 200810173135 A CN200810173135 A CN 200810173135A CN 200810173135 A CN200810173135 A CN 200810173135A CN 101728368 A CN101728368 A CN 101728368A
Authority
CN
China
Prior art keywords
crystal grain
substrate
contact mat
lead
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200810173135A
Other languages
English (en)
Inventor
杨文焜
林殿方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yupei Science & Technology Co Ltd
Advanced Chip Engineering Technology Inc
Original Assignee
Yupei Science & Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yupei Science & Technology Co Ltd filed Critical Yupei Science & Technology Co Ltd
Priority to CN200810173135A priority Critical patent/CN101728368A/zh
Publication of CN101728368A publication Critical patent/CN101728368A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种具有多晶粒的半导体组件封装结构及其方法。本发明的具有多晶粒的半导体组件封装结构包含基板，其具有晶粒接收通孔，导电连接通孔结构，其与基板的上表面上的第一接触垫及基板的下表面上的第二接触垫相耦合。具有第一接合垫的第一晶粒设置于上述晶粒接收通孔内。第一黏着材料形成于上述晶粒之下，而第二黏着材料填充于上述晶粒与基板的晶粒接收通孔的侧壁间的间隔内。接着，第一导线加以形成以耦合第一接合垫及第一接触垫。再者，具有第二接合垫的第二晶粒附着于上述第一晶粒上。第二导线加以形成以耦合第二接合垫及第一接触垫。复数介电层形成于上述第一及第二导线、第一及第二晶粒以及基板上。

Description

具有多晶粒的半导体组件封装结构及其方法
技术领域
本发明是有关于半导体组件封装结构，特定而言是有关于具有多晶粒的半导体组件封装结构及其方法，本结构可减小封装尺寸及改善产量及可靠性。
背景技术
近年来，高科技电子制造业推出更具特征且更为人性化的电子产品。半导体科技的快速成长已促使半导体封装尺寸缩小、适用多接脚、细间距、电子组件缩小等的快速进展。圆片级封装的目的及优点包含减少生产成本以及由利用较短导线路径、获得较佳噪声比(即讯号对噪声的比)而减少寄生电容及寄生电感所造成的影响。
因传统封装技术必须将圆片上的晶粒分割成各别的晶粒且接着各别封装该晶粒，故此类技术对于制造程序而言为耗时。因芯片封装技术大为受到集成电路发展的影响，故当电子装置的尺寸变为高要求时，封装技术亦如此。由于上述理由，封装技术的趋势朝向现今的锡球数组(BGA)、芯片倒装封装(芯片倒装锡球数组(FC-BGA))、芯片尺寸封装(CSP)、圆片级封装(WLP)。「圆片级封装」(WLP)是被了解为圆片上整体封装、所有互连及其它程序步骤是于分割成晶粒的前施行。一般而言，于完成所有组装程序或封装程序之后，独立的半导体封装从具数个半导体晶粒的圆片分割出。该圆片级封装具有极小的尺寸并结合极佳的电子特性。
于制造方法中，圆片级芯片尺寸封装(WLCSP)技术为高级封装技术，其晶粒于圆片上予以制造及测试，且接着切割而分割出，以用于在表面黏着生产线中组装。因圆片级封装技术利用整个圆片作为目标，而非利用单一芯片或晶粒，因此于进行分割程序之前，封装及测试皆已完成。此外，圆片级封装(WLP)是如此的高级技术，因此打线接合、晶粒黏着及底部填充的程序可予以忽略。利用圆片级封装技术，可减少成本及制造时间且圆片级封装的最终结构尺寸可相当于晶粒大小，故此技术可满足电子装置的微型化需求。再者，圆片级芯片尺寸封装(WLCSP)具有能由利用晶粒的外围区域作为接合点而直接于晶粒上印刷重分布电路的优点。其是由重分布晶粒表面上的区域数组而达成，可完全利用晶粒的整块区域。接合点是由形成芯片倒装凸块而位于重分布电路上，故晶粒的底侧直接连接至具有微型分隔接合点的印刷电路板(PCB)。
虽圆片级芯片尺寸封装(WLCSP)可大为减少讯号路径距离，然而当晶粒及内部组件的整合度更高时，于晶粒表面上容纳所有接合点仍然非常困难。当整合度更高时，晶粒上的接脚数增加，故区域数组中接脚的重分布也就难以达到。即使接脚重分布成功，接脚之间的距离将太小而无法符合印刷电路板(PCB)之间距。亦即，由于巨大的封装尺寸，此样先前技术的程序及结构受困于良率及可靠度的问题。先前技术的方法的另一缺点为较高成本及制造耗时。
虽圆片级封装技术具有上述优点，然而仍存在一些影响圆片级封装技术的接受度的问题。例如，圆片级封装结构的材料与印刷电路板(PCB)间的热膨胀系数差异变为另一造成结构的机械不稳定的关键因素。美国专利申请第6,271,469号公开的封装方案则受困于热膨胀系数不匹配的问题。因先前技术利用由模制混合物包裹的硅晶粒。如本领域所熟知，硅材料的热膨胀系数系为2.3，然而模制混合物的热膨胀系数约20至80。由于混合物及介电层材料的固化温度较高，故此配置会造成晶粒位置于工艺期间偏移，且互连焊垫亦将偏移，而造成良率及效能问题。于温度循环期间要回复到原来位置是为困难(若固化温度邻近或高于玻璃化转变温度(Tg)，则由环氧树脂特性所造成)。其意指先前的结构封装不能以大尺寸来制造，且会造成较高制造成本。
再者，若干技术牵涉到利用直接形成于基板上表面上的晶粒。如本领域所熟知，形成于半导体晶粒上的焊垫通过牵涉到重分布层(RDL)的公知重分布程序予以重分布成区域数组形式中的复数个金属垫。积层将增加封装的尺寸。因此，封装的厚度会增加。其可能与减少芯片尺寸的需求相抵触。
此外，先前技术受困于需要复杂工艺以形成板型封装。其需要模制工具以用于模制材料的包裹及注入。由于混合物热固化后会变形，故不可能控制晶粒表面与混合物于同一水平，因此需要化学机械研磨(CMP)程序以刨光不平坦的表面。成本因此提高。
发明内容
本发明的目的在于提供一种新颖的具有多晶粒的结构及其方法以用于板型封装(Panel scale package；PSP)，以便克服上述问题。
本发明将以若干较佳实施例加以叙述。然而，本领域技术人员应得以领会，除此处的详细叙述外，本发明可广泛实施于其它实施例中。本发明的范围是不受此类实施例所限制，且应视权利要求书而定。
本发明的目的是提供半导体组件封装结构及其方法，其可提供一具有堆栈晶粒的新颖超薄封装结构。
本发明的另一目的是提供半导体组件封装结构及其方法，由于基板及印刷电路板具有相同的热膨胀系数，故可提供较佳的可靠度。
本发明的又另一目的是提供半导体组件封装结构及其方法，其可提供一简易的用以形成半导体组件封装的工艺。
本发明的再另一目的是提供半导体组件封装结构及其方法，其可降低成本并提高良率。
本发明的另一目的是提供半导体组件封装结构及其方法，其可提供一良好的低脚位数组件解决方案。
为实现上述目的，本发明提供的半导体组件封装结构，其包含基板，其具有至少一晶粒接收通孔及一导电连接通孔结构，且通过上述导电连接通孔结构与上述基板的上表面上的第一接触垫及上述基板的下表面上的第二接触垫相耦合；至少一第一晶粒，其具有第一接合垫且设置于上述晶粒接收通孔内；第一黏着材料，其形成于上述第一晶粒之下；第二黏着材料，其填充入上述第一晶粒与上述基板的上述晶粒接收通孔的侧壁间的间隔内；第一导线，其加以形成以耦合上述第一接合垫与上述第一接触垫；至少一第二晶粒，其具有第二接合垫且附着于上述第一晶粒上；晶粒附着材料，其形成于上述第二晶粒之下；第二导线，其加以形成以耦合上述第二接合垫与上述第一接触垫；以及复数介电层，其形成于上述第一及第二导线、上述第一及第二晶粒以及上述基板之上。
本发明提供的用以形成半导体组件封装的方法，其包含提供具有至少一晶粒接收通孔及导电连接通孔结构的基板，上述基板通过上述导电连接通孔结构与上述基板的上表面上的第一接触垫及上述基板的下表面上的第二接触垫相耦合；印刷图样化黏胶于晶粒重布工具上；由上述图样化黏胶将上述基板接合于上述晶粒重布工具上；由取放精密对准系统将具有第一接合垫的至少一第一晶粒重分布于上述晶粒重布工具上，使其具有期望的间距并使第一晶粒的主动面由上述图样化黏胶所紧黏；形成第一黏着材料于上述第一晶粒的背侧上(其可于切割的前以圆片形式实施)；将第二黏着材料填充入上述第一晶粒的边缘与上述基板的上述晶粒接收通孔间的间隔内；由分离上述图样化黏胶将封装结构(或板圆片，意指具有内嵌晶粒及黏着材料的基板)从上述晶粒重布工具分开；形成第一导线以将上述第一接合垫连接至上述第一接触垫；由晶粒附着材料将具有第二接合垫的至少一第二晶粒附着并放置于上述第一晶粒上(晶粒附着材料可以黏着胶膜实施于圆片形式或于完成形成第一导线的后印刷晶粒附着材料于第一晶粒上)；形成第二导线以连接上述第二接合垫以及上述第一接触垫；由导电连接通孔结构(预形成于基板内)将第一接触垫连接至第二接触垫；形成复数介电层于上述导线、上述第一及第二晶粒的主动面以及上述基板的上表面上；以及将上述封装结构(板型)黏着于胶膜上并予以切割使其形成独立晶粒。其可于分割晶粒的前以板圆片形式实施最终测试及/或预烧程序。
本发明提供的用以形成半导体组件封装的方法，其包含提供具有至少一晶粒接收通孔及导电连接通孔结构的基板，上述基板通过上述导电连接通孔结构与上述基板的上表面上的第一接触垫及上述基板的下表面上的第二接触垫相耦合；印刷图样化黏胶于晶粒重布工具上；由上述图样化黏胶将上述基板接合于上述晶粒重布工具上；由取放精密对准系统将具有第一接合垫的至少一第一晶粒重分布于上述晶粒重布工具上，使上述第一晶粒的背侧由上述图样化黏胶紧黏并使其具有期望的间距且于上述晶粒接收通孔内；形成第一导线以将上述第一接合垫连接至上述第一接触垫；将具有第二接合垫的至少一第二晶粒放置/附着于上述第一晶粒上(于第二晶粒的背侧上附有黏着胶膜/材料)；形成第二导线以耦合上述第二接合垫以及上述第一接触垫；形成介电层于上述第一及第二晶粒的主动面以及上述基板的上表面上且填充入上述第一晶粒边缘与上述基板的上述晶粒接收通孔的侧壁间的间隔内；由分离上述图样化黏胶将封装结构(或板型结构，意指具有晶粒及黏着材料即此处的介电层的基板)从上述晶粒重布工具分开；以及将上述封装结构(板型)黏着于胶膜上并予以切割使其形成独立晶粒(半导体组件)。
附图说明
本发明可由说明书中若干较佳实施例及详细叙述以及后附图式得以了解。然而，本领域技术人员应得以领会所有本发明的较佳实施例是用以说明而非用以限制本发明的权利要求，其中：
图1a是根据本发明的一实施例的半导体组件封装结构的横切面示意图(打线接合型)。
图1b是根据本发明的一实施例的半导体组件封装结构的横切面示意图(重分布层型)。
图2a是根据本发明的另一实施例的半导体组件封装结构的横切面示意图。
图2b是根据本发明的另一实施例的半导体组件封装结构的横切面示意图。
图3a是根据本发明的另一实施例的半导体组件封装结构的横切面示意图(打线接合型)。
图3b是根据本发明的另一实施例的半导体组件封装结构的横切面示意图(重分布层型)。
图4是根据本发明的一实施例的半导体组件封装结构的下视图。
图5是根据本发明的一实施例的半导体组件封装结构的俯视图。
图6a至图6d是根据本发明的一实施例的形成半导体组件封装结构的方法的横切面示意图。
图7a至图7h是根据本发明的另一实施例的形成半导体组件封装结构的方法的横切面示意图。
附图中的符号对照：100半导体组件封装结构、102基板、104第一晶粒、105晶粒接收通孔、106第一黏着材料、107第二黏着材料、108第一接合垫、110金属或导电层、112第一导线、113第一接触垫、114导电连接通孔结构、115第二接触垫、118介电层、118a介电层、118b介电层、118c介电层、119保护基底、119a黏胶层、120导电凸块、122第二晶粒、124晶粒附着材料、126第二接合垫、128第二导线、150金属层、200半导体组件封装结构、202基板、204第一晶粒、205晶粒接收通孔、206第一黏着材料、207第二黏着材料、208第一接合垫、210金属或导电层、212第一导线、213第一接触垫、214导电连接通孔结构、215第二接触垫、218介电层、218a介电层、218b介电层、218c介电层、219保护基底、219a黏胶层、220导电凸块、222第二晶粒、224晶粒附着材料、226第二接合垫、228第二导线、230切割线、232切割刀片、300晶粒重布工具、302胶膜。
具体实施方式
于以下叙述中，将提供若干特定细节以彻底了解本发明的实施例，而此类叙述是解释本发明的结构及程序，只用以说明本发明的较佳实施例，而非用以限制本发明。然而，本领域技术人员将得以领会，本发明可无需一或多特定细节即可实施，或可以其它方法、组件、材料实施。
参照图1a及图1b，为根据本发明的一实施例的半导体组件封装结构100的横切面示意图。半导体组件封装结构100包含基板102、第一晶粒104、晶粒接收通孔105、第一黏着材料106、第二黏着材料107、第一接合垫108、金属或导电层110、第一导线112、第一接触垫113、导电连接通孔结构114、第二接触垫115、第二晶粒122、第二接合垫126、晶粒附着材料124、第二导线128、介电层118以及复数导电凸块120。图1b显示多个介电层118a、118b及118c，是利用积层结构及方法形成。
于图1a及图1b中，基板102具有一晶粒接收通孔105形成于其中，以接收第一晶粒104。晶粒接收通孔105是从基板102的上表面形成并贯穿基板102至基板102的下表面。晶粒接收通孔105预先形成于基板102中。第一黏着材料106涂布(黏着)于第一晶粒104的下表面之下，其可于切割分离的前以硅圆片形式实施，由此密封第一晶粒104。第二黏着材料107亦重填于第一晶粒104的边缘与晶粒接收通孔105的侧壁间的间隔内。第一黏着材料106及第二黏着材料107均可利用相同的材料。
基板102还包含导电连接通孔结构114形成于其中。第一接触垫113及第二接触垫115(用于有机基板)各别形成于导电连接通孔结构114的上表面及下表面上以及于部份的基板102的上表面及下表面上。导电材料重填入导电连接通孔结构114内，以用于电性连接。其为制造基板102时的预先形成程序。
金属或导电层110选择性涂布(藉由溅镀或无电极电镀法(electro-lessplating))于晶粒接收通孔105的侧壁上，亦即金属或导电层110形成于由第二黏着材料107所环绕的第一晶粒104与基板102之间。由利用若干特别的黏着材料尤其是橡胶型态黏着材料，可改善晶粒边缘与基板102的晶粒接收通孔105的侧壁之间的黏着强度。
第一晶粒104设置于基板102中的晶粒接收通孔105内。如本领域技术人员所熟知，第一接合垫108形成于第一晶粒104的上表面内。第一导线112加以形成以耦合第一接合垫108及第一接触垫113。第一导线112可以打线接合方式或堆栈重分布方式实施，以用于电性连接。
本发明还包含第二晶粒122，其形成于晶粒附着材料124上，且接着放置/附着于第一晶粒104的主动面上(或当利用积层结构时放置/附着于介电层上)。换言之，第二晶粒122放置/附着于第一晶粒104的上方，以暴露第一接合垫108，以用于电性连接(若利用打线接合方式)。第二晶粒122具有复数第二接合垫126，其形成于第二晶粒122的上表面上。第二导线128加以形成以耦合第二接合垫126及第一接触垫113(其可为接合线或积层结构)。接着，介电层118加以形成以覆盖第一导线112、第二导线128、第一晶粒104及第二晶粒122的上表面以及基板102。当利用积层结构及方法时，介电层可为多个介电层结构118a、118b、118c，如图1b所示。
积层(重分布层(RDL))结构及其程序可选择性实施于包覆有芯片的基板的下侧上，以将第二接触垫耦合至终端垫。终端垫结构可为锡球数组(BGA)或平面闸格数组(LGA)形式。
之后，复数导电凸块120是由于表面上印刷锡膏(solder paste)(或设置焊锡球)而形成并耦合至终端垫上。随后，实施回焊程序以回焊锡膏(solderpaste)。因此，第一晶粒104及第二晶粒122可通过导电连接通孔结构114、第一导线112及第二导线128而与导电凸块120相电性连接。
保护基底119是加以利用以防止封装受到可能会伤害封装的外力。其包含黏胶层119a以黏着介电层118及保护基底119。顶部的介电层118c若黏性够强亦可用作为黏胶层119a的功用。由于第二黏着材料107具有弹性(伸长)特性，故金属或导电层110及第二黏着材料107作为缓冲区域，其吸收于温度循环期间第一晶粒104及基板102之间的热机械应力。上述结构构成平面闸格数组(LGA)封装(周围型)。
于一实施例中，基板102的材料包含环氧型耐高温玻璃纤维板(FR5)、玻璃纤维板(FR4)、聚亚酰胺(PI)或内部具有玻璃纤维的双马来酰亚胺三氮杂苯树脂(BT)。基板102的材料亦可为金属、合金、玻璃、硅、陶瓷或印刷电路板(PCB)。合金还包含镍铁合金(Alloy42)(42％镍-58％铁)或柯弗合金(Kover)(29％镍-17％钴-54％铁)。再者，合金较佳地是由镍铁合金(Alloy42)所组成，其为一种镍铁合金，其膨胀系数使其适于加入微型电子电路中的硅芯片，且其由42％的镍以及58％的铁所组成。合金亦可由柯弗合金(Kover)所组成，其由29％的镍、17％的钴以及54％的铁所组成。
基板102的材料较佳为有机基板，例如具已定义通孔的环氧型耐高温玻璃纤维板(FR5)、聚亚酰胺(PI)、双马来酰亚胺三氮杂苯树脂(BT)或印刷电路板(PCB)，或具预蚀刻电路的铜金属层。热膨胀系数(CTE)较佳地是与印刷电路板(PCB)相同。由于基板102的热膨胀系数(CTE)是与印刷电路板(PCB)或主机板(mother board)的热膨胀系数(CTE)相匹配，故本发明可提供具有较佳可靠度的结构。具高玻璃化转变温度(Tg)的有机基板较佳为环氧型耐高温玻璃纤维板(FR5)或双马来酰亚胺三氮杂苯树脂(BT)型基板。铜金属(热膨胀系数约16)亦可予以利用。玻璃、陶瓷、硅亦可予以利用作为基板。第二黏着材料107较佳地是以硅胶弹性材料形成，亦可利用环氧树脂。
于一实施例中，第一黏着材料106及第二黏着材料107的材料包含紫外光(UV)固化型及热固化型材料、环氧树脂或橡胶型材料。第一黏着材料106的材料亦可包含金属材料。再者，当使用打线接合时，介电层118的材料包含液态胶(liquid compound)、树脂、硅胶，而当使用积层结构时，介电层118的材料则包含苯环丁烯(BCB)、硅氧烷聚合物(SINR)或聚亚酰胺(PI)。
于一实施例中，保护基底119的材料包含但不限于耐高温玻璃纤维板(FR5)、玻璃纤维板(FR4)、聚亚酰胺(PI)或内部具有玻璃纤维的双马来酰亚胺三氮杂苯树脂(BT)或金属。保护基底119可附着于介电层118的顶部上以保护封装，且保护基底119亦可由激光程序于其顶部加以标记。
于一实施例中，晶粒附着材料124的材料包含但不限于弹性材料。晶粒附着材料124，例如附着胶带，内部具有间隔球(space balls)，其作为缓冲区域以吸收于温度循环期间及热固化期间第一晶粒104及第二晶粒122间的热机械应力。
参照图2a，是根据本发明的另一实施例的半导体组件封装结构200的横切面示意图。基板202包含导电连接通孔结构214，其形成于基板202的四侧上，亦即导电连接通孔结构214各别形成于基板202的两侧边(可为四端侧边)上。第一接触垫213及第二接触垫215各别形成于导电连接通孔结构214的上表面及下表面以及部份的基板202的上表面及下表面上。导电材料重填入导电连接通孔结构214内，以用于电性连接。于完成分割后，每一独立封装共享一半的导电连接通孔结构。
此外，半导体组件封装结构200包含第二晶粒222，其具有复数第二接合垫226形成于第二晶粒222的上表面上。第二晶粒222形成于晶粒附着材料224上，接着将第二晶粒222放置/附着于第一晶粒204的主动面上(若利用积层程序取代形成导线，则第二晶粒222附着于第一晶粒的第一积层上)。换言之，第二晶粒222放置于第一晶粒204上，以暴露第一接合垫208，以用于电性连接(若利用打线接合)。第二导线228是加以形成以耦合第二接合垫226及第一接触垫213。接着，选择性于包覆有晶粒的基板的下侧上形成积层(重分布层(RDL))，用以耦合第二接触垫215及终端垫，且复数导电凸块220耦合至终端垫。形成于第一晶粒204内的第一接合垫208以及形成于第二晶粒222内的第二接合垫226可由导电连接通孔结构214、第一导线212及第二导线228而与导电凸块220相电性连接。
金属或导电层210选择性涂布于晶粒接收通孔205的侧壁上，亦即金属或导电层210形成于由第二黏着材料207所环绕的第一晶粒204与基板202之间。
再者，如图1及图2所示，半导体组件封装结构200中的若干组件与半导体组件封装结构100中的组件相似，故省略其详细叙述。
图2b是根据本发明的一实施例的半导体组件封装结构200的结构的横切面示意图。第一接触垫213形成于导电连接通孔结构214之上。导电连接通孔结构214位于切割线230的区域上。换言之，每一半导体组件封装结构于切割后，各具有一半的导电连接通孔结构214(由于若干区域被切除，故实际上其尺寸少于一半)。导电连接通孔结构214的内部填充有导电材料，且/或另外的其余区域是以环氧树脂填塞。其可改善表面黏着程序期间的焊锡熔接质量，且亦可降低封装尺寸(foot print)。同样地，此半个导电连接通孔结构214的结构可形成于晶粒接收通孔205的侧壁上(未显示于图中)，其可取代金属或导电层210。上述导电连接通孔结构214亦选择性可称作连接渠(connecting trench)。
参照图3a及图3b，是根据本发明的另一实施例的半导体组件封装结构200的横切面示意图。一替代实施例可于图3a及图3b显示。半导体组件封装结构200可无需于第二接触垫215上形成导电凸块220而予以形成。其它组件与图1a及图1b相似，故省略其详细叙述。
从介电层218的表面至基板202的上表面的厚度b较佳为约118至218微米。从基板202的上表面至其下表面的厚度a较佳为约60至150微米。本发明可提供一超薄结构，其总厚度小于500微米，且其封装尺寸约为晶粒尺寸每侧加上0.5毫米至1毫米，以由使用传统印刷电路板(PCB)工艺形成芯片尺寸封装(CSP)。
参照图4，是根据本发明的一实施例的半导体组件封装结构100的下视图。半导体组件封装结构100的背侧包含基板102(焊锡屏蔽层未显示于图中)、形成于其中的第二黏着材料107以及周围环绕的复数第二接触垫115。如图中虚线以外区域所示，半导体组件封装结构100选择性包含金属层150，是以溅镀或电镀方式布于第一晶粒104的背侧上，以取代第一黏着材料106，其可增加热传导率。图中的虚线以内区域表示第二晶粒122的区域。金属层150可由锡膏与印刷电路板(PCB)相熔接，其可通过印刷电路板的铜金属将热导出(产生自晶粒的热)。
参照图5，是根据本发明的一实施例的半导体组件封装结构100的俯视图。半导体组件封装结构100的顶侧包含基板102以及形成于第一黏着材料106上的第一晶粒104。复数第一接触垫113形成于基板102边缘区域的四周。第一导线112是加以形成以耦合第一接合垫108与第一接触垫113。再者，第二晶粒122形成于第一晶粒104之上，以暴露第一接合垫108(当使用打线接合时)。第二导线128加以形成以耦合第二接合垫126与第一接触垫113。本领域技术人员应注意，第一导线112以及第二导线128于介电层118及保护基底119形成后，即无法显示。
此外，半导体组件封装结构100可应用于更高脚位数。本实施例与图5相似，故省略其详细叙述。本周围型的发明可提供一良好的低脚位数封装解决方案。
根据本发明的另一观点，本发明还提供一用于形成半导体组件封装结构100的方法，上述半导体组件封装结构100具有多晶粒，例如第一晶粒104及第二晶粒122。参照图6a至图6d，为用以形成半导体组件封装结构100的方法的横切面示意图。其实施步骤系如下所述。
如图6a所示，首先提供具有晶粒接收通孔105、导电连接通孔结构114、第一接触垫113于其上表面上以及第二接触垫115于其下表面上的基板102，其中晶粒接收通孔105、导电连接通孔结构114、第一接触垫113以及第二接触垫115预先形成于基板102内。提供一具有对准图型形成于其上的晶粒重布工具300，且图样化黏胶是印刷于上述工具上(未图示)。基板102接合至上述晶粒重布工具300。如图6b所示，将具有第一接合垫108的第一晶粒104由取放精密对准系统重分布于晶粒重布工具300上使其具有期望的间距且放入基板102的晶粒接收通孔105内，而第一晶粒104是由图样化黏胶紧黏于晶粒重布工具300上。亦即，第一晶粒104的主动面是由图样化黏胶(未图示)而紧黏于晶粒重布工具300上。于将第二黏着材料107填入第一晶粒104(侧壁)与第一晶粒104背侧上的第一黏着材料106之间的间隔后，第一黏着材料106与第二黏着材料107接着经过固化。于此应用中，第一黏着材料106与第二黏着材料107可以同一材料制成。之后，封装结构(板圆片形式)遂从晶粒重布工具300分离。
于清洁第一接合垫108以及第一接触垫113的上表面后(图样化黏胶可能残留于第一接合垫108以及第一接触垫113的上表面上)，如图6c所示，形成第一导线112以将第一接合垫108连接至第一接触垫113，其中导线可由打线接合程序或积层程序而形成。积层程序可实施于基板102的上表面上的介电层上，且用以开启第一接合垫，例如接着溅镀种子金属层，形成光阻以形成导线图形并电镀金属于上述图形上，之后剥除光阻，进行金属湿蚀刻以形成重分布层(RDL)导线，涂布或印刷第二介电层等。随后，第二晶粒122形成于晶粒附着材料124的上，接着将第二晶粒122放置并附着于第一晶粒104的上(若黏性够强，则第二介电层可用作为黏着材料)。若实施打线接合应用，则第二晶粒122并未覆盖住第一接合垫108，故而第一接合垫108可暴露出以用于电性连接。第二晶粒122具有第二接合垫126形成于其上。接着，第二导线128耦合至第二接合垫126与第一接触垫113。第二导线的工艺可与第一导线的工艺相同。
接着，如图6d所示，介电层118是涂布(模制、印刷或散布)并固化于第一晶粒104以及第二晶粒122的主动面与基板102的上表面上，以保护第一导线112、第一晶粒104、第二导线128、第二晶粒122以及基板102。若应用积层程序形成导线，则若干介电层是用于积层程序，且保护基底119选择性由黏胶层119a黏附于介电层上，以保护封装并由激光于顶部表面进行标记。终端接触垫是由印刷锡膏(或锡球)而形成于第二接触垫115上。积层程序亦可选择性应用于包覆有晶粒的基板的下表面上，且将第二接触垫耦合至终端垫(终端垫可为数组形式)。接着，复数导电凸块120由红外线回焊(IR reflow)法形成，并耦合至第二接触垫115或终端垫。随后，封装结构(板圆片形式)黏着于一胶膜302上，以用于晶粒分割程序。板圆片最终测试或板圆片预烧(burn-in)程序亦可选择性于封装分割的前实施。
金属或导电层110选择性形成于基板102中的晶粒接收通孔105的侧壁上，此金属可于基板工艺期间由无电极电镀(electro-less plating)或溅镀程序再加上光阻程序等而预先形成。金属膜(或层)可溅镀或电镀于第一晶粒104的背侧上，以作为第一黏着材料106，以得到较佳的热处理需求。
根据本发明的另一观点，本发明亦提供另一方法用以形成具有晶粒接收通孔205及导电连接通孔结构214的半导体组件封装结构200。参照图7a至图7h，是根据本发明的另一实施例的形成半导体组件封装结构200的方法的横切面示意图。
形成半导体组件封装结构200的步骤包含提供具有晶粒接收通孔205、导电连接通孔结构214、第一接触垫213于其上表面上以及第二接触垫215于其下表面上的基板202。如图7a所示，基板202接合至上述晶粒重布工具300。换言之，基板202的主动面(用于焊锡熔接)是由印刷图样化黏胶(未图示)而紧黏于晶粒重布工具300上。如图7b所示，第一晶粒204具有形成于第一晶粒204的上表面的第一接合垫208，且第一黏着材料206(其选择性可为黏性胶膜)形成于第一晶粒204的背侧上。第一晶粒204是由取放精密对准系统重分布于晶粒重布工具300上，以使第一晶粒204的背侧由图样化黏胶紧黏于晶粒重布工具300上并使其具有期望的间距。如图7c所示，之后，第一导线212加以形成以将第一接合垫208连接至第一接触垫213。
如图7d所示，随后，第二晶粒222形成于晶粒附着材料224上，并接着形成于第一晶粒204之上，以暴露第一接合垫208。第二晶粒222具有形成于第二晶粒222的内的第二接合垫226。接着，第一黏着材料206以及晶粒附着材料224经过固化。如图7e所示，第二导线228加以形成以耦合第二接合垫226以及第一接触垫213。
如图7f所示，接着，介电层218形成于第一晶粒204以及第二晶粒222的主动面与基板202的上表面上，以完全覆盖第一导线212及第二导线228，并填充入晶粒边缘与晶粒接收通孔205的侧壁间的间隔内，以作为第二黏着材料207，且之后介电层218经过固化。如图7g所示，随后，于由分离图样化黏胶而将封装结构从晶粒重布工具300分开后，清洁基板202的背侧以及第一黏着材料206(以清除残留的图样化黏胶)。
另则，终端接触垫由印刷锡膏(或锡球)而形成于第二接触垫215之上。复数导电凸块220选择性加以形成且耦合至第二接触垫215。之后，半导体组件封装结构200是黏着于一胶膜302以用于晶粒分割。
金属或导电层210选择性形成于基板202中的晶粒接收通孔205的侧壁上，如上所述预先形成。用以形成第一黏着材料206的另一工艺步骤，包含利用种子金属溅镀、形成图案、电镀(铜)、光阻去除、金属湿蚀刻等步骤，以形成金属层。
如图7h所示，于一实施例中，于晶粒分割程序期间利用传统的切割刀片232。于分割程序期间切割刀片232对准切割线230以将晶粒(半导体组件封装)分离成独立晶粒。
于一实施例中，形成导电凸块120与220的步骤是由红外线回焊(IRreflow)法实施。
本领域技术人员应注意，此处所说明的材料与结构的配置是用以叙述本发明，而非用以限制本发明。材料与结构的配置可根据不同状况的需求加以调整。
根据本发明的一实施例，本发明提供一种具有晶粒接收通孔及导电连接通孔结构的半导体组件封装结构，其可提供一超薄的封装结构，其厚度小于500微米，且其封装尺寸略大于晶粒尺寸。再者，本发明提供一良好的低脚位数组件解决方案，以用于周围型应用。本发明提供简易的形成半导体组件封装的方法，其可改善可靠度及良率。此外，本发明还提供一新颖的具堆栈结构的多晶粒结构，且因此亦可将芯片尺寸封装结构的尺寸最小化，并由较低成本的材料及简易工艺而降低成本。本发明所公开的超薄芯片尺寸封装结构及其方法可提供先前技术所无法预期的功效并解决先前技术的问题。其方法可实施于圆片型或面板型工业，且亦可实施并加以调整成其它相关的应用。
如本领域技术人员所得以领会，上述较佳实施例的叙述是用以说明本发明而非用以限定本发明。其保护范围应当以权利要求书及其等同领域而定。本领域技术人员在不脱离本发明精神或范围内所作的更动或润饰，均属于本发明所公开精神下所完成的等效改变或设计，且应包含在权利要求书内。

Claims (12)

1.一种半导体组件封装结构，其特征在于，包含：
一基板，其具有至少一晶粒接收通孔及一导电连接通孔结构，且通过该导电连接通孔结构与该基板的上表面上的第一接触垫及该基板的下表面上的第二接触垫相耦合；
至少一第一晶粒，其具有第一接合垫且系设置于该晶粒接收通孔内；
一第一黏着材料，其形成于该第一晶粒之下；
一第二黏着材料，其填充入该第一晶粒与该基板的该晶粒接收通孔的侧壁间的间隔内；
一第一导线，其加以形成以耦合该第一接合垫与该第一接触垫；
至少一第二晶粒，其具有第二接合垫且附着于该第一晶粒上；
一晶粒附着材料，其形成于该第二晶粒之下；
一第二导线，其加以形成以耦合该第二接合垫与该第一接触垫；以及复数介电层，其形成于该第一及第二导线、该第一及第二晶粒以及该基板之上。
2.根据权利要求1所述的半导体组件封装结构，其特征在于，其中该第一及第二导线包含重分布层，其形成于包覆有晶粒的该基板的下表面上，以耦合终端垫及该第二接触垫。
3.根据权利要求1所述的半导体组件封装结构，其特征在于，包含一保护基底，其形成于该复数介电层的顶部表面上，其中该保护基底的材料包含玻璃纤维板、耐高温玻璃纤维板、聚亚酰胺、双马来酰亚胺三氮杂苯树脂或金属。
4.根据权利要求1所述的半导体组件封装结构，其特征在于，其中该晶粒包含半导体组件、被动组件或电子组件。
5.根据权利要求1所述的半导体组件封装结构，其特征在于，其中该些导线包含接合线以及重分布层，其中该重分布层的结构形成于该复数介电层中。
6.一种用以形成半导体组件封装的方法，其特征在于，包含：
提供具有至少一晶粒接收通孔及一导电连接通孔结构的基板，该基板通过该导电连接通孔结构与该基板的上表面上的第一接触垫及该基板的下表面上的第二接触垫相耦合；
印刷图样化黏胶于晶粒重布工具上；
由该图样化黏胶将该基板接合于该晶粒重布工具上；
由该图样化黏胶及取放精密对准系统将具有第一接合垫的至少一第一晶粒重分布于该晶粒重布工具上，使其具有期望的间距；
形成一第一黏着材料于该第一晶粒的背侧上；
将一第二黏着材料填充入该第一晶粒的边缘与该基板的该晶粒接收通孔间的间隔内；
由分离该图样化黏胶将封装结构从该晶粒重布工具分开；
形成一第一导线以将该第一接合垫连接至该第一接触垫；
将具有第二接合垫的至少一第二晶粒附着于该第一晶粒上；
形成一第二导线以连接该第二接合垫以及该第一接触垫；
形成复数介电层于该第一及第二晶粒的主动面以及该基板的上表面上；以及
将该封装结构黏着于一胶膜上并予以切割使其形成独立晶粒。
7.根据权利要求6所述的用以形成半导体组件封装的方法，其特征在于，其中该些导线包含重分布层，其形成于包覆有晶粒的该基板的该下表面上以耦合终端垫及该第二接触垫。
8.根据权利要求6所述的用以形成半导体组件封装的方法，其特征在于，包含由黏着材料形成保护基底于该复数介电层的顶部表面上的步骤。
9.根据权利要求6所述的用以形成半导体组件封装的方法，其特征在于，其中该些导线包含接合线或重分布层，其中该重分布层程序包含形成介电层、开启接合垫及接触垫、溅镀种子金属层、进行光阻程序以形成导线图样、电镀导线、剥除光阻以及蚀刻种子金属以最终形成导线成为重分布层。
10.一种用以形成半导体组件封装的方法，其特征在于，包含：
提供具有至少一晶粒接收通孔及一导电连接通孔结构的基板，该基板通过该导电连接通孔结构与该基板的上表面上的第一接触垫及该基板的下表面上的第二接触垫相耦合；
印刷图样化黏胶于晶粒重布工具上；
由该图样化黏胶将该基板接合于该晶粒重布工具上；
由取放精密对准系统将具有第一接合垫的至少一第一晶粒重分布于该晶粒重布工具上，使该第一晶粒的背侧由该图样化黏胶紧黏并使其具有期望的间距；
形成一第一导线以将该第一接合垫连接至该第一接触垫；
将具有第二接合垫的至少一第二晶粒放置于该第一晶粒上；
形成一第二导线以连接该第二接合垫以及该第一接触垫；
形成一介电层于该第一及第二晶粒的主动面以及该基板的上表面上且填充入该第一晶粒的边缘与该基板的该晶粒接收通孔的侧壁间之间隔内；
由分离该图样化黏胶将封装结构从该晶粒重布工具分开；以及
将该封装结构黏着于一胶膜上并予以切割使其形成独立晶粒。
11.根据权利要求10所述的用以形成半导体组件封装的方法，其特征在于，包含形成一第一黏着材料于该第一晶粒的背侧上的步骤。
12.根据权利要求10所述的用以形成半导体组件封装的方法，其特征在于，包含形成一晶粒附着材料于该第二晶粒的背侧上，其中该晶粒附着材料的材料包含弹性材料。
CN200810173135A 2008-10-30 2008-10-30 具有多晶粒的半导体组件封装结构及其方法 Pending CN101728368A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200810173135A CN101728368A (zh) 2008-10-30 2008-10-30 具有多晶粒的半导体组件封装结构及其方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200810173135A CN101728368A (zh) 2008-10-30 2008-10-30 具有多晶粒的半导体组件封装结构及其方法

Publications (1)

Publication Number Publication Date
CN101728368A true CN101728368A (zh) 2010-06-09

Family

ID=42448978

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810173135A Pending CN101728368A (zh) 2008-10-30 2008-10-30 具有多晶粒的半导体组件封装结构及其方法

Country Status (1)

Country Link
CN (1) CN101728368A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104269361A (zh) * 2014-10-10 2015-01-07 禾邦电子(苏州)有限公司 半导体芯片封装方法
WO2015051574A1 (en) * 2013-10-11 2015-04-16 Mediatek Inc. Semiconductor package
CN104576575A (zh) * 2013-10-10 2015-04-29 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9392696B2 (en) 2013-10-11 2016-07-12 Mediatek Inc. Semiconductor package
US9806053B2 (en) 2013-10-11 2017-10-31 Mediatek Inc. Semiconductor package
CN109075134A (zh) * 2016-05-13 2018-12-21 株式会社村田制作所 晶圆级封装及电容器
US10163767B2 (en) 2013-10-11 2018-12-25 Mediatek Inc. Semiconductor package
CN109411432A (zh) * 2017-08-18 2019-03-01 财团法人工业技术研究院 半导体封装重布线层结构

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576575B (zh) * 2013-10-10 2017-12-19 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN104576575A (zh) * 2013-10-10 2015-04-29 日月光半导体制造股份有限公司 半导体封装件及其制造方法
WO2015051574A1 (en) * 2013-10-11 2015-04-16 Mediatek Inc. Semiconductor package
US9147664B2 (en) 2013-10-11 2015-09-29 Mediatek Inc. Semiconductor package
US9392696B2 (en) 2013-10-11 2016-07-12 Mediatek Inc. Semiconductor package
TWI571990B (zh) * 2013-10-11 2017-02-21 聯發科技股份有限公司 半導體封裝
US10163767B2 (en) 2013-10-11 2018-12-25 Mediatek Inc. Semiconductor package
US9806053B2 (en) 2013-10-11 2017-10-31 Mediatek Inc. Semiconductor package
CN104269361B (zh) * 2014-10-10 2017-04-19 禾邦电子(苏州)有限公司 半导体芯片封装方法
CN104269361A (zh) * 2014-10-10 2015-01-07 禾邦电子(苏州)有限公司 半导体芯片封装方法
CN109075134A (zh) * 2016-05-13 2018-12-21 株式会社村田制作所 晶圆级封装及电容器
CN109075134B (zh) * 2016-05-13 2022-04-01 株式会社村田制作所 晶圆级封装及电容器
CN109411432A (zh) * 2017-08-18 2019-03-01 财团法人工业技术研究院 半导体封装重布线层结构
CN109411432B (zh) * 2017-08-18 2020-09-18 财团法人工业技术研究院 半导体封装重布线层结构

Similar Documents

Publication Publication Date Title
US7459729B2 (en) Semiconductor image device package with die receiving through-hole and method of the same
US8178963B2 (en) Wafer level package with die receiving through-hole and method of the same
US8178964B2 (en) Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same
US7655501B2 (en) Wafer level package with good CTE performance
US8237257B2 (en) Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US7812434B2 (en) Wafer level package with die receiving through-hole and method of the same
US8350377B2 (en) Semiconductor device package structure and method for the same
TWI533412B (zh) 半導體元件封裝結構及其形成方法
CN101728368A (zh) 具有多晶粒的半导体组件封装结构及其方法
US7763494B2 (en) Semiconductor device package with multi-chips and method of the same
US20080157358A1 (en) Wafer level package with die receiving through-hole and method of the same
US20080217761A1 (en) Structure of semiconductor device package and method of the same
US20080083980A1 (en) Cmos image sensor chip scale package with die receiving through-hole and method of the same
US7525185B2 (en) Semiconductor device package having multi-chips with side-by-side configuration and method of the same
KR20080089311A (ko) Ｗｌｐ용 다이 수용 스루홀 및 양 표면 위에 이중 사이드빌드업층들을 갖는 반도체 디바이스 패키지 및 그 방법
US20080211075A1 (en) Image sensor chip scale package having inter-adhesion with gap and method of the same
CN101188220A (zh) 具晶粒接收凹孔的晶片级封装
US20080251908A1 (en) Semiconductor device package having multi-chips with side-by-side configuration and method of the same
KR20080077934A (ko) 축소된 구조를 갖는 멀티칩 패키지 및 그 형성 방법
CN101252108A (zh) 具有晶粒容纳通孔与连接通孔的半导体元件封装与其方法
US20080197480A1 (en) Semiconductor device package with multi-chips and method of the same
TW200933844A (en) Wafer level package with die receiving through-hole and method of the same
TWI394260B (zh) 具有多晶粒之半導體元件封裝結構及其方法
CN117334639A (zh) 芯片封装结构及芯片封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20100609