CN117334639A - 芯片封装结构及芯片封装方法 - Google Patents
芯片封装结构及芯片封装方法 Download PDFInfo
- Publication number
- CN117334639A CN117334639A CN202311634360.2A CN202311634360A CN117334639A CN 117334639 A CN117334639 A CN 117334639A CN 202311634360 A CN202311634360 A CN 202311634360A CN 117334639 A CN117334639 A CN 117334639A
- Authority
- CN
- China
- Prior art keywords
- layer
- chip
- packaging unit
- storage
- steel plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 170
- 238000000034 method Methods 0.000 title claims abstract description 97
- 238000003860 storage Methods 0.000 claims abstract description 118
- 229910000831 Steel Inorganic materials 0.000 claims abstract description 51
- 239000010959 steel Substances 0.000 claims abstract description 51
- 239000011521 glass Substances 0.000 claims abstract description 37
- 238000000197 pyrolysis Methods 0.000 claims abstract description 19
- 229910000679 solder Inorganic materials 0.000 claims description 18
- 238000012858 packaging process Methods 0.000 claims description 10
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 238000004088 simulation Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000009286 beneficial effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 190
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- 239000000853 adhesive Substances 0.000 description 8
- 230000001070 adhesive effect Effects 0.000 description 8
- 238000005336 cracking Methods 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 238000012536 packaging technology Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本公开涉及一种芯片封装结构及芯片封装方法。所述芯片封装方法，包括以下步骤：提供钢板，钢板表面具有热解膜；于热解膜背离钢板的表面贴合储存封装单元；于热解膜背离钢板的表面形成包覆储存封装单元顶面和侧壁的支撑层；采用热解工艺去除热解膜和钢板；于玻璃载板的一侧形成重布线结构；将重布线结构和储存封装单元未被支撑层覆盖的一侧电性连接；去除玻璃载板。本公开利于提高芯片封装结构的质量及生产良率，同时降低成本。
Description
技术领域
本公开涉及芯片封装技术领域，特别是涉及一种芯片封装结构及芯片封装方法。
背景技术
扇出型堆叠封装（Fan Out Package on Package，简称FOPoP）是解决复杂集成需求的重要芯片封装技术。FOPoP具有更薄的封装尺寸，其高密度、无基板的特性可以实现更高的封装性能。同时FOPoP结构通过更精细的重布线层（Re-Distributed Layer，简称RDL）线距，可以提供更高的互连密度和集成度、更短距的互连长度、更好的电性性能以及更小的尺寸。
然而，目前在FOPoP过程中，需要消耗两块玻璃载板，成本较高。此外，还需要多次临时键合以及解键合，使得整个封装结构的应力发生较大变化，从而对产品的可靠性造成影响。
发明内容
本公开实施例提供了一种芯片封装结构及芯片封装方法，能够有效提高芯片封装结构的质量及生产良率，同时降低成本。
一方面，本公开一些实施例提供了一种芯片封装方法，包括以下步骤：
提供钢板，钢板表面具有热解膜；
于热解膜背离钢板的表面贴合储存封装单元；
于热解膜背离钢板的表面形成包覆储存封装单元顶面和侧壁的支撑层；
采用热解工艺去除热解膜和钢板；
于玻璃载板的一侧形成重布线结构；
将重布线结构和储存封装单元未被支撑层覆盖的一侧电性连接；
去除玻璃载板。
本公开实施例中，首先，在热解膜背离钢板的表面形成包覆储存封装单元顶面和侧壁的支撑层，然后采用热解工艺去除热解膜和钢板后，再将玻璃基板上的重布线结构与储存封装单元未被支撑层覆盖的一侧电性连接，最后去除玻璃载板。由上，本公开实施例提供的芯片封装方法可以利用支撑层对储存封装单元的支撑和保护，实现重布线结构和储存封装单元未被支撑层覆盖一侧的电性连接，相当于本公开用支撑层代替一块玻璃载板，实现重布线结构和储存封装单元的电性连接。如此，该芯片封装方法只采用了一块玻璃载板，大大降低了成本。而且该芯片封装方法不再需要临时键合工艺的参与，也就不存在因多次键合解键合导致的封装结构应力发生较大变化，提高了芯片封装结构的质量及生产良率。同时，由于不需要临时键合胶的参与，在后续制程中若有加热，也不会因临时键合胶的抓合力弱而导致其上层结构产生较大的收缩偏移，提高了后续制程的稳定性。
在本公开一些实施例中，支撑层的厚度不小于储存封装单元的厚度的4/3。
本公开实施例中，支撑层的厚度不小于储存封装单元的厚度的4/3，可以使得支撑层在后续制程中有足够的支撑力，从而保证支撑层对储存封装单元的保护缓冲作用，进而可以避免后续制程中储存封装单元出现裂片等不良情况。
在本公开一些实施例中，支撑层包括第一塑封层。于热解膜背离钢板的表面形成包覆储存封装单元顶面和侧壁的支撑层包括：采用塑封工艺于热解膜背离钢板的表面形成包覆储存封装单元顶面和侧壁的第一塑封层。
在本公开一些实施例中，于热解膜背离钢板的表面贴合储存封装单元之后，芯片封装方法还包括：于热解膜背离钢板的表面贴合多个模拟芯片。多个模拟芯片位于储存封装单元的周侧。
支撑层还包覆多个模拟芯片的顶面和侧壁。
芯片封装方法还包括：在将重布线结构和储存封装单元未被支撑层覆盖的一侧电性连接时，同步将多个模拟芯片未被支撑层覆盖的一侧与重布线结构电性连接。
本公开实施例中，通过在储存封装单元的周侧设置多个模拟芯片，提高了储存封装单元的结构强度，使得储存封装单元具有更好的结构稳定性。从而可以降低储存封装单元在后续制程中发生过度翘曲和开裂的可能性。
在本公开一些实施例中，模拟芯片的厚度与储存封装单元的厚度相同。
本公开实施例中，模拟芯片的厚度与储存封装单元厚度相同，使得各处的结构强度尽可能相同，从而进一步提高了组合芯片的结构稳定性。
在本公开一些实施例中，采用热解工艺去除热解膜和钢板之后，芯片封装方法还包括以下步骤：
于储存封装单元未被支撑层覆盖的一侧形成第一重布线层；
于第一重布线层背离储存封装单元的表面贴合桥接芯片；
采用塑封工艺于第一重布线层背离储存封装单元的表面形成包覆桥接芯片的第二塑封层，第二塑封层暴露出桥接芯片背离第一重布线层的表面；
于桥接芯片背离第一重布线层的表面依次形成第一焊盘和第一焊球，第一焊盘与桥接芯片电性连接。
在本公开一些实施例中，于玻璃载板的一侧形成重布线结构包括以下步骤：于玻璃载板的一侧依次形成第二重布线层和第二焊盘。
将重布线结构和储存封装单元未被支撑层覆盖的一侧电性连接包括以下步骤：将第二焊盘和第一焊球电性连接。第一焊球在第二焊盘上的正投影位于第二焊盘内。
另一方面，本公开一些实施例提供了一种芯片封装结构，包括：重布线结构、储存封装单元和支撑层。支撑层包覆储存封装单元的顶面和侧壁。储存封装单元未被支撑层覆盖的一侧与重布线结构电性连接。
本公开实施例中，芯片封装结构采用如上结构，该结构所能实现的技术效果与前述实施例中芯片封装方法所能具有的技术效果相同，此处不再详述。
在本公开一些实施例中，支撑层的厚度不小于储存封装单元的厚度的4/3。
在本公开一些实施例中，芯片封装结构还包括：设置于储存封装单元周侧的多个模拟芯片。支撑层还包覆多个模拟芯片，模拟芯片未被支撑层覆盖的一侧与重布线结构电性连接。模拟芯片的厚度与储存封装单元的厚度相同。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一些实施例中提供的一种芯片封装方法的流程图；
图2为本公开一些实施例中提供的一种芯片封装方法中形成第一焊球的流程图；
图3为本公开一些实施例中提供的一种芯片封装方法中步骤S100所得结构得剖面结构示意图；
图4为本公开一些实施例中提供的一种芯片封装方法中步骤S200所得结构得剖面结构示意图；
图5为本公开一些实施例中提供的一种芯片封装方法中形成模拟芯片后所得结构得剖面结构示意图；
图6为本公开一些实施例中提供的一种芯片封装方法中步骤S300所得结构得剖面结构示意图；
图7为本公开一些实施例中提供的一种芯片封装方法中步骤S400所得结构得剖面结构示意图；
图8为本公开一些实施例中提供的一种芯片封装方法中形成第一介质层后所得结构得剖面结构示意图；
图9为本公开一些实施例中提供的一种芯片封装方法中形成第一金属布线层后所得结构得剖面结构示意图；
图10为本公开一些实施例中提供的一种芯片封装方法中形成第二介质层后所得结构得剖面结构示意图；
图11为本公开一些实施例中提供的一种芯片封装方法中形成第二金属布线层后所得结构得剖面结构示意图；
图12为本公开一些实施例中提供的一种芯片封装方法中形成第三介质层后所得结构得剖面结构示意图；
图13为本公开一些实施例中提供的一种芯片封装方法中步骤S452所得结构得剖面结构示意图；
图14为本公开一些实施例中提供的一种芯片封装方法中步骤S453所得结构得剖面结构示意图；
图15为本公开一些实施例中提供的一种芯片封装方法中步骤S454所得结构得剖面结构示意图；
图16为本公开一些实施例中提供的一种芯片封装方法中步骤S500所得结构得剖面结构示意图；
图17为本公开一些实施例中提供的一种芯片封装方法中步骤S600所得结构得剖面结构示意图；
图18为本公开一些实施例中提供的一种芯片封装方法中步骤S700所得结构得剖面结构示意图；
图19为本公开一些实施例中提供的一种芯片封装方法中形成外联层后所得结构得剖面结构示意图。
附图标记说明：
1-钢板，11-热解膜；2-储存封装单元，21-介质层，22-金属布线层，23-塑封层，24-引线，25-芯片；3-模拟芯片；4-支撑层；51-第一重布线层，511-第一介质层，512-第一金属布线层，513-第二介质层，514-第二金属布线层，515-第三介质层；52-连接层，521-桥接芯片，522-导电连接柱，523-第二塑封层；531-第一焊盘，532-第一焊球；6-玻璃载板，61-键合胶层；7-重布线结构，71-第二重布线层；72-第二焊盘；8-底填胶层；9-外联层；K1-第一开口，K2-第二开口，K3-第三开口。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层和/或部分，但这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“顶”“底”“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
扇出型堆叠封装（Fan Out Package on Package，简称FOPoP）是解决复杂集成需求的重要芯片封装技术。FOPoP具有更薄的封装尺寸，其高密度、无基板的特性可以实现更高的封装性能。同时FOPoP结构通过更精细的重布线层（Re-Distributed Layer，简称RDL）线距，可以提供更高的互连密度和集成度、更短距的互连长度、更好的电性性能以及更小的尺寸。
在FOPoP过程中，在带有临时键合胶的第一玻璃载板上依次制备第一重布线层、连接层和第二重布线层，然后在第二重布线层上键合第二玻璃载板，解键合掉第一玻璃载板露出第一重布线层。在第一重布线层上制备第一焊盘层，在储存封装单元上制备第一焊球层，通过倒装工艺使得第一焊球层与第一焊盘层连接，从而使得储存封装单元与布线封装单元连接。通过塑封工艺使得储存封装单元与第一重布线层稳定连接，然后解键合第二玻璃载板，在第二重布线层上制备外联层，完成封装工艺。
由上，在FOPoP过程中，需要消耗两块玻璃载板，成本较高。此外，还需要多次临时键合以及解键合，使得整个封装结构的应力发生较大变化，从而对产品的可靠性造成影响。
基于此，本公开实施例提供了一种芯片封装结构及芯片封装方法，能够有效提高芯片封装结构的质量及生产良率，同时降低成本。
请参阅图1，本公开一些实施例提供了一种芯片封装方法，包括如下步骤S100~S700。
S100，提供钢板，钢板表面具有热解膜。
S200，于热解膜背离钢板的表面贴合储存封装单元。
S300，于热解膜背离钢板的表面形成包覆储存封装单元顶面和侧壁的支撑层。
在一些实施例中，支撑层的厚度不小于储存封装单元的厚度的4/3。
S400，采用热解工艺去除热解膜和钢板。
S500，于玻璃载板的一侧形成重布线结构。
S600，将重布线结构和储存封装单元未被支撑层覆盖的一侧电性连接。
S700，去除玻璃载板。
本公开实施例中，首先，在热解膜背离钢板的表面形成包覆储存封装单元顶面和侧壁的支撑层，然后采用热解工艺去除热解膜和钢板后，再将玻璃基板上的重布线结构与储存封装单元未被支撑层覆盖的一侧电性连接，最后去除玻璃载板。由上，本公开实施例提供的芯片封装方法可以利用支撑层对储存封装单元的支撑和保护，实现重布线结构和储存封装单元未被支撑层覆盖一侧的电性连接，相当于本公开用支撑层代替一块玻璃载板，实现重布线结构和储存封装单元的电性连接。如此，该芯片封装方法只采用了一块玻璃载板，大大降低了成本。而且该芯片封装方法不再需要临时键合工艺的参与，也就不存在因多次键合解键合导致的封装结构应力发生较大变化，提高了芯片封装结构的质量及生产良率。同时，由于不需要临时键合胶的参与，在后续制程中若有加热，也不会因临时键合胶的抓合力弱而导致其上层结构产生较大的收缩偏移，提高了后续制程的稳定性。
在一些实施例中，支撑层包括第一塑封层。步骤S300于热解膜背离钢板的表面形成包覆储存封装单元顶面和侧壁的支撑层包括：采用塑封工艺于热解膜背离钢板的表面形成包覆储存封装单元顶面和侧壁的第一塑封层。
在一些实施例中，步骤S500于玻璃载板的一侧形成重布线结构包括：于玻璃载板的一侧依次形成第二重布线层和第二焊盘。
步骤S600将重布线结构和储存封装单元未被支撑层覆盖的一侧电性连接包括：将第二焊盘和第一焊球电性连接。第一焊球在第二焊盘上的正投影位于第二焊盘内。
在本公开上述实施例中，除非本文中有明确的说明，所述方法中各步骤的执行并没有严格的顺序限制，这些步骤可以并不一定按照所描述的顺序执行，可以由其他的执行方式。而且，所述任一步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
基于此，针对上述一些实施例提供的芯片封装方法，本公开以下一些实施例示意了一些方法，以作为上述芯片封装方法一些可能的实施方式。
在一些实施例中，步骤S200于热解膜背离钢板的表面贴合储存封装单元之后，芯片封装方法还包括：于热解膜背离钢板的表面贴合多个模拟芯片。多个模拟芯片位于储存封装单元的周侧。
在一些实施例中，模拟芯片的厚度与储存封装单元的厚度相同。
在一些实施例中，支撑层还包覆多个模拟芯片的顶面和侧壁。
相应地，在一些实施例中，步骤S600在将重布线结构和储存封装单元未被支撑层覆盖的一侧电性连接时，同步将多个模拟芯片未被支撑层覆盖的一侧与重布线结构电性连接。
在一些实施例中，请参阅图2，步骤S400采用热解工艺去除热解膜和钢板之后，芯片封装方法还包括如下步骤S451~S454。
S451：于储存封装单元未被支撑层覆盖的一侧形成第一重布线层。
S452：于第一重布线层背离储存封装单元的表面贴合桥接芯片。
S453：采用塑封工艺于第一重布线层背离储存封装单元的表面形成包覆桥接芯片的第二塑封层，第二塑封层暴露出桥接芯片背离第一重布线层的表面。
S454：于桥接芯片背离第一重布线层的表面依次形成第一焊盘和第一焊球，第一焊盘与桥接芯片电性连接。
为了更清楚地说明上述实施例所提供的芯片封装方法，以下结合图3~图19对该方法进行了详述。
在步骤S100中，请参阅图3，提供钢板1，钢板1表面具有热解膜11。
在步骤S200中，请参阅图4，于热解膜11背离钢板1的表面贴合储存封装单元2。
在一些示例中，储存封装单元2包括：介质层21、金属布线层22、塑封层23、引线24以及芯片25。其中，金属布线层22设置于热解膜11背离钢板1的表面。介质层21设置于热解膜11背离钢板1的表面且填充金属布线层22的空隙；介质层21背离热解膜11的表面与金属布线层22背离热解膜11的表面位于同一平面。芯片25设置于金属布线层22背离热解膜11的表面。塑封层23包覆芯片25的顶面和侧壁。引线24连接金属布线层22和芯片25的焊盘。
示例地，引线24的材料包括金、铜、铝或其组合。如此，引线24能够起到导电互连的作用。
在一些实施例中，步骤S200于热解膜背离钢板的表面贴合储存封装单元之后，请参阅图5，芯片封装方法还包括：于热解膜11背离钢板1的表面贴合多个模拟芯片3。多个模拟芯片3位于储存封装单元2的周侧。
本公开实施例中，通过在储存封装单元2的周侧设置多个模拟芯片3，提高了储存封装单元2的结构强度，使得储存封装单元2具有更好的结构稳定性。从而可以降低储存封装单元2在后续制程中发生过度翘曲和开裂的可能性。
在一些示例中，每个储存封装单元2两侧均对应有至少一个模拟芯片3。
在步骤S300中，请参阅图6，于热解膜11背离钢板1的表面形成包覆储存封装单元2顶面和侧壁的支撑层4。
在一些实施例中，支撑层4的厚度不小于储存封装单元2的厚度的4/3。例如：支撑层4的厚度可以为储存封装单元2的厚度的4/3、5/3、2或7/2等等。
本公开实施例中，支撑层4的厚度不小于储存封装单元2的厚度的4/3，可以使得支撑层4在后续制程中有足够的支撑力，从而保证支撑层4对储存封装单元2的保护缓冲作用，进而可以避免后续制程中储存封装单元2出现裂片等不良情况。
在一些实施例中，支撑层4还包覆多个模拟芯片3的顶面和侧壁。
在步骤S400中，请参阅图7，采用热解工艺去除热解膜11和钢板1。
在一些实施例中，采用热解工艺去除热解膜11和钢板1包括：对热解膜11进行高温（例如220℃）热解，以去除热解膜11和钢板1。
此处，需要特别说明的是，步骤S400所的结构为组合芯片。
在一些示例中，模拟芯片3的厚度与储存封装单元2的厚度相同。
本公开实施例中，模拟芯片3的厚度与储存封装单元2厚度相同，使得组合芯片各处的结构强度尽可能相同，从而进一步提高了组合芯片的结构稳定性。
在步骤S451中，请参阅图8~图12，于储存封装单元2未被支撑层4覆盖的一侧形成第一重布线层51。
在一些示例中，形成第一重布线层51包括以下步骤：
请参阅图8，于储存封装单元2未被支撑层4覆盖的一侧形成具有第一开口K1的第一介质层511。
请参阅图9，形成填满第一开口K1的第一金属布线层512。
请参阅图10，在第一介质层511背离储存封装单元2的表面形成具有第二开口K2的第二介质层513；第二介质层513暴露出第一金属布线层512背离储存封装单元2的表面。
请参阅图11，形成填满第二开口K2的第二金属布线层514。
请参阅图12，在第二介质层513背离第一介质层511的表面形成具有第三开口K3的第三介质层515，第三介质层515暴露出第二金属布线层514背离第一介质层511的表面。
此处，需要特别说明的是，第一介质层511、第一金属布线层512、第二介质层513、第二金属布线层514以及第三介质层515组成第一重布线层51。第一重布线层51可以重构连接点，确保步骤S600中第二焊盘和第一焊球电性连接。
在步骤S452中，请参阅图13，于第一重布线层51背离储存封装单元2的表面贴合桥接芯片521。
在一些示例中，贴合桥接芯片521之后，芯片封装方法还包括：于第一重布线层51背离储存封装单元2的表面形成导电连接柱522，导电连接柱522填满第三开口K3且与第二金属布线层514连接。
此处，需要特别说明的是，桥接芯片521和导电连接柱522构成连接层52，以实现信号的连通。相对一般的重布线结构，连接层52可以缩短互联距离，降低传输路径长度，尤其是在高速信号传输中，从而进一步降低信号在传输过程中由于信号传输路径长度的缩短所致的传输损耗。
在步骤S453中，请参阅图14，采用塑封工艺于第一重布线层51背离储存封装单元2的表面形成包覆桥接芯片521的第二塑封层523，第二塑封层523暴露出桥接芯片521背离第一重布线层51的表面。
相应地，在一些示例中，第二塑封层523还包覆导电连接柱522，且暴露出导电连接柱522背离第一重布线层51的表面。
此处，需要特别说明的是，第二塑封层523不仅可以保护桥接芯片521和导向连接柱522，还可以对组合芯片起到一定的支撑作用，降低后续制程中组合芯片过度翘曲的概率，从而提高产品的良率。
在步骤S454中，请参阅图15，于桥接芯片521背离第一重布线层51的表面依次形成第一焊盘531和第一焊球532，第一焊盘531与桥接芯片521电性连接。
在步骤S500中，请参阅图16，于玻璃载板6的一侧形成重布线结构7。
在一些示例中，玻璃载板6的表面旋涂有键合胶层61（例如紫外光固化胶）。并对键合胶层61进行光照固化，以增加键合胶层61的弹性模量，提供封装制程所需的机械强度。然后通过重布线工艺在键合胶层61上形成重布线结构7。
在一些实施例中，于玻璃载板6的一侧形成重布线结构7包括：于玻璃载板6的一侧依次形成第二重布线层71和第二焊盘72。
此处，需要特别说明的是，第二重布线层71的具体制备方法可以参照第一重布线层51的制备方法理解。
在步骤S600中，请参阅图17，将重布线结构7和储存封装单元2未被支撑层4覆盖的一侧电性连接。
在一些示例中，可以采用倒装工艺将重布线结构7和储存封装单元2未被支撑层4覆盖的一侧电性连接。
相应地，在一些示例中，将重布线结构7和储存封装单元2未被支撑层4覆盖的一侧电性连接包括：将第二焊盘72和第一焊球532电性连接。第一焊球532在第二焊盘72上的正投影位于第二焊盘72内。如此，在进行倒装工艺时，即使对位有一定的偏移误差，第一焊球532与第二焊盘72也可顺利连接，使得连接层52与第二重布线层71稳定连接。
在一些实施例中，步骤S600之后，还可以通过底填胶工艺在连接层52与第二重布线层71之间制备形成底填胶层8，以提高连接层52与第二重布线层71之间的连接可靠性。
在步骤S700中，请参阅图18，去除玻璃载板6。
在一些实施例中，环切玻璃载板6，以去除玻璃载板6。
在一些实施例中，请参阅图19，去除玻璃载板6之后，可以在第二重布线层71上制备外联层9，完成封装工艺。
示例地，外联层9可以包括但不限于：铜柱、锡球或锡基合金球中的一种或多种。
在一些示例中，可以通过第三焊盘91实现第二重布线层71和外联层9的电性连接。
本公开一些实施例提供了一种芯片封装结构，可以采用如前述一些实施例中所述的芯片封装方法制备形成。该结构所能实现的技术效果与前述实施例中芯片封装方法所能具有的技术效果相同，此处不再详述。
请参阅图19，该芯片封装结构包括：重布线结构7、储存封装单元2和支撑层4。支撑层4包覆储存封装单元2的顶面和侧壁。储存封装单元2与重布线结构7电性连接。
在一些实施例中，支撑层4的厚度不小于储存封装单元2的厚度的4/3。如此，可以使得支撑层4在后续制程中有足够的支撑力，从而保证支撑层4对储存封装单元2的保护缓冲作用，进而可以避免后续制程中储存封装单元2出现裂片等不良情况。
在一些实施例中，芯片封装结构还包括：设置于储存封装单元2周侧的多个模拟芯片3。支撑层4还包覆多个模拟芯片3。如此，提高了储存封装单元2的结构强度，使得储存封装单元2具有更好的结构稳定性。从而可以降低储存封装单元2在后续制程中发生过度翘曲和开裂的可能性。
在一些实施例中，模拟芯片3的厚度与储存封装单元2的厚度相同。如此，使得组合芯片各处的结构强度尽可能相同，从而进一步提高了组合芯片的结构稳定性。
在一些实施例中，支撑层4还包覆多个模拟芯片3的顶面和侧壁。模拟芯片3未被支撑层4覆盖的一侧与重布线结构7电性连接。
需要说明的是，上述重布线结构7和储存封装单元2等相关元件的结构均可参照前述一些实施例中的相关描述予以理解，此处不再详述。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种芯片封装方法，其特征在于，包括：
提供钢板，所述钢板表面具有热解膜；
于所述热解膜背离所述钢板的表面贴合储存封装单元；
于所述热解膜背离所述钢板的表面形成包覆所述储存封装单元顶面和侧壁的支撑层；
采用热解工艺去除所述热解膜和所述钢板；
于玻璃载板的一侧形成重布线结构；
将所述重布线结构和所述储存封装单元未被所述支撑层覆盖的一侧电性连接；
去除所述玻璃载板。
2.如权利要求1所述的芯片封装方法，其特征在于，所述支撑层的厚度不小于所述储存封装单元的厚度的4/3。
3.如权利要求1所述的芯片封装方法，其特征在于，所述支撑层包括第一塑封层；所述于所述热解膜背离所述钢板的表面形成包覆所述储存封装单元顶面和侧壁的支撑层包括：
采用塑封工艺于所述热解膜背离所述钢板的表面形成包覆所述储存封装单元顶面和侧壁的第一塑封层。
4.如权利要求1所述的芯片封装方法，其特征在于，所述于所述热解膜背离所述钢板的表面贴合储存封装单元之后，所述方法还包括：于所述热解膜背离所述钢板的表面贴合多个模拟芯片；所述多个模拟芯片位于所述储存封装单元的周侧；
所述支撑层还包覆所述多个模拟芯片的顶面和侧壁；
所述芯片封装方法还包括：在将所述重布线结构和所述储存封装单元未被所述支撑层覆盖的一侧电性连接时，同步将所述多个模拟芯片未被所述支撑层覆盖的一侧与所述重布线结构电性连接。
5.如权利要求4所述的芯片封装方法，其特征在于，所述模拟芯片的厚度与所述储存封装单元的厚度相同。
6.如权利要求1所述的芯片封装方法，其特征在于，所述采用热解工艺去除所述热解膜和所述钢板之后，所述方法还包括：
于所述储存封装单元未被所述支撑层覆盖的一侧形成第一重布线层；
于所述第一重布线层背离所述储存封装单元的表面贴合桥接芯片；
采用塑封工艺于所述第一重布线层背离所述储存封装单元的表面形成包覆所述桥接芯片的第二塑封层，所述第二塑封层暴露出所述桥接芯片背离所述第一重布线层的表面；
于所述桥接芯片背离所述第一重布线层的表面依次形成第一焊盘和第一焊球，所述第一焊盘与所述桥接芯片电性连接。
7.如权利要求6所述的芯片封装方法，其特征在于，所述于玻璃载板的一侧形成重布线结构包括：于所述玻璃载板的一侧依次形成第二重布线层和第二焊盘；
所述将所述重布线结构和所述储存封装单元未被所述支撑层覆盖的一侧电性连接包括：将所述第二焊盘和所述第一焊球电性连接；所述第一焊球在所述第二焊盘上的正投影位于所述第二焊盘内。
8.一种芯片封装结构，其特征在于，包括：重布线结构、储存封装单元和支撑层；
所述支撑层包覆所述储存封装单元的顶面和侧壁；
所述储存封装单元未被所述支撑层覆盖的一侧与所述重布线结构电性连接。
9.如权利要求8所述的芯片封装结构，其特征在于，所述支撑层的厚度不小于所述储存封装单元的厚度的4/3。
10.如权利要求8所述的芯片封装结构，其特征在于，还包括：设置于所述储存封装单元周侧的多个模拟芯片；所述支撑层还包覆所述多个模拟芯片，所述模拟芯片未被所述支撑层覆盖的一侧与所述重布线结构电性连接；所述模拟芯片的厚度与储存封装单元的厚度相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311634360.2A CN117334639A (zh) | 2023-12-01 | 2023-12-01 | 芯片封装结构及芯片封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311634360.2A CN117334639A (zh) | 2023-12-01 | 2023-12-01 | 芯片封装结构及芯片封装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117334639A true CN117334639A (zh) | 2024-01-02 |
Family
ID=89277837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311634360.2A Pending CN117334639A (zh) | 2023-12-01 | 2023-12-01 | 芯片封装结构及芯片封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117334639A (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108831866A (zh) * | 2018-06-25 | 2018-11-16 | 华进半导体封装先导技术研发中心有限公司 | 一种控制形变的扇出封装结构及其制造方法 |
| WO2019188546A1 (ja) * | 2018-03-28 | 2019-10-03 | 三井化学東セロ株式会社 | 粘着性フィルムおよび電子装置の製造方法 |
| CN115763281A (zh) * | 2022-11-24 | 2023-03-07 | 海光集成电路设计(北京)有限公司 | 一种扇出式芯片封装方法及扇出式芯片封装结构 |
| CN115881705A (zh) * | 2022-12-05 | 2023-03-31 | 南通通富科技有限公司 | 封装结构及封装方法 |
| CN116613115A (zh) * | 2023-06-15 | 2023-08-18 | 厦门云天半导体科技有限公司 | 含空腔射频模块的集成扇出封装结构及其制备方法 |
| CN116913882A (zh) * | 2023-07-11 | 2023-10-20 | 华天科技(江苏)有限公司 | 一种高可靠性的板级扇出型封装结构及封装工艺 |
| CN116936377A (zh) * | 2023-07-28 | 2023-10-24 | 华天科技(江苏)有限公司 | 一种板级扇出封装方法 |
-
2023
- 2023-12-01 CN CN202311634360.2A patent/CN117334639A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019188546A1 (ja) * | 2018-03-28 | 2019-10-03 | 三井化学東セロ株式会社 | 粘着性フィルムおよび電子装置の製造方法 |
| CN108831866A (zh) * | 2018-06-25 | 2018-11-16 | 华进半导体封装先导技术研发中心有限公司 | 一种控制形变的扇出封装结构及其制造方法 |
| CN115763281A (zh) * | 2022-11-24 | 2023-03-07 | 海光集成电路设计(北京)有限公司 | 一种扇出式芯片封装方法及扇出式芯片封装结构 |
| CN115881705A (zh) * | 2022-12-05 | 2023-03-31 | 南通通富科技有限公司 | 封装结构及封装方法 |
| CN116613115A (zh) * | 2023-06-15 | 2023-08-18 | 厦门云天半导体科技有限公司 | 含空腔射频模块的集成扇出封装结构及其制备方法 |
| CN116913882A (zh) * | 2023-07-11 | 2023-10-20 | 华天科技(江苏)有限公司 | 一种高可靠性的板级扇出型封装结构及封装工艺 |
| CN116936377A (zh) * | 2023-07-28 | 2023-10-24 | 华天科技(江苏)有限公司 | 一种板级扇出封装方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7476962B2 (en) | Stack semiconductor package formed by multiple molding and method of manufacturing the same | |
| CN102214641B (zh) | 具堆栈功能的晶圆级半导体封装件 | |
| US8922005B2 (en) | Methods and apparatus for package on package devices with reversed stud bump through via interconnections | |
| US6701614B2 (en) | Method for making a build-up package of a semiconductor | |
| US20100213589A1 (en) | Multi-chip package | |
| US8283251B2 (en) | Method of manufacturing wafer level package | |
| US20060220262A1 (en) | Stacked die package | |
| US20100213588A1 (en) | Wire bond chip package | |
| US20060249823A1 (en) | Semiconductor package having ultra-thin thickness and method of manufacturing the same | |
| US20080157336A1 (en) | Wafer level package with die receiving through-hole and method of the same | |
| US20110115085A1 (en) | Semiconductor device and method of fabricating the same | |
| US20080157358A1 (en) | Wafer level package with die receiving through-hole and method of the same | |
| US20090017583A1 (en) | Double encapsulated semiconductor package and manufacturing method thereof | |
| KR20050063700A (ko) | 반도체장치의 제조방법 및 반도체장치 | |
| TWI469301B (zh) | 堆疊封裝間具有線接點互連之半導體多重封裝模組 | |
| US20110074037A1 (en) | Semiconductor device | |
| JP2001320013A (ja) | 半導体装置およびその製造方法 | |
| CN101286503A (zh) | 具有多晶粒并排配置的半导体组件封装结构及其方法 | |
| JP2008258604A (ja) | 並列構成のマルチチップを有する半導体デバイスパッケージおよびその製造方法 | |
| US20230187224A1 (en) | Semiconductor devices with flexible reinforcement structure | |
| CN101728368A (zh) | 具有多晶粒的半导体组件封装结构及其方法 | |
| US11462461B2 (en) | System in package for lower z height and reworkable component assembly | |
| US7195956B2 (en) | Method for balancing molding flow during the assembly of semiconductor packages with defective carrying units | |
| CN114975409A (zh) | 双层塑封的3d扇出型封装结构及其封装方法 | |
| CN102356462A (zh) | 半导体元件用基板的制造方法及半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |