CN115763281A - 一种扇出式芯片封装方法及扇出式芯片封装结构 - Google Patents

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Abstract

本发明提供了一种扇出式芯片封装方法及扇出式芯片封装结构，该扇出式芯片封装方法包括：将介质层的第一表面压合在第一载片上；在介质层中刻蚀出芯片容纳槽和通孔图案；将硅桥芯片贴合在芯片容纳槽内，并在每个通孔中形成导电柱；在介质层的第二表面上生长第一重布线层，并在第一重布线层上生长至少两个接口图案；将至少两个芯片分别对应倒装焊接在至少两个接口图案上；塑封至少两个芯片，以在第一重布线层上形成塑封层；在塑封层上贴合第二载片，并去除第一载片；在介质层的第一表面生长第二重布线层，并在第二重布线层上生长导电凸块图案后，去除第二载片。使制备出的扇出式芯片封装结构中的中介层的厚度较薄，利于芯片的集成化。

Description

一种扇出式芯片封装方法及扇出式芯片封装结构
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种扇出式芯片封装方法及扇出式芯片封装结构。
背景技术
对于异构集成封装且重布线层密度低于2um的晶圆级封装，目前主流方案是使用2.5D封装来集成多颗芯片封装。在2.5D封装中，芯片并排放置在具有硅通孔的中介层的顶部，通过芯片的微凸块和重布线层联系起来。中介层由硅和有机材料制成，通过硅通孔联系中介层的上下层，再通过锡球焊接至传统2D的封装基板上。但由于中介层的面积普遍较大，厚度较厚，从而导致成本增加，同时也不利于芯片的集成化。
发明内容
本发明提供了一种扇出式芯片封装方法及扇出式芯片封装结构，使制备出的扇出式芯片封装结构中的中介层的厚度较薄，利于芯片的集成化。
第一方面，本发明提供了一种扇出式芯片封装方法，该扇出式芯片封装方法包括：将介质层的第一表面压合在第一载片上，其中，介质层还具有与第一表面相对的第二表面；在介质层中刻蚀出芯片容纳槽和通孔图案，其中，通孔图案中包含有多个通孔，芯片容纳槽和每个通孔均贯穿介质层的第一表面和第二表面；将硅桥芯片贴合在芯片容纳槽内，并在每个通孔中形成导电柱；在介质层的第二表面上生长第一重布线层，并在第一重布线层上生长至少两个接口图案；将至少两个芯片分别对应倒装焊接在至少两个接口图案上；塑封至少两个芯片，以在第一重布线层上形成塑封层；在塑封层上贴合第二载片，并去除第一载片；在介质层的第一表面生长第二重布线层，并在第二重布线层上生长导电凸块图案后，去除第二载片。
在上述的方案中，通过先在第一载片上贴合介质层，在介质层中刻蚀出芯片容纳槽和通孔图案，将硅桥芯片贴合在芯片容纳槽内，并在每个通孔中形成导电柱；之后，在介质层的第二表面上生长第一重布线层，并在第一重布线层上生长接口图案，将芯片倒装焊接在接口图案上，再形成塑封层；之后在塑封层上贴合第二载片，并去除第一载片，在介质层的的第一表面生长第二重布线层，并在第二重布线层上生长导电凸块图案后，去除第二载片，使制备出的扇出式芯片封装结构中的中介层的厚度较薄，利于芯片的集成化。相比将硅桥芯片形成在封装基板内的方式，本申请将硅桥芯片形成在介质层中，在对介质层进行刻蚀时，可以采用诸如但不限于光刻刻蚀、湿法刻蚀或干法刻蚀等半导体加工工艺，不仅降低形成芯片容纳槽和通孔的难度，而且能够提高加工精度。例如，能够提高芯片容纳槽和通孔的精度，还能够提高加工重布线层过程中的对位精度，便于采用半导体加工工艺形成重布线层，将重布线层的线宽缩小到2um，提高扇出工艺中重布线层的连接密度，提高互连密度。而且，硅桥芯片对称的贯穿了介质层的上下表面，能够避免应力分布不均匀问题，提高扇出芯片封装结构的可靠性。在实际应用时，介质层的材料可以根据封装需求选择相应材料，降低热膨胀系数失配度，进一步提高扇出芯片封装结构的可靠性。还通过分别在介质层的上下表面分别集成第一重布线层和第二重布线层，能够根据设计替代部分封装基板端的互连功能。通过在中介层表面形成第一重布线层和接口图案，能够使每个接口图案中的接口均为相同形状，对芯片的微凸块阵列兼容性高，降低芯片设计难度。
在一个具体的实施方式中，硅桥芯片通过第一重布线层中的走线和过孔，与至少两个接口图案中的每个接口图案电连接；导电柱通过第一重布线层中的走线和过孔，与至少两个接口图案中的每个接口图案电连接。使硅桥芯片、接口图案和导电柱均通过第一重布线层内的过孔和走线实现互连，从而便于采用半导体加工工艺制备第一重布线层，提高扇出工艺中重布线层的连接密度，提高互连密度。
在一个具体的实施方式中，介质层的材料为干膜光刻胶、玻璃或硅，便于采用半导体加工工艺在介质层上刻蚀出芯片容纳槽和通孔图案，提高扇出工艺中重布线层的连接密度，提高互连密度。
在一个具体的实施方式中，在介质层中刻蚀出芯片容纳槽和通孔图案包括：采用光刻刻蚀工艺，在介质层中刻蚀出芯片容纳槽和通孔图案，提高形成的芯片容纳槽和通孔图案的精度。
在一个具体的实施方式中，导电凸块图案通过第二重布线层中的走线和过孔，与导电柱电连接，使导电凸块图案通过第二重布线层与导电柱互连，从而能够对形成导电凸块的位置进行重新排列，使导电凸块的位置具有更灵活的设置方式。
在一个具体的实施方式中，导电凸块图案中包含有多个导电凸块，且多个导电凸块呈阵列排列，便于后续将扇出芯片封装结构焊接在封装基板上之后，对导电凸块与封装基板之间的间隙进行填胶，从而提高底填胶工艺良率。
在一个具体的实施方式中，在塑封至少两个芯片，以在第一重布线层的上方形成塑封层之后，扇出式芯片封装方法还包括：研磨塑封层，使至少两个芯片中每个芯片的表面露出，便于后续在每个芯片的背面设置散热片。
第二方面，本发明还提供了一种扇出式芯片封装结构，该扇出式芯片封装结构包括：介质层、第一重布线层、第二重布线层、塑封层和至少两个芯片。其中，介质层具有相对的第一表面和第二表面，介质层中嵌设有硅桥芯片和导电柱，硅桥芯片和每个导电柱均贯穿介质层的第一表面和第二表面。第一重布线层生长在介质层的第一表面上，且第一重布线层上生长有至少两个接口图案。至少两个芯片与至少两个接口图案一一对应，每个芯片倒装焊接在对应的接口图案上。塑封层塑封至少两个芯片并形成在第一重布线层上。第二重布线层生长在介质层的第二表面上，且第二重布线层上生长有导电凸块图案。
在上述的方案中，通过先在第一载片上贴合介质层，在介质层中刻蚀出芯片容纳槽和通孔图案，将硅桥芯片贴合在芯片容纳槽内，并在每个通孔中形成导电柱；之后，在介质层的第二表面上生长第一重布线层，并在第一重布线层上生长接口图案，将芯片倒装焊接在接口图案上，再形成塑封层；之后在塑封层上贴合第二载片，并去除第一载片，在介质层的的第一表面生长第二重布线层，并在第二重布线层上生长导电凸块图案后，去除第二载片，使制备出的扇出式芯片封装结构中的中介层的厚度较薄，利于芯片的集成化。相比将硅桥芯片形成在封装基板内的方式，本申请将硅桥芯片形成在介质层中，在对介质层进行刻蚀时，可以采用诸如但不限于光刻刻蚀、湿法刻蚀或干法刻蚀等半导体加工工艺，不仅降低形成芯片容纳槽和通孔的难度，而且能够提高加工精度。例如，能够提高芯片容纳槽和通孔的精度，还能够提高加工重布线层过程中的对位精度，便于采用半导体加工工艺形成重布线层，将重布线层的线宽缩小到2um，提高扇出工艺中重布线层的连接密度，提高互连密度。而且，硅桥芯片对称的贯穿了介质层的上下表面，能够避免应力分布不均匀问题，提高扇出芯片封装结构的可靠性。在实际应用时，介质层的材料可以根据封装需求选择相应材料，降低热膨胀系数失配度，进一步提高扇出芯片封装结构的可靠性。还通过分别在介质层的上下表面分别集成第一重布线层和第二重布线层，能够根据设计替代部分封装基板端的互连功能。通过在中介层表面形成第一重布线层和接口图案，能够使每个接口图案中的接口均为相同形状，对芯片的微凸块阵列兼容性高，降低芯片设计难度。
在一个具体的实施方式中，介质层的材料为干膜光刻胶、玻璃或硅，便于采用半导体加工工艺在介质层上刻蚀出芯片容纳槽和通孔图案，提高扇出工艺中重布线层的连接密度，提高互连密度。
在一个具体的实施方式中，硅桥芯片通过第一重布线层中的走线和过孔，与至少两个接口图案中的每个接口图案电连接；导电柱通过第一重布线层中的走线和过孔，与至少两个接口图案中的每个接口图案电连接。使硅桥芯片、接口图案和导电柱均通过第一重布线层内的过孔和走线实现互连，从而便于采用半导体加工工艺制备第一重布线层，提高扇出工艺中重布线层的连接密度，提高互连密度。
在一个具体的实施方式中，导电凸块图案通过第二重布线层中的走线和过孔，与导电柱电连接，使导电凸块图案通过第二重布线层与导电柱互连，从而能够对形成导电凸块的位置进行重新排列，使导电凸块的位置具有更灵活的设置方式。
在一个具体的实施方式中，导电凸块图案中包含有多个导电凸块，且多个导电凸块呈阵列排列，便于后续将扇出芯片封装结构焊接在封装基板上之后，对导电凸块与封装基板之间的间隙进行填胶，从而提高底填胶工艺良率。
在一个具体的实施方式中，至少两个芯片中的每个芯片为逻辑芯片或高带宽内存芯片。
在一个具体的实施方式中，至少两个芯片中每个芯片的表面均露出塑封层，便于后续在每个芯片的背面设置散热片。
附图说明
图1为本发明实施例提供的一种扇出式芯片封装方法的流程图；
图2～图6为本发明实施例提供的一种扇出式芯片封装方法中各步骤的剖视结构示意图。
附图标记：
11-第一载片12-第二载片20-介质层21-芯片容纳槽22-通孔
30-硅桥芯片31-第一芯片32-第二芯片40-导电柱51-第一重布线层
52-第二重布线层60-接口70-塑封层71-底填胶80-导电凸块
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了方便理解本发明实施例提供的扇出式芯片封装方法，下面首先说明一下本发明实施例提供的扇出式芯片封装方法的应用场景，该扇出式芯片封装方法应用于将至少两个芯片通过硅桥芯片互连，并进行封装的过程中。下面结合附图对该扇出式芯片封装方法进行详细的叙述。
参考图1～图6，本发明实施例提供的该扇出式芯片封装方法包括：
Step10：将介质层20的第一表面压合在第一载片11上，其中，介质层20还具有与第一表面相对的第二表面；
Step20：在介质层20中刻蚀出芯片容纳槽21和通孔图案，其中，通孔图案中包含有多个通孔22，芯片容纳槽21和每个通孔22均贯穿介质层20的第一表面和第二表面；
Step30：将硅桥芯片30贴合在芯片容纳槽21内，并在每个通孔22中形成导电柱40；
Step40：在介质层20的第二表面上生长第一重布线层51，并在第一重布线层51上生长至少两个接口图案；
Step50：将至少两个芯片分别对应倒装焊接在至少两个接口图案上；
Step60：塑封至少两个芯片，以在第一重布线层51上形成塑封层70；
Step70：在塑封层70上贴合第二载片12，并去除第一载片11；
Step80：在介质层20的第一表面生长第二重布线层52，并在第二重布线层52上生长导电凸块图案后，去除第二载片12。
在上述的方案中，通过先在第一载片11上贴合介质层20，在介质层20中刻蚀出芯片容纳槽21和通孔图案，将硅桥芯片30贴合在芯片容纳槽21内，并在每个通孔22中形成导电柱40；之后，在介质层20的第二表面上生长第一重布线层51，并在第一重布线层51上生长接口图案，将芯片倒装焊接在接口图案上，再形成塑封层70；之后在塑封层70上贴合第二载片12，并去除第一载片11，在介质层20的的第一表面生长第二重布线层52，并在第二重布线层52上生长导电凸块图案后，去除第二载片12，使制备出的扇出式芯片封装结构中的中介层的厚度较薄，利于芯片的集成化。相比将硅桥芯片30形成在封装基板内的方式，本申请将硅桥芯片30形成在介质层20中，在对介质层20进行刻蚀时，可以采用诸如但不限于光刻刻蚀、湿法刻蚀或干法刻蚀等半导体加工工艺，不仅降低形成芯片容纳槽21和通孔22的难度，而且能够提高加工精度。例如，能够提高芯片容纳槽21和通孔22的精度，还能够提高加工重布线层过程中的对位精度，便于采用半导体加工工艺形成重布线层，将重布线层的线宽缩小到2um，提高扇出工艺中重布线层的连接密度，提高互连密度。而且，硅桥芯片30对称的贯穿了介质层20的上下表面，能够避免应力分布不均匀问题，提高扇出芯片封装结构的可靠性。在实际应用时，介质层20的材料可以根据封装需求选择相应材料，降低热膨胀系数失配度，进一步提高扇出芯片封装结构的可靠性。还通过分别在介质层20的上下表面分别集成第一重布线层51和第二重布线层52，能够根据设计替代部分封装基板端的互连功能。通过在中介层表面形成第一重布线层51和接口图案，能够使每个接口图案中的接口60均为相同形状，对芯片的微凸块阵列兼容性高，降低芯片设计难度。下面结合附图对上述各个步骤进行详细的介绍。
首先，参考图1及图2，将介质层20压合在第一载片11上。其中介质层20具有相对的第一表面和第二表面，在将介质层20压合到第一载片11上时，可以定义与第一载片11贴合的表面为介质层20的第一表面，介质层20上与第一表面相对的表面为介质层20的第二表面。在选择介质层20的材料时，介质层20的材料可以为干膜光刻胶、玻璃或硅，便于采用半导体加工工艺在介质层20上刻蚀出芯片容纳槽21和通孔图案，提高扇出工艺中重布线层的连接密度，提高互连密度。应当理解的是，介质层20的材料并不限于上述示出的材料，除此之外，还可以采用其他的材料。在实际应用时，介质层20的材料可以根据封装需求选择相应材料，所选择的介质层20的材料尽量能够降低热膨胀系数失配度，以提高扇出芯片封装结构的可靠性。
其中的第一载片11为临时载片，后续形成塑封层70和在塑封层70上贴合第二载片12之后，第二载片12能够对刚形成的塑封层70和中介层进行支撑，此时，能够去除第一载片11，刚形成的塑封层70和中介层在第二载片12的支撑作用下，也不会发生较大的形变。在将介质层20压合在第一载片11上时，可以采用多种方式实现。例如，可以采用键合的方式，将介质层20键合连接在第一载片11上。当然，除了采用键合连接的方式之外，还可以采用其他的方式将介质层20压合在第一载片11上。
接下来，参考图1及图2，在介质层20中刻蚀出芯片容纳槽21和通孔图案。其中，芯片容纳槽21用于容纳硅桥芯片30，芯片容纳槽21贯穿介质层20的第一表面和第二表面。通孔图案中包含有多个通孔22，多个通孔22中的每个通孔22同样均贯穿介质层20的第一表面和第二表面。
在介质层20中刻蚀出芯片容纳槽21和通孔图案时，可以采用光刻刻蚀工艺，在介质层20中刻蚀出芯片容纳槽21和通孔图案，提高形成的芯片容纳槽21和通孔图案的精度。应当理解的是，在介质层20中刻蚀出芯片容纳槽21和通孔图案的方式并不限于上述采用光刻刻蚀的方式，除此之外，还可以采用其他的半导体加工工艺，例如，还可以采用湿法刻蚀或干法刻蚀等半导体加工工艺。通过采用半导体加工工艺在介质层20中形成芯片容纳槽21和通孔图案，不仅降低形成芯片容纳槽21和通孔22的难度，而且能够提高芯片容纳槽21和通孔22的精度。
接下来，参考图1及图3，将硅桥芯片30贴合在芯片容纳槽21内，并在每个通孔22中形成导电柱40。在实际加工过程中，通过半导体加工工艺在中介层中形成芯片容纳槽21的方式，能够使芯片容纳槽21的尺寸尽量与硅桥芯片30的尺寸贴合。需要保证芯片容纳槽21的尺寸大于硅桥芯片30的尺寸，从而使硅桥芯片30能够放置到芯片容纳槽21中。在将硅桥芯片30放置到芯片容纳槽21内时，芯片容纳槽21的槽壁和硅桥芯片30之间可能存在缝隙，针对该缝隙可以在后续加工第一重布线层51过程中，先沉积介质材料，填满芯片容纳槽21与硅桥芯片30之间的缝隙。中介层的厚度可以与硅桥芯片30的厚度基本相同，至于中介层与硅桥芯片30之间存在的较小高度差，同样可以在后续加工第一重布线层51过程中，先沉积介质材料，之后对沉积的介质材料进行平坦化处理，再具体生长第一重布线层51中的走线和过孔。
具体在每个通孔22中形成导电柱40时，可以在每个通孔22中填充金属导电材料，以在每个通孔22中形成导电柱40。可以使填充的金属导电材料填满每个通孔22，并部分金属导电材料外溢，保证形成在通孔22内的导电柱40的质量。在去除外溢的部分金属导电材料时，可以采用诸如但不小于化学机械研磨等方式去除。所填充的金属导电材料可以为铜、银、铝等导电材料。
接下来，参考图1、图3及图4，在介质层20的第二表面上生长第一重布线层51，并在第一重布线层51上生长至少两个接口图案。如前所述，在介质层20的第二表面上生长第一重布线层51之前，可以先在介质层20的第二表面上沉积介质材料，填满芯片容纳槽21与硅桥芯片30之间的缝隙，同时也补平中介层与硅桥芯片30之间存在的较小高度差，之后对沉积的介质材料进行平坦化处理，再具体生长第一重布线层51中的走线和过孔。具体生长第一重布线层51时，可以采用半导体加工工艺中的沉积、刻蚀、平坦化处理、填充等工艺，完成第一重布线层51中走线和过孔的加工。在确定第一重布线层51上生长的接口图案的个数时，接口图案的个数与待封装芯片的个数相等。例如，如图4所示，待封装的芯片为两个芯片，分别为第一芯片31和第二芯片32，此时，需要在第一重布线层51上生长的接口图案的个数同样为两个。
如图4所示，每个接口图案中包含有多个接口60，用于与该接口图案对应的芯片上的输入输出接口对接。每个接口图案中包含的多个接口60的数量和排列方式，与外接口图案所对应的芯片上的输入输出接口有关。所生长的第一重布线层51需要具体如下功能，硅桥芯片30可以通过第一重布线层51中的走线和过孔，与至少两个接口图案中的每个接口图案电连接。导电柱40可以通过第一重布线层51中的走线和过孔，与至少两个接口图案中的每个接口图案电连接。需要解释的是，硅桥芯片30上的微凸块只需与每个接口图案中的部分接口60电连接即可，而无需与每个接口图案中的所有接口60电连接。而每个接口图案中的部分接口60还需要通过第一重布线层51中的走线和过孔，与对应的导电柱40电连接。通过设置第一重布线层51和接口图案的方式，能够使硅桥芯片30、接口图案和导电柱40均通过第一重布线层51内的过孔和走线实现互连，从而便于采用半导体加工工艺制备第一重布线层51，提高扇出工艺中重布线层的连接密度，提高互连密度。且通过在中介层表面形成第一重布线层51和接口图案，能够使每个接口图案中的接口60均为相同形状，对芯片的微凸块阵列兼容性高，降低芯片设计难度。
接下来，参考图1及图4，将至少两个芯片分别对应倒装焊接在至少两个接口图案上。在确定待封装的至少两个芯片时，至少两个芯片中的每个芯片具体可以为逻辑芯片或高带宽内存芯片，当然，还可以为其他的功能芯片。每个芯片通过采用倒装焊接的方式，焊接在对应的接口图案上。由于接口图案中的接口60均为相同的形状，从而待封装的每个芯片上与硅桥芯片30连接的接口60，可以设置成与导电柱40连接的接口60形状相同，从而将待封装的芯片上的接口60设置为同一尺寸的接口60即可，在将待封装的芯片倒装焊接在对应的接口图案上时，不会出现不同尺寸焊点对于焊接温度的需求差异较大的情况，降低回流焊工艺温度曲线难度，从而降低倒装芯片工艺贴装难度。同时，每个接口图案中的接口60能够根据待封装的芯片上的输入输出接口进行排列，排列的方式可以均匀排列，如图4所示，从而能够使后续塑封工艺中，使形成的底填胶71能够填满接口图案与芯片之间的间隙，降低底填胶工艺难度。上述待封装的至少两个芯片通过嵌入到介质层20中的硅桥芯片30、第一重布线层51、和接口图案中的接口60，实现不同芯片之间的互连。与中介层方案相比，本申请提供的封装方案的介质层20的面积更微小、更灵活、更经济。而且能够使介质层20的厚度较薄，利于芯片的集成化。
接下来，参考图1及图4，塑封至少两个芯片，以在第一重布线层51上形成塑封层70。塑封的材料可以选择诸如但不限于环氧树脂等流动性和绝缘性均较好的材料，从而使填充在芯片与接口图案之间的缝隙内的底填胶71能够填满缝隙，提高塑封效果。
如图4所示，在塑封至少两个芯片，以在第一重布线层51的上方形成塑封层70之后，还可以研磨塑封层70，使至少两个芯片中每个芯片的表面露出，便于后续在每个芯片的背面设置散热片。
接下来，参考图1及图5，在塑封层70上贴合第二载片12，并去除第一载片11。第二载片12同样为临时载片，由于塑封层70刚塑封完成时的刚度较差，而为了在形成塑封层70之后，即刻进行后续的封装工艺，可以在塑封层70上贴合第二载片12，增加刚性，从而能够去除第一载片11，并在中介层的第一表面上进行后续加工。具体在塑封层70上贴合第二载片12时，可以采用诸如但不限于键合连接的方式，还可以利用塑封层70本身固有的粘性，将第二载片12贴合在塑封层70上。具体去除第一载片11的方式与将介质层20贴合在第一载片11上的方式有关，例如，在采用键合方式将介质层20键合在第一载片11上时，可以采用解键合的方式将第一载片11从介质层20上去除。去除第一载片11后，介质层20和塑封层70在第二载片12的支撑作用下，也不会发生较大的形变。
接下来，参考图1、图5及图6，在介质层20的第一表面生长第二重布线层52，并在第二重布线层52上生长导电凸块图案后，去除第二载片12。具体生长第二重布线层52的方式，同样可以采用半导体加工工艺中的沉积、刻蚀、平坦化处理、填充等工艺，完成第二重布线层52中走线和过孔的加工。在导电凸块图案中包含与多个导电凸块80，每个导电凸块80的形状可以为如图5及图6所示出的焊球状，还可以为其他的形状，例如还可以为焊盘状、针脚状等。
在实现导电凸块图案与介质层20中的导电柱40之间的电连接时，参考图5及图6，导电凸块图案可以通过第二重布线层52中的走线和过孔，与导电柱40电连接，使导电凸块图案通过第二重布线层52与导电柱40互连，从而能够对形成导电凸块80的位置进行重新排列，使导电凸块80的位置具有更灵活的设置方式。在排列导电凸块图案中的多个导电凸块80时，可以使多个导电凸块80呈阵列排列，便于后续将扇出芯片封装结构焊接在封装基板上之后，对导电凸块80与封装基板之间的间隙进行填胶，从而提高底填胶工艺良率。当然，除了上述的排列方式之外，还可以采用其他的方式。
在上述示出的各种实施方式中，通过先在第一载片11上贴合介质层20，在介质层20中刻蚀出芯片容纳槽21和通孔图案，将硅桥芯片30贴合在芯片容纳槽21内，并在每个通孔22中形成导电柱40；之后，在介质层20的第二表面上生长第一重布线层51，并在第一重布线层51上生长接口图案，将芯片倒装焊接在接口图案上，再形成塑封层70；之后在塑封层70上贴合第二载片12，并去除第一载片11，在介质层20的的第一表面生长第二重布线层52，并在第二重布线层52上生长导电凸块图案后，去除第二载片12，使制备出的扇出式芯片封装结构中的中介层的厚度较薄，利于芯片的集成化。相比将硅桥芯片30形成在封装基板内的方式，本申请将硅桥芯片30形成在介质层20中，在对介质层20进行刻蚀时，可以采用诸如但不限于光刻刻蚀、湿法刻蚀或干法刻蚀等半导体加工工艺，不仅降低形成芯片容纳槽21和通孔22的难度，而且能够提高加工精度。例如，能够提高芯片容纳槽21和通孔22的精度，还能够提高加工重布线层过程中的对位精度，便于采用半导体加工工艺形成重布线层，将重布线层的线宽缩小到2um，提高扇出工艺中重布线层的连接密度，提高互连密度。而且，硅桥芯片30对称的贯穿了介质层20的上下表面，能够避免应力分布不均匀问题，提高扇出芯片封装结构的可靠性。在实际应用时，介质层20的材料可以根据封装需求选择相应材料，降低热膨胀系数失配度，进一步提高扇出芯片封装结构的可靠性。还通过分别在介质层20的上下表面分别集成第一重布线层51和第二重布线层52，能够根据设计替代部分封装基板端的互连功能。通过在中介层表面形成第一重布线层51和接口图案，能够使每个接口图案中的接口60均为相同形状，对芯片的微凸块阵列兼容性高，降低芯片设计难度。
另外，本发明实施例还提供了一种扇出式芯片封装结构，参考图6，该扇出式芯片封装结构包括：介质层20、第一重布线层51、第二重布线层52、塑封层70和至少两个芯片。其中，介质层20具有相对的第一表面和第二表面，介质层20中嵌设有硅桥芯片30和导电柱40，硅桥芯片30和每个导电柱40均贯穿介质层20的第一表面和第二表面。第一重布线层51生长在介质层20的第一表面上，且第一重布线层51上生长有至少两个接口图案。至少两个芯片与至少两个接口图案一一对应，每个芯片倒装焊接在对应的接口图案上。塑封层70塑封至少两个芯片并形成在第一重布线层51上。第二重布线层52生长在介质层20的第二表面上，且第二重布线层52上生长有导电凸块图案。
如图2～图6所示，通过先在第一载片11上贴合介质层20，在介质层20中刻蚀出芯片容纳槽21和通孔图案，将硅桥芯片30贴合在芯片容纳槽21内，并在每个通孔22中形成导电柱40；之后，在介质层20的第二表面上生长第一重布线层51，并在第一重布线层51上生长接口图案，将芯片倒装焊接在接口图案上，再形成塑封层70；之后在塑封层70上贴合第二载片12，并去除第一载片11，在介质层20的的第一表面生长第二重布线层52，并在第二重布线层52上生长导电凸块图案后，去除第二载片12，使制备出的扇出式芯片封装结构中的中介层的厚度较薄，利于芯片的集成化。相比将硅桥芯片30形成在封装基板内的方式，本申请将硅桥芯片30形成在介质层20中，在对介质层20进行刻蚀时，可以采用诸如但不限于光刻刻蚀、湿法刻蚀或干法刻蚀等半导体加工工艺，不仅降低形成芯片容纳槽21和通孔22的难度，而且能够提高加工精度。例如，能够提高芯片容纳槽21和通孔22的精度，还能够提高加工重布线层过程中的对位精度，便于采用半导体加工工艺形成重布线层，将重布线层的线宽缩小到2um，提高扇出工艺中重布线层的连接密度，提高互连密度。而且，硅桥芯片30对称的贯穿了介质层20的上下表面，能够避免应力分布不均匀问题，提高扇出芯片封装结构的可靠性。在实际应用时，介质层20的材料可以根据封装需求选择相应材料，降低热膨胀系数失配度，进一步提高扇出芯片封装结构的可靠性。还通过分别在介质层20的上下表面分别集成第一重布线层51和第二重布线层52，能够根据设计替代部分封装基板端的互连功能。通过在中介层表面形成第一重布线层51和接口图案，能够使每个接口图案中的接口60均为相同形状，对芯片的微凸块阵列兼容性高，降低芯片设计难度。
其中，上述的介质层20的材料可以为干膜光刻胶、玻璃或硅，便于采用半导体加工工艺在介质层20上刻蚀出芯片容纳槽21和通孔图案，提高扇出工艺中重布线层的连接密度，提高互连密度。
上述的硅桥芯片30可以通过第一重布线层51中的走线和过孔，与至少两个接口图案中的每个接口图案电连接；导电柱40可以通过第一重布线层51中的走线和过孔，与至少两个接口图案中的每个接口图案电连接。使硅桥芯片30、接口图案和导电柱40均通过第一重布线层51内的过孔和走线实现互连，从而便于采用半导体加工工艺制备第一重布线层51，提高扇出工艺中重布线层的连接密度，提高互连密度。
此外，上述导电凸块图案可以通过第二重布线层52中的走线和过孔，与导电柱40电连接，使导电凸块图案通过第二重布线层52与导电柱40互连，从而能够对形成导电凸块80的位置进行重新排列，使导电凸块80的位置具有更灵活的设置方式。导电凸块图案中可以包含有多个导电凸块80，且多个导电凸块80能够呈阵列排列，便于后续将扇出芯片封装结构焊接在封装基板上之后，对导电凸块80与封装基板之间的间隙进行填胶，从而提高底填胶71工艺良率。
在确定上述至少两个芯片时，至少两个芯片中的每个芯片可以为逻辑芯片或高带宽内存芯片。而且，还可以使至少两个芯片中每个芯片的表面均露出塑封层70，便于后续在每个芯片的背面设置散热片。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (12)

1.一种扇出式芯片封装方法，其特征在于，包括：
将介质层的第一表面压合在第一载片上，其中，所述介质层还具有与所述第一表面相对的第二表面；
在所述介质层中刻蚀出芯片容纳槽和通孔图案，其中，所述通孔图案中包含有多个通孔，所述芯片容纳槽和每个通孔均贯穿所述介质层的第一表面和第二表面；
将硅桥芯片贴合在所述芯片容纳槽内，并在每个通孔中形成导电柱；
在所述介质层的第二表面上生长第一重布线层，并在所述第一重布线层上生长至少两个接口图案；
将至少两个芯片分别对应倒装焊接在所述至少两个接口图案上；
塑封所述至少两个芯片，以在所述第一重布线层上形成塑封层；
在所述塑封层上贴合第二载片，并去除所述第一载片；
在所述介质层的第一表面生长第二重布线层，并在所述第二重布线层上生长导电凸块图案后，去除所述第二载片。
2.如权利要求1所述的扇出式芯片封装方法，其特征在于，所述硅桥芯片通过所述第一重布线层中的走线和过孔，与所述至少两个接口图案中的每个接口图案电连接；
所述导电柱通过所述第一重布线层中的走线和过孔，与所述至少两个接口图案中的每个接口图案电连接。
3.如权利要求1所述的扇出式芯片封装方法，其特征在于，所述介质层的材料为干膜光刻胶、玻璃或硅。
4.如权利要求1所述的扇出式芯片封装方法，其特征在于，所述在所述介质层中刻蚀出芯片容纳槽和通孔图案包括：
采用光刻刻蚀工艺，在所述介质层中刻蚀出所述芯片容纳槽和通孔图案。
5.如权利要求1所述的扇出式芯片封装方法，其特征在于，所述导电凸块图案通过所述第二重布线层中的走线和过孔，与所述导电柱电连接。
6.如权利要求1所述的扇出式芯片封装方法，其特征在于，所述导电凸块图案中包含有多个导电凸块，且所述多个导电凸块呈阵列排列。
7.如权利要求1所述的扇出式芯片封装方法，其特征在于，在塑封所述至少两个芯片，以在所述第一重布线层的上方形成塑封层之后，所述扇出式芯片封装方法还包括：
研磨所述塑封层，使所述至少两个芯片中每个芯片的表面露出。
8.一种扇出式芯片封装结构，其特征在于，包括：
具有相对的第一表面和第二表面的介质层，其中，所述介质层中嵌设有硅桥芯片和导电柱，所述硅桥芯片和每个导电柱均贯穿所述介质层的第一表面和第二表面；
生长在所述介质层的第一表面上的第一重布线层，所述第一重布线层上生长有至少两个接口图案；
与所述至少两个接口图案一一对应的至少两个芯片，每个芯片倒装焊接在对应的接口图案上；
塑封所述至少两个芯片并形成在所述第一重布线层上的塑封层；
生长在所述介质层的第二表面上的第二重布线层，所述第二重布线层上生长有导电凸块图案。
9.如权利要求8所述的扇出式芯片封装结构，其特征在于，所述介质层的材料为干膜光刻胶、玻璃或硅。
10.如权利要求8所述的扇出式芯片封装结构，其特征在于，所述硅桥芯片通过所述第一重布线层中的走线和过孔，与所述至少两个接口图案中的每个接口图案电连接；
所述导电柱通过所述第一重布线层中的走线和过孔，与所述至少两个接口图案中的每个接口图案电连接。
11.如权利要求8所述的扇出式芯片封装结构，其特征在于，所述导电凸块图案通过所述第二重布线层中的走线和过孔，与所述导电柱电连接。
12.如权利要求8所述的扇出式芯片封装结构，其特征在于，所述导电凸块图案中包含有多个导电凸块，且所述多个导电凸块呈阵列排列。
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