KR20140083584A - 실리콘 인터포저의 제조방법 - Google Patents

실리콘 인터포저의 제조방법 Download PDF

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KR20140083584A
KR20140083584A KR1020120153502A KR20120153502A KR20140083584A KR 20140083584 A KR20140083584 A KR 20140083584A KR 1020120153502 A KR1020120153502 A KR 1020120153502A KR 20120153502 A KR20120153502 A KR 20120153502A KR 20140083584 A KR20140083584 A KR 20140083584A
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Abstract

본 발명에 따른 실리콘 인터포저 제조방법은, 실리콘 기판에 TSV(Through Silicon Via)를 형성하는 단계와; 상기 TSV가 형성된 실리콘 기판의 상면 및 하면 상에 마스크층을 도포하여 재배선 패턴으로 식각하는 단계와; 상기 재배선 패턴이 형성된 실리콘 기판에 산화막 및 씨드층을 형성하는 단계; 및 상기 결과물의 실리콘 기판의 TSV 및 재배선 패턴에 금속 물질의 포스트를 형성하는 단계를 포함하는 점에 그 특징이 있다.
본 발명에 따르면, 실리콘 인터포저 기판상에 재배선패턴을 형성하여 비어홀의 관통 전극과 동시에 금속 물질을 충진함으로써 전극과 재배선간의 결합력을 높여 접촉 신뢰도를 향상시킬 수 있다.

Description

실리콘 인터포저의 제조방법{Method for silicon interposer}
본 발명은 실리콘 인터포저의 제조방법에 관한 것으로, 특히 실리콘 인터포저 기판상에 재배선패턴을 형성하여 비어홀의 관통 전극과 동시에 금속 물질을 충진함으로써 전극과 재배선간의 결합력을 높일 수 있는 실리콘 인터포저 제조방법에 관한 것이다.
최근, 전자기기의 소형화 및 슬림화의 요구뿐만 아니라 다양한 부가 기능의 요구도 함께 증가함에 따라 고밀도 집적기술은 필요불가결하다. 이에 따라 과거에는 표면실장(SMD) 하여 인쇄회로기판(PCB) 상에 실장하였던 부품들을 인쇄회로기판 내부에 내장하여 더욱 많은 부품을 집적하는 기술이 출현하게 되었다.
그 중 대표적인 것이 집적회로 칩을 웨이퍼 레벨 패키지(wafer level package; WLP)를 통해 재배선하여 인쇄회로기판에 내장하는 기술이다. 집적회로 패키지 내장 인쇄회로기판은 이러한 소형화 및 다기능성의 장점과 더불어 고기능화라는 측면도 어느 정도 포함하고 있는데 이는 100MHz이상의 고주파에서 배선거리를 최소화할 수 있을 뿐만 아니라, 경우에 따라서는 연성회로기판(FC, flexible circuit board)이나 BGA(ball grid array)에서 사용되는 와이어 본딩(wird bonding) 또는 솔더 볼(Solder ball)을 이용한 부품의 연결에서 오는 신뢰성의 문제를 개선할 수 있는 방편을 제공하기 때문이다.
일반적으로, 웨이퍼 레벨 패키지는 집적회로 칩 내부의 집적회로가 노출된 입출력 패드와 재배선을 통해 폴리머의 개구에 형성된 솔더 볼에 연결되는 구조이며, 이러한 구조가 웨이퍼 상태에서 일괄적으로 만들어진다.
이러한, 상기 종래 기술에서는 재배선과 접촉되는 비어홀의 관통 전극은 충진 후의 구리의 산화로 인하여 재배선과의 결합력이 떨어지는 문제점이 발생된다.
본 발명이 해결하고자 하는 기술적 과제는 실리콘 인터포저 기판상에 재배선패턴을 형성하여 비어홀의 관통 전극과 동시에 금속 물질을 충진함으로써 전극과 재배선간의 결합력을 높여 접촉 신뢰도를 향상시킬 수 있는 실리콘 인터포저 제조방법을 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명에 따른 실리콘 인터포저 제조방법은, 실리콘 기판에 TSV(Through Silicon Via)를 형성하는 단계와; 상기 TSV가 형성된 실리콘 기판의 상면 및 하면 상에 마스크층을 도포하여 재배선 패턴으로 식각하는 단계와; 상기 재배선 패턴이 형성된 실리콘 기판에 산화막 및 씨드층을 형성하는 단계; 및 상기 결과물의 실리콘 기판의 TSV 및 재배선 패턴에 금속 물질의 포스트를 형성하는 단계를 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 재배선 패턴을 식각하는 단계에서 상기 실리콘 기판의 TSV 상면 및 하면에 제1, 제2 도전성 패드의 패턴을 동시에 형성하는 점에 그 특징이 있다.
여기서, 특히 상기 금속 물질의 포스트를 형성하는 단계에서 상기 TSV에 채워지는 금속 물질을 통해 실리콘 기판의 양면을 전기적으로 연결하는 관통 전극을 형성하는 점에 그 특징이 있다.
여기서, 특히 상기 금속 물질의 포스트는 구리(Cu)를 이용하는 점에 그 특징이 있다.
또한, 본 발명에 따른 실리콘 인터포저 제조방법은, 실리콘 기판에 TSV(Through Silicon Via)를 형성하는 단계와; 상기 TSV가 형성된 실리콘 기판에 산화막 및 씨드층을 형성하는 단계와; 상기 실리콘 기판의 상면 및 하면 상에 마스크층을 도포하여 재배선 패턴을 형성하는 단계; 및 상기 형성된 TSV 및 재배선 패턴에 금속 포스트를 형성하는 단계를 포함하는 점에 그 특징이 있다.
여기서, 특히 상기 재배선 패턴을 형성하는 단계에서 상기 실리콘 기판의 상면 및 하면 상에 제1, 제2 도전성 패드의 패턴을 동시에 형성하는 점에 그 특징이 있다.
여기서, 특히 상기 금속 물질의 포스트를 형성하는 단계에서 상기 TSV 통해 실리콘 기판의 양면을 전기적으로 연결하는 관통 전극을 형성하는 점에 그 특징이 있다.
여기서, 특히 상기 금속 물질의 포스트는 구리(Cu)를 이용하는 점에 그 특징이 있다.
본 발명에 따르면, 실리콘 인터포저 기판상에 재배선패턴을 형성하여 비어홀의 관통 전극과 동시에 금속 물질을 충진함으로써 전극과 재배선간의 결합력을 높여 접촉 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 실리콘 인터포저의 구조를 개략적으로 도시한 도면.
도 2a 내지 도 2e는 본 발명의 제 2 실시 예에 따른 실리콘 인터포저 제조방법에 대한 순서도.
도 3a는 본 발명에 따른 실리콘 기판의 재배선 패턴으로 식각된 것을 개략적으로 도시한 평면도.
도 3b는 본 발명의 실리콘 기판에 형성된 재배선 패턴에 구리 포스트가 충진되는 것을 개략적으로 도시한 도면.
도 4는 본 발명의 제 2 실시 예에 따른 실리콘 인터포저의 구조를 개략적으로 도시한 도면.
도 5a 내지 도 5e는 본 발명의 제 2 실시 예에 실리콘 인터포저의 제조방법에 대한 순서도.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하 본 발명의 일 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 제 1 실시 예에 따른 실리콘 인터포저의 구조를 개략적으로 도시한 도면이다. 도 1에 도시된 바와 같이, TSV(111)가 형성된 실리콘 기판(110)과, 상기 실리콘 기판(110)의 상면 및 하면에 식각되어 형성된 제1, 제2 도전성 패드 패턴 및 재배선 패턴과, 상기 결과물에 형성된 산화막(120) 및 씨드층(130)과, 상기 형성된 TSV(111), 제1, 제2 도전성 패드 패턴 및 재배선 패턴(140b)에 충진된 구리 포스트(140)를 포함하여 구성된다.
또한, 도 2a 내지 도 2e는 본 발명의 제 2 실시 예에 따른 실리콘 인터포저 제조방법에 대한 순서도이다. 먼저 도 2a에 도시된 바와 같이, 실리콘 인터포저의 제조방법은 실리콘 기판을 준비하는 단계가 수행된다.
먼저 실리콘 인터포저를 제작하는데 사용되는 실리콘 기판(110)은 초점심도의 고정폭을 넓혀 선폭 관리를 개선할 수 있도록 표면 정도(평탄도)가 우수한 것을 사용하는 것이 바람직하다.
보다 구체적으로, 실리콘 기판(110)의 표면을 CMP(Chemical Mechanical Polishing)하여 평탄화하고, 실리콘 기판(110)의 표면을 연마하는 방법은 다양하나, 초정밀 경면 가공이 가능한 CMP를 이용하여 실리콘 기판(110)을 연마하는 방법을 예시한다. CMP는 반응성을 가진 연마액의 화학적 작용과 나노미터 크기로 이루어진 연마입자의 기계적 작용의 상승효과를 이용하여 실리콘 기판(110)의 표면을 원자수준의 표면 거칠기로 가공할 수 있다. 따라서 실리콘 기판(110)의 초정밀 경면 가공이 가능하다.
그리고, 도 2b에 도시된 바와 같이, 상기 실리콘 기판(110)에 TSV(Through Silicon Via)(111)를 형성하는 단계가 수행된다. 즉, 상기 표면이 연마된 실리콘 기판(110)에 TSV(111)를 형성하기 위해 상기 실리콘 기판(110)의 상면에 마스크층(120)을 형성하여 실리콘 기판(110)에 TSV(111)가 형성되도록 에칭하게 된다.
여기서, 상기 TSV(111)를 형성하기 위하여 실리콘 기판(110)에 소정의 패턴을 갖는 마스크층(120)을 형성하고, TSV(111)가 형성되도록 에칭한 후 마스크층을 제거한다. 이때, 상기 실리콘 기판(110)에 TSV(111)를 형성하기 위한 에칭에는 플라즈마에칭, 스퍼터에칭, 반응성 이온 에칭 중 어느 하나가 사용될 수 있다. 참고로, 플라즈마에칭은 플라즈마가 채워진 공간에 실리콘 기판(110)을 담가 마스크층의 패턴에 TSV(111)를 형성하는 방식이고, 스퍼터 에칭은 아르곤 등의 가스를 마스크층(111)의 패턴을 통해 노출된 실리콘 기판(110)에 충돌시켜 불필요한 부분을 깎아내는 방식이다. 또한, 반응이온에칭은 식각가스를 플라즈마 상태로 만든 후 상,하부 전극을 이용하여 플라즈마 상태의 가스를 패턴을 통해 노출된 실리콘 기판(110)에 충돌시켜 불필요한 부분을 깎아내는 방식이다.
그리고, 도 2c에 도시된 바와 같이, 상기 TSV가 형성된 실리콘 기판의 상면 및 하면 상에 마스크층을 도포하여 재배선 패턴으로 식각하는 단계가 수행된다.
보다 상세하게는, 상기 실리콘 기판(110)의 상면과 하면에 마스크층(160)을 형성하고, 재배선을 형성하기 위한 패턴으로 식각하게 된다.
도 3a는 본 발명에 따른 실리콘 기판의 재배선 패턴으로 식각된 것을 개략적으로 도시한 평면도이다. 도 3a에 도시된 바와 같이, 실리콘 기판의 상부면 및 하부면에는 재배선을 위한 패턴이 소정 깊이로 식각되어 형성되는 것을 보여주고 있다. 이때, 상기 TSV 가 형성된 영역에도 제1 도전성 패드, 제 2 도전성 패드가 형성되도록 소정 깊이로 동시에 패턴을 형성하게 된다. 여기서, 식각 공정은 상기 다양한 에칭 방법이 적용될 수 있으며, 식각 공정 후 마스크를 제거하게 된다.
이어서, 도 2d에 도시된 바와 같이, 상기 재배선 패턴이 형성된 실리콘 기판(110)의 표면에 산화막(120)과 씨드층(130)을 형성하는 단계가 수행된다.
우선, 상기 산화막(120)은 실리콘 기판(110)을 800℃ 이상의 고온 산화분위기 속에서 처리하여 실리콘 기판(110)의 표면에 실리콘 자체의 산화막(SiO2)이 형성되도록 한다. 그리고, 상기 실리콘 기판(110)의 표면에 산화막(120)을 형성하기 위한 장비로는 확산로 또는 RTP(Rapid Thermal Process) 장비가 사용될 수 있다. 특히, RTP 장비의 경우 단시간에 높은 온도로 실리콘 기판(110)을 열처리할 수 있으며 오염물질이 부착될 우려가 없어 매우 효율적이다.
그리고, 상기 실리콘 기판(110)에 산화막(120)이 형성되면 씨드층(130)을 형성한다. 여기서, 씨드층(130)은 상기 실리콘 기판(110)의 TSV(111)에 보이드가 없는 구리 포스트(140)를 형성하기 위한 공정으로 구리를 씨드층으로 이용한다. 이러한 씨드층(130)은 스퍼터링에 의해 제작되며, 그 두께는 0.2 내지 0.3 ㎛ 범위인 것이 바람직하다. 이때, 씨드층(130)을 형성하기 위해 스퍼터링을 사용하는 것으로 예시하고 있으나 이외에 전기화학증착 방법이 사용될 수 있다.
그 다음, 도 2e에 도시된 바와 같이, 상기 결과물의 실리콘 기판의 TSV 및 재배선 패턴에 금속 물질의 구리 포스트를 형성하는 단계가 수행된다.
보다 구체적으로, 상기 실리콘 기판(110)에 산화막(120) 및 구리 씨드층(130)이 형성되면 TSV(111)에 구리 포스트(140)가 충진되도록 상기 실리콘 기판의 상면 및 하면에 마스크층을 형성하여 수행한다. 이때, 구리 포스트는 실리콘 기판(110) 면의 높이와 동일하도록 소정의 두께로 형성된다. 여기서, 상기 구리 포스트(140)는 구리 씨드층(130)과 동일한 금속, 즉 구리를 이용한 전해도금법에 의해 형성된다.
도 3b는 본 발명의 실리콘 기판에 형성된 재배선 패턴에 구리 포스트가 충진되는 것을 개략적으로 도시한 도면이다. 도 3b에 도시된 바와 같이, 재배선 패턴, 제1, 제2 도전성 패턴 및 상기 TSV에 구리 포스트를 충진하여 상기 실리콘 기판의 양면을 전기적으로 연결하는 관통 전극이 형성되고, 상기 관통 전극과 재배선을 연결하는 제1, 제 2 도전성 패드도 형성하게 된다.
따라서, 상기 재배선 패턴(140b)과 상기 TSV의 관통 전극(140a) 및 제1, 제 2 도전성 패드가 한 번에 형성됨으로써 이들 간의 결합력을 높여 접촉을 신뢰도를 향상시킬 수 있다.
또한, 도 4는 본 발명의 제 2 실시 예에 따른 실리콘 인터포저의 구조를 개략적으로 도시한 도면이다. 도 4에 도시된 바와 같이, TSV(411)가 형성된 실리콘 기판(410)과, 상기 실리콘 기판(410)의 결과물상에 형성된 산화막(420) 및 씨드층(430)과, 상기 실리콘 기판(410)의 상면 및 하면에 마스크층(450)을 제1, 제2 도전성 패드 패턴 및 재배선 패턴으로 형성하고 패턴에 충진된 구리 포스트(440)를 포함하여 구성된다.
도 5a 내지 도 5e는 본 발명의 제 2 실시 예에 실리콘 인터포저의 제조방법에 대한 순서도이다. 도 5a에 도시된 바와 같이, 먼저 실리콘 기판에 TSV(Through Silicon Via)를 형성하는 단계가 수행된다. 즉, 표면이 연마된 실리콘 기판(410)에 TSV(411)를 형성하기 위해 상기 실리콘 기판(410)의 상면에 마스크층을 형성하여 실리콘 기판(410)에 TSV(411)가 형성되도록 에칭하게 된다.
그 다음, 도 5b에 도시된 바와 같이, 상기 TSV(411)가 형성된 실리콘 기판(410)에 산화막(420) 및 씨드층(430)을 형성하는 단계가 수행된다.
보다 구체적으로, 상기 산화막(420)은 실리콘 기판(410)을 800℃ 이상의 고온 산화분위기 속에서 처리하여 실리콘 기판(410)의 표면에 실리콘 자체의 산화막(SiO2)이 형성되도록 한다. 그리고, 상기 실리콘 기판(410)의 표면에 산화막(420)을 형성하기 위한 장비로는 확산로 또는 RTP(Rapid Thermal Process) 장비가 사용될 수 있다. 특히, RTP 장비의 경우 단시간에 높은 온도로 실리콘 기판(110)을 열처리할 수 있으며 오염물질이 부착될 우려가 없어 매우 효율적이다.
그리고, 상기 실리콘 기판(410)에 산화막(420)이 형성되면 씨드층(430)을 형성한다. 여기서, 씨드층(430)은 상기 실리콘 기판(410)의 TSV(411)에 보이드가 없는 구리 포스트(440)를 형성하기 위한 공정으로 구리를 씨드층으로 이용한다. 이러한 씨드층(430)은 스퍼터링에 의해 제작되며, 그 두께는 0.2 내지 0.3 ㎛ 범위인 것이 바람직하다. 이때, 씨드층(430)을 형성하기 위해 스퍼터링을 사용하는 것으로 예시하고 있으나 이외에 전기화학증착 방법이 사용될 수 있다.
그 다음으로, 도 5c에 도시된 바와 같이, 상기 실리콘 기판의 상면 및 하면 상에 마스크층(450)을 도포하여 재배선 패턴을 형성하는 단계가 수행된다. 여기서, 상기 실리콘 기판(410)의 상면 및 하면 상에 제1, 제2 도전성 패드의 패턴을 동시에 형성하는 것이 바람직하다.
이어서, 도 5d에 도시된 바와 같이, 상기 마스크층(450)이 형성된 실리콘 기판(410)의 TSV(411) 및 재배선 패턴(440b)에 금속 포스트(440)를 형성하는 단계가 수행된다. 여기서, 상기 TSV(411) 통해 실리콘 기판(410)의 양면을 전기적으로 연결하는 관통 전극(440a)을 형성하게 된다. 이때, 상기 관통 전극과 동시에 형성된 제 1, 제 2 도전성 패드 및 재배선 패턴은 서로 간의 접촉을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.
<도면의 주요부분에 대한 부호의 설명>
110, 410 --- 실리콘 기판 111, 411 --- TSV
120, 420 --- 산화막 130, 430 --- 씨드층
140, 440 --- 구리 포스트

Claims (8)

  1. 실리콘 기판에 TSV(Through Silicon Via)를 형성하는 단계와;
    상기 TSV가 형성된 실리콘 기판의 상면 및 하면 상에 마스크층을 도포하여 재배선 패턴으로 식각하는 단계와;
    상기 재배선 패턴이 형성된 실리콘 기판에 산화막 및 씨드층을 형성하는 단계; 및
    상기 결과물의 실리콘 기판의 TSV 및 재배선 패턴에 금속 물질의 포스트를 형성하는 단계를 포함하는 실리콘 인터포저 제조방법.
  2. 제 1항에 있어서,
    상기 재배선 패턴을 식각하는 단계에서 상기 실리콘 기판의 TSV 상면 및 하면에 제1, 제2 도전성 패드의 패턴을 동시에 형성하는 것을 특징으로 하는 실리콘 인터포저 제조방법.
  3. 제 1항에 있어서,
    상기 금속 물질의 포스트를 형성하는 단계에서 상기 TSV에 채워지는 금속 물질을 통해 실리콘 기판의 양면을 전기적으로 연결하는 관통 전극을 형성하는 것을 특징으로 하는 실리콘 인터포저 제조방법.
  4. 제 1항에 있어서,
    상기 금속 물질의 포스트는 구리(Cu)를 이용하는 것을 특징으로 하는 실리콘 인터포저 제조방법.
  5. 실리콘 기판에 TSV(Through Silicon Via)를 형성하는 단계와;
    상기 TSV가 형성된 실리콘 기판에 산화막 및 씨드층을 형성하는 단계와;
    상기 실리콘 기판의 상면 및 하면 상에 마스크층을 도포하여 재배선 패턴을 형성하는 단계; 및
    상기 형성된 TSV 및 재배선 패턴에 금속 포스트를 형성하는 단계를 포함하는 실리콘 인터포저 제조방법.
  6. 제 5항에 있어서,
    상기 재배선 패턴을 형성하는 단계에서 상기 실리콘 기판의 상면 및 하면 상에 제1, 제2 도전성 패드의 패턴을 동시에 형성하는 것을 특징으로 하는 실리콘 인터포저 제조방법.
  7. 제 5항에 있어서,
    상기 금속 물질의 포스트를 형성하는 단계에서 상기 TSV에 채워진 금속 물질을 통해 실리콘 기판의 양면을 전기적으로 연결하는 관통 전극을 형성하는 것을 특징으로 하는 실리콘 인터포저 제조방법.
  8. 제 5항에 있어서,
    상기 금속 물질의 포스트는 구리(Cu)를 이용하는 것을 특징으로 하는 실리콘 인터포저 제조방법.
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* Cited by examiner, † Cited by third party
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KR101659354B1 (ko) * 2015-06-03 2016-09-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법
CN107240552A (zh) * 2017-05-24 2017-10-10 华进半导体封装先导技术研发中心有限公司 一种晶圆封装方法和结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101659354B1 (ko) * 2015-06-03 2016-09-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법
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