KR101798702B1 - 반도체 장치 및 더미 구리 패턴으로 내장형 pcb 유닛의 표면의 균형을 맞추는 방법 - Google Patents

반도체 장치 및 더미 구리 패턴으로 내장형 pcb 유닛의 표면의 균형을 맞추는 방법 Download PDF

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야오지안 린
캉 첸
힌 화 고
일 권 심
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 장치는 기판을 가진다. 전도성 비아는 기판을 관통하여 형성된다. 복수의 제1 접촉 패드는 기판의 제1 표면 위에 형성된다. 복수의 제2 접촉 패드는 기판의 제2 표면 위에 형성된다. 더미 패턴은 기판의 제2 표면 위에 형성된다. 인덴테이션은 기판의 측벽에 형성된다. 오프닝은 기판을 관통하여 형성된다. 인캡슐런트는 오프닝에 증착된다. 절연 레이어는 기판의 제2 표면 위에 형성된다. 더미 오프닝은 절연 레이어에 형성된다. 반도체 다이는 기판에 인접하여 위치된다. 인캡슐런트는 반도체 다이와 기판 위에 증착된다. 기판의 제1 표면은 기판의 제2 표면의 너비보다 더 큰 너비를 포함한다.

Description

반도체 장치 및 더미 구리 패턴으로 내장형 PCB 유닛의 표면의 균형을 맞추는 방법{SEMICONDUCTOR DEVICE AND METHOD OF BALANCING SURFACES OF AN EMBEDDED PCB UNIT WITH A DUMMY COPPER PATTERN}
국내 우선권 주장
본 출원은 2013년 10월 29일에 출원된, 미국 가출원 번호 제61/897,176호의 우선권을 주장하고, 상기 출원은 본원에 참조로서 포함된다.
본 발명의 분야
본 발명은 일반적으로 반도체 장치에 관한 것이고, 좀 더 상세하게는, 더미 구리 패턴에 의해 균형잡힌(balaced) 상부 및 하부 전도성 레이어로 인쇄 회로 기판(PCB)을 형성하는 방법이다.
반도체 장치는 현대 전자 장치에서 흔히 발견된다. 반도체 장치는 전기 부품의 수와 밀도가 여러 가지이다. 일반적으로, 개별 반도체 장치는 한 유형의 전기 부품, 가령, 발광 다이오드(LED), 소신호 트랜지스터, 레지스터, 커패시터, 인덕터 및 전력 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)를 포함한다. 집적화된 반도체 장치는 수백 내지 수백만의 전기 부품을 포함하는 것이 일반적이다. 집적화된 반도체 장치의 예는 마이크로컨트롤러, 마이크로프로세서 및 다양한 신호 처리 회로를 포함한다.
반도체 장치는 신호 처리, 고속 계산, 전자기 신호의 송신 및 수신, 전자 장치 제어, 태양광을 전기로 변환 및 텔레비전 디스플레이를 위한 시각 이미지 생성과 같은 폭넓은 범위의 기능을 수행한다. 반도체 장치는 엔터테인먼트, 통신, 전력 전환, 네트워크, 컴퓨터 및 소비재의 분야에서 발견된다. 또한, 반도체 장치는 군사적 적용, 항공, 자동차, 산업 제어기 및 사무실용 설비에서도 발견된다.
반도체 장치는 반도체 물질의 전기적 특징을 사용한다. 반도체 물질의 구조는 물질의 전기적 전도성을 전기 분야 또는 베이스 전류의 적용에 의하여 조작되거나 도핑의 공정을 통하여 조작되도록 한다. 도핑은 불순물을 반도체 물질에 도입하여 반도체 장치의 전도성을 조작 및 제어한다.
반도체 장치는 능동 및 수동 전기 구조물을 포함한다. 바이폴라 트랜지스터와 전계 효과 트랜지스터를 포함하는 능동 구조물은 전류의 흐름을 제어한다. 도핑의 레벨과 전계의 적용 또는 베이스 전류를 가변시켜서, 트랜지스터가 전류의 흐름을 촉진 또는 제한한다. 레지스터, 커패시터 및 인덕터를 포함하는 수동 구조물은 다양한 전기적 기능을 수행하는데 필요한, 전압과 전류간의 관계를 생성한다. 수동 구조물과 능동 구조물은 회로를 형성하기 위하여 전기적으로 연결되고, 이에 의해 반도체 장치는 고속 작동과 다른 유용한 기능을 수행할 수 있다.
일반적으로, 반도체 장치는 각각 수백 개의 단계가 잠재적으로 연관된, 두 개의 복잡한 제조 공정, 즉, 프론트-엔드 제조(front-end manufacturing)와 백-엔드 제조(back-end manufacturing)을 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면상에 복수의 다이의 형성과 연관된다. 일반적으로, 각각의 반도체 다이는 동일하고, 능동 및 수동 부품을 전기적으로 연결하여 형성된 회로를 포함한다. 백-엔드 제조는 완성된 웨이퍼로부터 개개의 반도체 다이를 싱귤레이팅 하는 것(singulating)과 구조적 지지, 전기적 연결 및 환경적 고립을 제공하기 위해 다이를 패키징하는 것과 연관된다. 본원에서 사용되는 용어 "반도체 다이"는 단수 및 복수의 형태의 단어를 말하고, 따라서, 단일 반도체 장치 및 복수 반도체 장치를 말할 수 있다.
반도체를 제조하는 하나의 목적은 더 작은 반도체 장치를 생성하는 것이다. 일반적으로, 더 작은 장치는 더 적은 전력을 소모하고, 더 높은 성능을 가지며, 더 효율적으로 생성될 수 있다. 또한, 더 작은 반도체 장치는 더 작은 공간을 차지하며, 이는 더 작은 최종 생성물에 있어 바람직하다. 더 작은 반도체 다이 크기는 더 작고, 고밀도의 능동 및 수동 부품을 가진 반도체 다이를 야기하는 프론트-엔드 공정에서의 개선에 의해 달성될 수 있다. 백-엔드 공정은 전기적 연결 및 패키징 물질에서의 개선에 의하여 더 작은 공간을 가진 반도체 장치 패키지를 야기할 수 있다.
더 작은 반도체 장치의 제조는, 복수의 레벨 위의 복수의 반도체 장치들간에 수평 및 수직 전기적 연결하는 개선책, 즉, 3차원(3-D) 장치 통합을 사용하는데 있다. 더 많은 집적도와 더 작은 반도체 장치의 목적을 달성하는 하나의 접근법은 단일 패키지 내에 반도체 다이와 인접한 내장형 PCB 유닛이다. PCB 유닛은 반도체 패키지를 통하여 전기 신호를 보내는데 사용되는 미리 형성된 전도성 비아 또는 도금된 쓰루-홀(PTH)을 포함한다. PCB 유닛의 하부 또는 전면, 측면 상의 접촉 패드는 PCB 유닛과 반도체 다이 위에 형성된 RDL과 연결된다. PCB 유닛의 상부 또는 후면, 측면 상의 첩촉 패드는 패키지 온 패키지(PoP) 배치 내의 제2 반도체 패키지 또는 다른 외부 장치와의 이후 연결을 위해 RDL 레이어 반대편에 노출된다.
반도체 패키지 내에 사용된 내장형 PCB 유닛은, PCB 유닛의 상부면 상의 접촉 패드로 형성되고, 이는 PCB 유닛의 하부면 상의 접촉 패드보다 더 크다. PCB 유닛의 상부면 상의 접촉 패드는, PCB 유닛을 제조하는데 사용되는 장치의 능력 또는 이후의 연결 단계 동안에 사용되는 장치의 다양한 등록 허용오차(registration tolerance) 때문에 더 크게 형성될 수 있다. 그러나, PCB 유닛의 상부면 상의 더 큰 접촉 패드는 PCB 유닛의 상부면 상의 더 많은 전체 전도성 물질을 야기하고, PCB 유닛의 면들간의 불균형을 생성한다. PCB 유닛의 상부면과 하부면 간의 전도성 물질의 불균형은 PCB 유닛에서 왜곡(warpage)을 야기하고, 이는 반도체 패키지의 인캡슐레이션과 압축 몰딩 동안에 문제점으로 드러난다. 압축 몰딩 동안에 발생할 수 있는 흔한 제조 문제는 PCB 유닛의 상부면과 하부면이 불균형일 때 더욱 더 발생한다. PCB 유닛의 왜곡은 PCB 유닛과 캐리어 간의 갭을 야기한다. PCB 유닛은 왜곡될 때, 평평하게 놓이지 않고, 캐리어 상의 캐리어 테입과 완전히 접촉하지 않아서, 몰드 블리드(mold bleed)와 플라잉(flying) PCB 유닛의 예가 증가된다.
몰드 블리드는 인캡슐런트(encapsulant)가 PCB 유닛 아래로 블리드 될 때, 압축 몰딩 동안에 발생한다. PCB 유닛 아래의 인캡슐런트는 접촉 패드를 커버하고, PCB 유닛과 이후에 형성되는 RDL 간의 전기적 연결을 간섭하여 제조 결함을 야기한다. 플라잉 PCB 유닛은, 압축 몰딩 동안에 인캡슐런트가 측방향 힘을 PCB 유닛에 가할 때 발생하고, 이는 PCB 유닛이 이동하도록 한다. 인캡슐레이션 동안에 PCB 유닛의 이동은, 이후의 RDL이 반도체 다이 및 패키지의 설계에 의해 요구되는 PCB 유닛과 적절한 접촉을 형성하는 것을 막는다.
몰드 블리드와 플라잉 PCB의 발생을 감소시키는 PCB 유닛을 위한 필요성이 존재한다. 따라서, 일 실시예에서, 본 발명은 기판을 준비하는 단계, 기판의 제1 표면 위에 복수의 제1 접촉 패드를 형성시키는 단계, 기판의 제2 표면 위에 복수의 제2 접촉 패드를 형성시키는 단계 및 기판의 제2 표면 위에 더미 패턴을 형성시키는 단계를 포함하는 반도체 장치 제조 방법이다.
또 다른 실시예에서, 본 발명은 기판을 준비하는 단계, 기판의 제1 표면 위에 제1 전도성 레이어를 형성시키는 단계 및 기판의 제2 표면 위에 더미 패턴을 형성시키는 단계를 포함하는 반도체 장치 제조 방법이다.
또 다른 실시예에서, 본 발명은 기판을 포함하는 반도체 장치이다. 제1 전도성 레이어는 기판의 제1 표면 위에 형성된다. 더미 패턴은 기판의 제2 표면 위에 형성된다.
또 다른 실시예에서, 본 발명은 기판을 관통하여 형성된 전도성 비아를 포함하는 기판을 포함하는 반도체 장치이다. 더미 패턴은 기판의 제1 표면 위에 형성된다.
도 1은 PCB의 표면에 장착된 다양한 유형의 패키지를 포함하는 PCB를 도시한다.
도 2a-2e는 쏘우 스트리트에 의해 분리되는 복수의 반도체 다이를 포함하는 반도체 웨이퍼를 도시한다.
도 3a-3i는 더미 전도성 패턴으로 PCB 유닛을 형성하는 방법을 도시한다.
도 4a-4h는 도 3a-3i에서 형성된 PCB 유닛의 대안적인 실시예를 도시한다.
도 5a-5k는 도 2a-2e의 반도체 다이와 도 3a-3i의 PCB 유닛을 사용하여 반도체 패키지를 형성하는 방법을 도시한다.
도 6은 도 5a-5k에 따라 형성된 싱귤레이트된 반도체 패키지를 도시한다.
도 7a-7c는 도 2a-2e의 반도체 다이와 도 3a-3i의 PCB 유닛을 사용하여 반도체 패키지를 형성하기 위한 대안적인 실시예를 도시한다.
도 8a-8i는 도 5a-5b의 재구성된 웨이퍼를 형성하는 대안적인 실시예를 도시한다.
본 발명은 도면을 참조하여 후술하는 설명에 하나 이상의 실시예로 기술되는데, 여기서, 동일한 번호는 동일 또는 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최적의 모드에 관하여 기술되지만, 당업자는 첨부된 청구항 및 후술하는 개시물과 도면에 의해 뒷받침 청구항 균등물에 의해 정의되는 바와 같이, 본 개시물이 본 발명의 사상 및 범위 내에 포함될 수 있는 대안예, 수정예 및 균등예를 커버하도록 의도된다는 것을 인식할 것이다.
일반적으로, 반도체 장치는 두 개의 복잡한 제조 공정(프론트-엔즈 제조 및 백-엔드 제조)을 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상의 복수의 다이의 형성과 관계된다. 웨이퍼 상의 각각의 다이는 능동 및 수동 전기 부품을 포함하는데, 이는 전기적으로 연결되어 기능적인 전기 회로를 형성한다. 트랜지스터와 다이오드와 같은 능동 전기 부품은 전류의 흐름을 제어할 수 있는 능력을 가진다. 커패시터, 인덕터 및 레지스터와 같은 수동 전기 부품은 전기적 회로 기능을 수행하는데 필요한, 전압과 전류간의 관계를 생성한다.
수동 및 능동 부품은, 도핑, 증착, 포토리소그래피, 에칭 및 평탄화(planarization)를 포함하는 일련의 공정에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은, 이온 주입 또는 열확산과 같은 기술에 의해 불순물을 반도체 물질에 도입한다. 도핑 공정은, 전기장 또는 베이스 전류에 응답하여 반도체 물질 전도성을 동적으로 변화시켜서, 능동 장치 내의 반도체 물질의 전기적 전도성을 수정한다. 트랜지스터는, 트랜지스터가 전기장 또는 베이스 전류의 가함에 의해, 필요에 따라 전류의 흐름을 촉진 또는 제한할 수 있도록 준비된 도핑의 타입과 정도를 가변시키는 영역을 포함한다.
능동 및 수동 부품은 다양한 전기 특성을 가진 물질의 레이어에 의해 형성된다. 상기 레이어는 증착되는 물질의 유형에 의해 부분적으로 결정되는 다양한 증착 기술에 의해 형성될 수 있다. 예를 들어, 얇은 필름 증착은 화학 기상 증착법(CVD), 물리 기상 증착법(PVD), 전해 도금 및 비전해 도금 공정과 관계될 수 있다. 일반적으로, 각각의 레이어는 패턴화되어 능동 부품, 수동 부품 또는 이들 부품 간의 전기적 연결부의 일부를 형성한다.
백-엔드 제조는 완성된 웨이퍼를 개개의 반도체 다이로 커팅 또는 싱귤레이팅하고 구조적인 지지, 전기적 연결 및 환경적 고립을 위해 반도체 다이를 패키징하는 것을 말한다. 반도체 다이를 싱귤레이트하기 위하여, 웨이퍼는 스코어(score)되고, 쏘우 스트리트 또는 스크립(scribe)으로 불리는 웨이퍼의 비기능적인 영역을 따라 분리된다. 웨이퍼는 레이저 커팅 기구 또는 쏘우 블레이드를 사용하여 싱귤레이트된다. 싱귤레이션 된 후에, 개개의 반도체 다이는, 다른 시스템 부품과 연결하기 위한, 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 그리고 나서, 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기적 연결은 전도성 레이어, 범프, 스터드 범프, 전도성 페이스트 또는 와이어본드로 제조될 수 있다. 인캡슐런트 또는 다른 몰딩 물질은 패키지 위에 증착되어서 물리적 지지 및 전기적 고립을 제공한다. 그리고 나서, 완성된 패키지는 전기 시스템 내로 삽입되고, 반도체 장치의 기능은 다른 시스템 부품과 사용가능하게 된다.
도 1은 칩 캐리어 기판 또는 PCB(52)의 표면에 장착된 복수의 반도체 패키징을 포함하는 PCB(52)을 포함하는 전자 장치(50)를 도시한다. 전자 장치(50)는 용도에 따라 한 유형의 반도체 패키지 또는 복수 유형의 반도체 패키지를 가질 수 있다. 다양한 유형의 반도체 패키지가 설명을 위해 도 1에 도시된다.
전자 장치(50)는 하나 이상의 전기적 기능을 수행하기 위해, 반도체 패키지를 사용하는 스탠드-어론 시스템일 수 있다. 대안적으로, 전자 장치(50)는 더 큰 시스템의 하위 부품일 수 있다. 예를 들어, 전자 장치(50)는 태블릿, 셀룰러 폰, 디지털 카메라 또는 다른 전자 장치의 일부 일수 있다. 대안적으로, 전자 장치(50)는 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터 내로 삽입될 수 있는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 응용 주문형 집적회로(ASIC), 논리 회로, 아날로그 회로, 라디오 주파수(RF) 회로, 이산 장치 또는 다른 반도체 다이 또는 전기 부품을 포함할 수 있다. 미세화 및 무게 감소는 시장에 의해 용인되어야 할 제품에 있어 필수적이다. 반도체 장치들 간의 거리는 고밀도를 달성하기 위해 줄어들 수 있다.
도 1에서, PCB(52)는 구조적 지지 및 PCB에 장착되는 반도체 패키지의 구조적 지지 및 전기적 연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(conductive signal trace, 54)는 증발 탈수법(evaporation), 전해 도금, 비전해 도금, 스크린 프린팅 또는 다른 적절한 금속 증착 공정을 사용하여, 기판 위 또는 PCB(52)의 레이어 내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지들, 장착된 부품 및 다른 외부 시스템 부품간의 전기 통신을 위해 제공된다. 또한, 트레이스(54)는 반도체 패키지의 각각에 전력 및 접지 연결부를 제공한다.
일부 실시예에서, 반도체 장치는 두 개의 패키징 레벨을 가진다. 제1 레벨 패키징은 반도체 다이를 중간 기판에 기계적이고 전기적으로 부착시키기 위한 기술이다. 제2 레벨 패키징은 중간 기판을 PCB에 기계적이고 전기적으로 부착시기는 것과 관련된다. 다른 실시예에서, 반도체 장치는 제1 레벨 패키징만 가질 수 있고, 여기서, 다이는 PCB에 기계적이고 전기적으로 직접 장착된다.
설명을 위하여, 본드 와이어 패키지(56)와 플립칩(58)을 포함하는 여러 유형의 제1 레벨 패키징이 PCB(52) 상에 도시된다. 추가적으로, 볼 그리드 어레이(Ball Grid Array, BGA, 60), 범프 칩 캐리어(Bump Chip Carrier, BCC, 62), 랜드 그리드 어레이(Land Grid Array, LGA, 66), 멀티-칩 모듈(Multi-Chip module, MCM, 68), 쿼드 플랫 넌-리드 패키지(Quad Flat Non-leaded package, QFN, 70), 쿼드 플랫 패키지(72), 내장형 웨이퍼 레벨 볼 그리드 어레이(embedded Wafer Level Ball grid array, eWLB, 74) 및 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package, WLCSP, 76)가 PCB(52) 상에 장착되어 도시된다. 일 실시예에서, eWLB(74)는 팬-아웃 웨이퍼 레벨 패키지(Fan-out Wafer Level Package, F0-WLP)이고, WLCSP(76)는 팬-인 웨이퍼 레벨 패키지(Fan-in Wafer Level Package, Fi-WLP)이다. 시스템 요구사항에 따라, 제1 및 제2 레벨 패키징 스타일은 물론 다른 전자 부품과의 임의의 조합으로 구성되는 임의의 반도체 패키지의 조합은 PCB(52)에 연결될 수 있다. 일부 실시예에서, 전자 장치(50)는 단일 부착된 반도체 패키지를 포함하는 반면, 다른 실시예는 복수의 연결된 패키지를 필요로 한다. 단일 기판에 걸쳐 하나 이상의 반도체 패키지를 조합하여, 제조자는 미리-제조된 부품을 전자 장치 및 시스템내로 포함시킬 수 있다. 반도체 패키지가 세련된 기능성을 포함하기 때문에, 전자 장치는 덜 비싼 부품과 최신식의 제조 공정을 사용하여 제조될 수 있다. 결과의 산물인 장치는 실패하지 않을 것이고, 제조시 덜 비싼 것이며, 이는 소비자에게 낮은 가격으로 이어진다.
도 2a는 실리콘, 게르마늄, 알루미늄 포스파이드, 알루미늄 아세나이드, 갈륨 아세나이드, 갈륨 니트라이드, 인디움 포스파이드, 실리콘 카바이드 또는 구조적 지지를 위한 부피가 큰 그 밖의 반도체 물질과 같은 베이스 기판 물질(122)을 포함하는 반도체 웨이퍼(200)를 도시한다. 복수의 반도체 다이 또는 부품(124)은, 상기 기술된 바와 같이, 비-활성적이고, 다이 사이의 웨이퍼 영역 또는 쏘우 스트리트(126)로 분리된 웨이퍼(120) 상에서 형성된다. 쏘우 스트리트(126)는 반도체 웨이퍼(120)를 개개의 반도체 다이(124)로 싱귤레이트하기 위한 커팅 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(120)는 100-450 밀리미터(mm)의 너비 또는 지름을 가진다.
도 2b는 반도체 웨이퍼9120)의 일부의 횡단면도를 도시한다. 각각의 반도체 다이(124)는 뒷면 또는 비활성 표면(128)과 활성 표면(130)을 가지는데, 상기 활성 표면은 능동 장치, 수동 장치, 전도성 레이어 및 전기적 설계 및 다이의 기능에 따라 전기적으로 연결되고, 다이 내에서 형성된 절연성 레이어(dielectric layer)로서 실행되는 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 하나 이상의 트랜지스터, 다이오드 및 디지털 신호 처리(DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 회로 또는 디지털 회로를 실행하기 위하여 활성 표면(130) 내에서 형성된 다른 회로 소자를 포함할 수 있다. 또한, 반도체 다이(124)는 RF 신호 처리를 위하여, 인덕터, 커패시터 및 레지스터와 같은 집적 수동 장치(IPD)도 포함할 수 있다.
전기적 전도성 레이어(132)는 PVD, CVD, 전해 도금, 비전해 도금 또는 다른 적절한 금속 증착 공정을 사용하여 활성 표면(130) 위에서 형성된다. 전도성 레이어(132)는 하나 이상의 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 또는 다른 적절한 전기적 전도성 물질의 레이어일 수 있다. 전도성 레이어(132)는 활성 표면(130) 상의 회로에 전기적 연결되는 접촉 패드로서 역할을 한다. 전도성 레이어(132)는 도 2b에 도시된 바와 같이, 반도체 다이(124)의 모서리로부터 제1 거리 만큼 떨어져서 나란히 배치된 접촉 패드로서 형성될 수 있다. 대안적으로, 전도성 레이어(132)는 복수의 행으로 오프셋되는 접촉 패드로서 형성될 수 있어서, 접촉 패드의 제1 행은 다이의 모서리로부터 제1 거리 만큼 떨어져서 배치되고, 제1 행과 교호하는 제2 행의 접촉 패드는 다이의 모서리로부터 제2 거리 만큼 떨어져서 배치된다.
반도체 웨이퍼(120)는 품질 제어 공정의 일부로서 전기적 테스팅과 조사를 거친다. 수동적인 시각적 조사와 자동화된 광학 시스템은 반도체 웨이퍼(120)의 조사를 수행하는데 사용된다. 소프트웨어는 반도체 웨이퍼(120)의 자동화된 광학 분석에 사용될 수 있다. 시각적 조사 방법은 스캐닝 전자 현미경, 고강도 또는 자외선광 또는 금속 현미경과 같은 장비를 사용할 수 있다. 반도체 웨이퍼(120)는 왜곡, 두께 변화, 표면 미립자, 변칙, 갈라짐, 얇은 층으로 갈라짐 및 변색을 포함하는 구조적 특성에 대해 조사된다.
반도체 다이(124) 내의 능동 및 수동 부품은 전기적 성능 및 회로 기능을 위하여 웨이퍼 레벨에서 테스트 된다. 각각의 반도체 다이(124)는 도 2c에 도시되는 바와 같이, 복수의 프로브 또는 테스트 리드(138) 또는 다른 테스트 장치를 포함하는 테스트 프로브 헤드(136)를 사용하여 기능성 및 전기 파라미터에 대해 테스트된다. 프로브(138)는 각각의 반도체 다이(124) 상의 노드 또는 접촉 패드(132)와 전기적으로 접촉 하는데 사용되고, 접촉 패드(132)에 전기적 자극을 제공한다. 반도체 다이(124)는 전기적 자극에 반응하고, 이는 컴퓨터 테스트 시스템(140)에 의해 측정되고, 반도체 다이의 테스트 기능성에 대한 기대 응답과 비교된다. 전기적 테스트는 회로 기능성, 리드 완전성(lead integrity), 고유 저항(resistivity), 연속성, 확실성, 접합 깊이, ESD, RF 성능, 구동 전류, 문턱 전류, 누설 전류 및 부품 유형에 대한 특정 작동 파라미터를 포함할 수 있다. 반도체 웨이퍼(120)의 조사 및 전기 테스트에 의해, 반도체 다이(124)가 반도체 패키지 에서 사용하기 위해 알려진 우수한 다이(KGD)로서 지정되어 통과될 수 있도록 한다.
도 2d에서, 절연 또는 패시베이션 레이어(160)는 반도체 웨이퍼(120)의 활성 표면(130) 위에서 형성된다. 절연 레이어(160)는 PVD, CVD, 프린팅, 라미네이션, 스핀 코팅 또는 스프레이 코팅을 사용하여 형성된다. 절연 레이어(160)는 실리콘 다이옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄날륨 펜톡사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 솔더 레지스트 또는 유사한 절연 및 구조적 특성을 가진 그 밖의 물질의 하나 이상의 레이어를 포함한다. 절연 레이어(160)의 일부는 에칭 또는 레이저 다이렉트 어블레이션(Laser Direct Ablation, LDA)에 의해 제거되어, 절연 레이어에서 오프닝을 형성하고, 이후의 전기적 연결을 위해 전도성 레이어(132)를 노출시킨다.
도 2e에서, 반도체 웨이퍼(120)는 쏘우 블레이드(saw blade) 또는 레이저 커팅 장치(170)를 사용하여 쏘우 스트리트(126)를 통하여 개개의 반도체 다이(124)로 싱귤레이트된다. 개개의 반도체 다이(124)는 KGD 포스트 싱귤레이션의 인증을 위해 조사되고 전기적 테스트될 수 있다.
도 3a-3i는, 도 1 및 도 2a-2e와 관련하여, 반도체 패키지를 통하여 전기적 연결을 위해 반도체 다이(124)에 인접하는, 패키지 될 PCB 유닛(200)을 형성하는 공정을 도시한다. 도 3a는 코어 기판(202)의 일부의 횡단면도를 도시한다. 코어 기판(202)은 폴리테트라플루오로에틸렌 프리-임프레그네이트(프리프레그), FR-4, FR-1, CEM-1 또는 페놀 코튼 페이퍼와 조합한 CEM-3, 에폭시, 레진, 우븐 글래스, 매트 글래스, 폴리에스터 및 다른 강화 파이버 또는 패브릭의 하나 이상의 라미네이트된 레이어를 포함한다. 일 실시예에서, 코어 기판(202)은 우븐 파이버와 필러의 합성물이다. 대안적으로, 코어 기판(202)은 하나 이상의 절연 또는 패시베이션 레이어를 포함한다. 코어 기판(202)은 상부 또는 뒷면(204)과 하부 또는 전면(206)을 포함한다. 일 실시예에서, 코어 기판(202)의 열 팽창(CTE)의 계수는 4-15 ppm/℃의 범위 내에 있다.
도 3b에서, 복수의 쓰루 비아는 레이저 드릴, 기계적 드릴 또는 딥 반응성 이온 에치(deep reactive ion etching, DRIE)을 사용하여 코어 기판(202)을 관통하여 형성된다. 상기 비아는 표면(204)에서 표면(206)까지 코어 기판(202)을 완전히 관통하여 연장된다. 비아는 Al, Cu, Sn, Ni, Au, Ag, 티타늄(Ti), 텅스텐(W) 또는 전해 도금, 비전해 도금 또는 전도성 비아 또는 PTH(208)를 z-방향으로 수직 연결부를 형성하기 위한 그 밖의 적절한 증착 공정을 사용하기에 적절한 그 밖의 전기적 전도성 물질로 채워진다. 대안적으로, 전도성 레이어는, PVD, CVD, 전해 도금, 비전해 도금 또는 그 밖의 적절한 금속 증착 공정을 사용하여 쓰루 비아의 측벽 위에 형성되고, 쓰루 비아의 중앙 부분은, Cu 페이스트와 같은 전도성 필러 물질 또는 폴리머 플러그와 같은 절연성 필러 물질로 채워진다.
도 3c에서, 전기적 전도성 레이어(210)는, 프린팅, PVD, CVD, 스퍼터링, 전해 도금 또는 비전해 도금과 같은 금속 증착 공정과 패터닝을 사용하여, 코어 기판(202)과 전도성 비아(208)의 표면(204) 위에서 형성된다. 전도성 레이어(210)는 Al, Cu, Sn, Ni, Au, Ag 또는 그 밖의 적절한 전기적 전도성 물질의 하나 이상의 레이어를 포함한다. 전도성 레이어(210)는 전도성 비아(208)에 전기적으로 연결된다. 전도성 레이어(210)는 전도성 비아(208)에 전기적으로 연결되는 접촉 패드로서 역할을 한다. 다른 실시예에서, 전도성 레이어(210)는 접촉 패드 뿐만 아니라 선택적인 기준 마커(fiducial marker)를 형성한다. 일 실시예에서, 전도성 레이어(210)의 두께는 10-40 ㎛ 범위 내이다.
접촉 패드(210)는, 다른 반도체 패키지 또는 PoP 배치의 전자 장치와 이후의 전기적 연결을 위하여 최종 반도체 패키지에서 노출된다. 또 다른 반도체 패키지는 전도성 범프, 필라(pillar) 또는 접촉 패드(210)에 기계적으로 접착되거나 전기적으로 연결된 그 밖의 연결 구조물을 포함할 것이다. 비아(208)는 전기 신호를 다른 반도체 패키지로부터 PCB 유닛(200)을 통하여 전송한다. 접촉 패드(210)는 다른 반도체 패키지의 연결 구조물의 요구사항, 접촉 패드(210)를 형성시키는 장치의 능력 및 접촉 패드를 노출시키는데 사용되는 장치의 등록 허용오차에 기초하여 일정 크기로 형성된다. 접촉 패드(210)는 표면(204) 위에서 볼 때, 대략 원형 모양으로 형성된다. 그러나, 접촉 패드(210)에 대한 다른 모양도 다른 실시예에서 사용된다.
도 3d에서, 절연 또는 패시베이션 레이어(212)는, PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 라미네이션, 신터링 또는 열 산화를 사용하여 코어 기판(202)과 접촉 패드(210)의 표면(204) 위에 형성된다. 절연 레이어(212)는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 하프늄 옥사이드(HfO2), 벤조싸이클로부텐(BCB), 폴리이미드(PI), 폴리벤족사졸(PBO), 필러 또는 파이버를 포함 또는 불포함하는 폴리머 절연 레지스트 또는 유사한 구조 및 절연 특성을 가진 그 밖의 물질의 하나 이상의 레이어를 포함한다. 절연 레이어(212)의 일부는 LDA, 에칭 또는 다른 적절한 공정에 의해 제거되어 오프닝(213)을 형성하고, 접촉 패드(210)의 일부를 노출시킨다. 일부 실시예에서, 절연 레이어(212)는 이후의 연결 단계를 위해 솔더 마스크로서의 역할을 한다.
도 3e는 프린팅, PVD, CVD, 스퍼터링, 전해 도금 또는 비전해 도금과 같은 금속 증착 공정과 패터닝을 사용하여, 코어 기판(202)과 전도성 비아(208)의 표면(206) 위헤 형성된 전기적 전도성 레이어(214-216)를 도시한다. 전도성 레이어(214-216)는 Al, Cu, Sn, Ni, Au, Ag 또는 그 밖의 적절한 전기적 전도성 물질의 하나 이상의 레이어를 포함한다. 일 실시예에서, 전도성 레이어(214-216)의 두께는 10 -40 ㎛ 의 범위 내이다.
전도성 레이어(214-216)는 접촉 패드(214)와 더미 패턴(216)을 포함한다. 도 3h에 도시된 기준 마커도 전도성 레이어(214-216)의 일부로서 표면(206)상에서 형성된다. 접촉 패드(214)는 전도성 비아(208)를 통하여 접촉 패드(210)에 전기적으로 연결된다. 나중의 공정 단계에서, RDL은 표면(206) 위에서 형성되고, 접촉 패드(214)에 전기적으로 연결된다. 접촉 패드(214)는 접촉 패드(210)보다 더 작게 형성되는데, 이는 접촉 패드(210)를 노출시키는 장치와 비교할 때, 접촉 패드(214)를 노출시키는 제조 장치의 등록 허용오차가 더 우수하기 때문이며, 접촉 패드(210)를 연결하는 다른 패키지는 접촉 패드(214)를 연결하는 이후에 형성된 RDL보다 더 큰 접촉 패드를 요하기 때문이다. 접촉 패드(214)는 접촉 패드(210)의 표면의 면적보다 적은 표면의 면적을 포함하는데, 이는 접촉 패드(214)는 접촉 패드(210)보다 더 작은 너비 또는 지름을 가지기 때문이다. 접촉 패드(214)는 표면(206) 위에서 볼 때, 대략 원형으로 형성된다. 그러나, 접촉 패드(214)에 대한 다른 모양이 다른 실시예에서 사용된다.
더미 패턴(216)의 개개의 부분은 전기적으로 고립된다. 용어 더미 패턴은 전도성 패턴이 흔히 사용되는, 즉, 전기적 연결을 위한 사용으로 형성되는 패턴이 아니라, PCB 유닛의 측면에 균형을 맞추기 위해 웨이트(weight)를 가하여 형성된다. 다른 실시예에서, 더미 패턴(16)은 추가적인 목적, 가령, 기준 평면(ground plane)을 위해 사용된다. 더미 패턴(216)은, 접촉 패드(210)에 의해 커버된 표면의 면적에 비교하여, 접촉 패드(214)에 의해 커버되는 표면의 면적의 차이를 보상하도록 설계된다. 더미 패턴(216)은, 더미 패턴(216)과 접촉 패드(214)의 조합에 의해 커버되는 전체 표면(206)의 면적이 접촉 패드(210)에 의해 커버되는 표면(204)의 면적과 대략 동일하도록 형성된다. 일 실시예에서, 접촉 패드(214)와 함께 더미 패턴(216)에 의해 커버되는 면적은 접촉 패드(210)에 의해 커버되는 면적의 20% 이내이다. 또 다른 실시예에서, 접촉 패드(214)와 함께 더미 패턴(216)에 의해 커버되는 면적은 접촉 패드(210)에 의해 커버되는 면적의 10% 이내이다.
전도성 물질로 커버되는 표면(206)의 면적과 전도성 물질에 의해 커버되는 표면(204)의 면적의 균형을 맞추기 위해 더미 패턴(216)을 사용하는 것은 PCB 유닛(200)의 왜곡을 감소시킨다. PCB 유닛(200)의 왜곡이 제한될 때, PCB 유닛은 캐리어 상에 평평하게 놓인다. PCB 유닛(200)을 포함하는 반도체 패키지의 이후 압축 몰딩 동안에 몰드 블리드와 플라잉 PCB의 발생이 감소된다. 더미 패턴(216)은 표면(206) 상에 임의의 패턴으로 형성될 수 있다. 일 실시예에서, 더미 패턴(216)은, 네 개의 인접한 접촉 패드(214)의 중앙에서, 복수의 사각형으로 형성된다.
도 3f에서, 절연 또는 패시베이션 레이어(218)는, PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 라미네이션, 신터링 또는 열 산화를 사용하여 코어 기판(202), 접촉 패드(214) 및 더미 패턴(216)의 표면(206) 위에서 형성된다. 절연 레이어(218)는, SiO2, Si3N4, SiON, Ta2O5, Al2O3, HfO2 , BCB, PI, PBO, 필러 또는 파이버를 포함 또는 불포함하는 폴리머 절연 레지스트 또는 유사한 구조 및 절연 특성을 가진 그 밖의 물질의 하나 이상의 레이어를 포함한다. 절연 레이어(218)의 일부는 LDA, 에칭 또는 다른 적절한 공정에 의해 제겅되어 오프닝(220)을 형성하고, 접촉 패드(214)의 일부를 노출시킨다. 일부 실시예에서, 절연 레이어(212)는 이후의 연결 단계를 위해 솔더 마스크로서의 역할을 한다. 절연 레이어(218)의 오프닝(220)은 절연 레이어(212)의 오프닝(213)과 대략 동일한 크기로 형성되어서, PCB 유닛(200)의 왜곡을 제어한다. 일 실시예에서, 오프닝(220)은 오프닝(213)의 크기의 20% 이내의 크기를 가지도록 형성된다. 더미 패턴(216)은 절연 레이어(218)에 의해 커버되어 유지된다. 도 3f는 완성된 PCB 유닛(200)의 일부의 횡단면도를 도시한다.
도 3g는 일 실시예에서, 표면(204)로부터의 PCB 유닛(200)의 평면도를 도시한다. 절연 레이어(212)는 직접 볼 수 있다. 각 개개의 접촉 패드(210)의 중앙 부분은 오프닝(213)을 통하여 직접 볼 수 있다. 각 객개의 접촉 패드(210)의 주변 부분은 절연 레이어(212) 아래에 숨겨져 있고, 점선으로 도시된다. 다이싱 커프(dicing kerf) 또는 쏘우 스트리트(226)는 서로 인접하여 형성된 두 개의 반도체 패키지를 이후에 다이싱하기 위해 남겨진 PCB 유닛(200)의 영역이다. 반도체 패키지는 복수의 반도체 다이(124) 또는 다른 전자 장치에 인접한 PCB 유닛(200) 레이드 아웃으로 재구성된 웨이퍼에서 제조된다. 재구성된 웨이퍼를 다이싱한 후에, 쏘우 스트리트(226)에 의해 분리된 PCB 유닛(200)의 일부는 다양한 반도체 다이(124)를 포함하는 분리된 반도체의 일부를 형성한다.
도 3h는 도 3g와 동일한 실시예에서, 표면(206)으로부터의 PCB 유닛(200)의 평면도를 도시한다. 절연 레이어(218)는 직접 볼 수 있다. 각 개개의 접촉 패드(214)의 중앙 부분은 오프닝(220)을 통하여 직접 볼 수 있다. 각 접촉 패드(214)의 주변 부분은 절연 레이어(218) 아래에 숨겨져 있고, 점선으로 도시된다. 더미 패턴(216)은 절연 레이어(218) 아래에 숨겨져 있고, 점선으로 표시된다. 더미 패턴(216)은 다른 실시예에서, 다른 모양 또는 패턴으로 다른 위치에 형성된다. 쏘우 스트리트(226)는 PCB 유닛(200)의 두 개의 절반으로 분리한다. 쏘우 스트리트(226)는 두 개의 인접한 반도체 패키지를, PCB 유닛(200)의 절반을 포함하는 각각의 반도체 패키지와 함께, 이후에 싱귤레이트하기 위해 남겨진 PCB 유닛(200)의 영역이다. 기준 마커(230)는 표면(206) 상에서 형성되고, PCB 유닛(200)을 정렬하기 위한 이후의 공정 단계 동안에 사용된다. 기준 마커(230)는, 오프닝(220)을 따라 형성된 절연 레이어(218)의 오프닝을 통하여 노출된 접촉 패드(214)와 더미 패턴(216)을 따라 전도성 레이어로 형성된 문자 또는 부호를 포함한다.
일 실시예에서, 코어 기판(202)이 동시에 형성될 복수의 PCB 유닛(200)에 대해 충분히 큰 라미네이트 스트립으로서 제공된다. 도 3i는 인접하게 형성된 세 개의 PCB 유닛(200)을 포함하는 PCB 판넬(232)을 도시한다. 접촉 패드(210), 접촉 패드(214), 더미 패턴(216), 절연 레이어(212) 및 절연 레이어(218)가 형성된 후, 판넬(232)은 다이싱 커프 또는 소우 스트리트(234)를 통하여 싱귤레이트되어 PCB 유닛(200)을 분리한다. 판넬(232)은 레이저 커팅 기구 또는 쏘우 블레이드를 사용하여 싱귤레이트된다. 일 실시예에서, 100 내지 3000의 범위 내의 모래알 크기를 가진 쏘우 블레이드가 PCB 판넬(232)을 싱귤레이트하는데 사용된다. 또 다른 실시예에서, 200-1000의 범위 내의 모래알 크기를 가진 쏘우 블레이드가 PCB 판넬(232)을 싱귤레이하는데 사용된다.
다른 실시예에서, 특정한 패키지 디자인을 원할 경우, PCB 판넬(232)은 쏘우 스트리트(234)에 수직으로 싱귤레이트되어, 다양한 길이의 PCB 유닛을 생성할 수 있다. 예를 들어, 일 실시예에서, PCB 판넬(232)은 쏘우 스트리트(234)에 추가로, 다이싱 커프 또는 쏘우 스트리트(236)를 통하여 싱귤레이트되어, 두 가지의 서로 다른 길이의 PCB 유닛을 생성한다. 일 실시예에서, 비아(208), 접촉 패드(210) 및 접촉 패드(214)는 다른 패턴 또는 다른 양의 열과 행으로 코어 기판(202)상에서 형성된다. 도 8a-8i는 PCB 유닛을 형성시키기 위해 다른 패턴을 도시하나, 가능한 패턴의 완전한 도시는 아니다.
도 4a-4는, 도 3a-3i와 관련하여, PCB 유닛을 형성하는 대안적인 실시예를 도시한다. 도4a는, 도 3f의 PCB 유닛(200)에서의 전도성 비아(208) 대신에, 전도성 필라(242)를 포함하는 PCB 유닛(240)을 도시한다. 필라(242)는, 필라(242)의 중앙부보다 표면(204)을 향하는 말단이 더 두꺼운 모래시계와 유사한 모양이다. 비아(208) 대신에 전도성 필라(242)의 형성 이외에는, PCB 유닛(240)은 PCB 유닛(200)과 유사하게 형성되고 작동한다.
도 4b는 도 3f의 PCB 유닛(200)에서의 전도성 비아(208) 대신에, 전도성 필라(252)를 포함하는 PCB 유닛(250)을 도시한다. 전도성 필라(252)는 표면(206)을 향하는 반대편 말단보다 표면(204)을 향하는 말단이 더 두껍고, 필라(252)의 두 말단 사이에 두께에 있어서 그래디언트(gradient)를 가진, 콘과 유사한 모양이다. 비아(208) 대신에 필라(252)의 형성 이외에는, PCB 유닛(250)은 PCB 유닛(200)과 유사하게 형성되고 작동한다.
도 4c는 오프닝(213) 대신에 절연 레이어(212)에서 형성된 오프닝(262) 및 오프닝(220)에 추가하여 절연 레이어(218)에서 형성된 추가적인 더미 오프닝(264)을 포함하는 PCB 유닛(260)을 도시한다. 용어 더미 오프닝은 오프닝이 흔히 사용되는, 즉, 오프닝을 통하여 전도성 레이어에 연결을 위하여 사용으로 형성되는 오프닝이 아니라, 웨이트를 줄이고, PCB 유닛의 측면에 균형을 맞추기 위해 형성된다. PCB 유닛(260)의 일부 실시예에서, 제한된 전도성 더미 패턴은 더미 패턴(216)과 유사하게, 접촉 패드(210)에 인접한 표면(204)상에서 형성된다. 적어도 50 ㎛ 의 측면 거리(lateral distance)가 접촉 패드(210)와 표면(204)상에서 형성된 선택적이고 제한된 더미 패턴 사이에서 유지된다.
오프닝(262)은 오프닝(213)과 유사하나, 접촉 패드(210) 보다 더 크게 형성된다. 각 개개의 접촉 패드(210)는 완전히 개개의 오프닝(262)의 공간 내에 있다. PCB 유닛(260)에서, 절연 레이어(212)의 어떠한 일부도 접촉 패드(210)에 오버레이되지 않는다. 오프닝(262)은 이후의 논 솔더 마스크 디파인드(Non Solder Mask Defined, NMSD) 연결을 가능하게 한다. 연결 구조물은 절연 레이어(212)에 접촉하지 않으면서, 즉, 절연 레이어(212)가 솔더 마스크로서 역할을 하지 않으면서 접촉 패드(210)에 본딩된다. 연결 구조물의 모양은 절연 레이어(212) 내의 오프닝(262)에 의해 정의된다. 일 실시예에서, 절연 레이어(212)의 두께는 20 ㎛ 이하로 접촉 패드(210)의 두께보다 크다. 또 다른 실시예에서, 절연 레이어(212)의 두께는 5 ㎛ 이하로 접촉 패드(210)의 두께보다 크다.
오프닝(220)과 비교할 때, PCB 유닛(260)의 오프닝(262)의 더 큰 크기 때문에, 표면(204) 위의 절연 레이어(212)에서의 물질 양과 표면(206) 위의 절연 레이어(218)에서의 물질 양간의 불균형이 생긴다. 절연 레이어(212)와 절연 레이어(218)간의 커버된 표면 영역에서의 불균형은 PCB 유닛(260)의 왜곡의 위험을 증가시킨다. 절연 레이어(218)의 커버 영역과 대략 일치하는 절연 레이어(212)의 커버 영역을 유지하고, PCB 유닛(260)의 왜곡을 줄이기 위하여, 더미 오프닝(264)은 LDA, 에칭 또는 다른 적절한 공정에 의하여 절연 레이어(218)에서 형성된다. 더미 오프닝(264)은 코어 기판(202) 또는 더미 패턴(216) 위의 절연 레이어(218)를 통하여 형성된다. 일 실시예에서, 일부 더미 오프닝(264)은 더미 패턴(216) 위에서 형성되고, 일부 더미 오프닝(264)은 더미 패턴(216)과 접촉 패드(214)의 공간 외부의 코어 기판(202) 위에서 형성된다. 더미 오프닝(264)은, 절연 레이어(218) 내의 더미 오프닝(264)과 오프닝(220)의 전체 면적이 절연 레이어(212) 내의 오프닝(262)의 면적과 대략 일치하도록 형성된다. 일 실시예에서, 더미 오프닝(264)과 오프닝(220)의 조합의 면적이 오프닝(262)의 면적의 10% 이내이다.
도 4d-4f는 각 개개의 접촉 패드(210)를 각 개개의 접촉 패드(214)에 전기적으로 연결하는 복수의 전도성 비아(270)를 포함하는 PCB 유닛(269)을 도시한다. 도시된 실시예에서, 두 개의 전도성 비아(270)는 개개의 접촉 패드(210)와 접촉 패드(214) 마다 사용되나, 두 개 이상의 전도성 비아는 마주보는 접촉 패드들의 쌍 마다 사용될 수 있다.
도 4d는 접촉 패드(210)와 접촉 패드(214) 마다 두 개의 전도성 비아(270)를 가진 PCB 유닛(269)의 부분 횡단면도를 도시한다. 전도성 비아(270)는 PCB 유닛(200) 내의 전도성 비아(208)와 유사하게 형성된다. 접촉 패드들(210 및 214)은 원형, 타원형, 길쭉한 또는 복수의 전도성 비아(270)와 접촉하기에 필요한 다른 모양일 수 있다.
도 4e는 두 개의 전도성 비아(270)가 쏘우 스트리트(226)에 수직으로 배향되고, 접촉 패드(210)마다 사용되는 두 개의 전도성 비아(270)를 도시한다. 접촉 패드(210)는 두 전도성 비아(270)을 접촉하기 위한 타원형 모양으로 형성된다. 도 4f는 쏘우 스트리트(226)와 타원형 접촉 패드(210)에 평행하게 배향된 두 개의 전도성 비아(270)를 도시한다. 타원형 또는 길쭉한 접촉 패드(210)와 함께 쏘우 스트리트(226)에 평행하게 배향된 두 개의 전도성 비아(270)는 필요한 PCB 유닛(269)의 너비를 줄이고, PCB 유닛(269)에 인접하고 이후에 패키지되는 반도체 다이와 접촉 패드(210) 사이의 추가의 클리어런스(clearance)를 제공한다. 복수의 전도성 비아(270)의 다른 배향은 다른 실시예에서 사용된다.
도 4g는 3D 몰딩 컴파운드 바(273)을 도시한다. 3D 몰딩 컴파운드 바(273)는 마주보는 표면들(276 및 278)을 포함하는 코어 기판(274)을 포함한다. 코어 기판(274)은 PCB 유닛(200) 내의 코어 기판(202)과 유사하게 작동하나, 코어 기판(274)은 경화와 함께, 몰딩 또는 라미네이션 공정을 사용하여 몰딩 컴파운드로부터 형성된다. 코어 기판(274)은 필러를 포함하는 에폭시 수지, 필러를 포함하는 에폭시 아크릴레이트 또는 적절한 필러를 포함하는 폴리머와 같은 폴리머 합성 물질로부터 형성될 수 있다.
복수의 쓰루-몰드 비아(through-mold via)는 레이저 드릴링, 기계 드릴링 또는 DRIE를 사용하여 코어 기판(274)을 관통하여 형성된다. 일 실시예에서, 이중 측면 레이저 드릴링(double sided laser drilling)이 사용된다. 비아는 표면(276)에서 표면(278)까지 코어 기판(274)을 완전히 관통하여 연장된다. 비아는 전해 도금, 비전해 도금 또는 z-방향으로 수직 연결 전도성 비아 또는 PTH(280)를 형성하기 위한 그 밖의 적절한 증착 공정을 사용하여, Al, Cu, Sn, Ni, Au, Ag, Ti, W 또는 그 밖의 적절하고 전기적으로 전도성인 물질로 채워진다. 일 실시예에서, 전도성 비아(280)는 수정된 세미-첨가 도금(Modified Semi-Additive Plating, MSAP) 공정을 사용하여 형성된다.
전도성 비아(280)가 형성된 이후에, 전기적 전도성 레이어(282)는, 프린팅, PVD, CVD, 스퍼터링, 전해도금 또는 비전해 도금과 같은 금속 증착 공정 및 패터닝을 사용하여, 전도성 비아(280) 및 코어 기판(274)의 표면(276) 위에서 형성된다. 전도성 레이어(282)는 Al, Cu, Sn, Ni, Au, Ag 또는 그 밖의 적절하고 전기적으로 전도성인 물질의 하나 이상의 레이어를 포함한다. 전도성 레이어(282)는 PCB 유닛(200)의 전도성 레이어(210)와 유사하고, 전도성 비아(280)에 전기적으로 연결된다. 전도성 레이어(282)는 전도성 비아(280)에 전기적으로 연결되는 접촉 패드로서의 역할을 한다. 접촉 패드의 그 밖의 모양이 다른 실시예에서 사용됨에도 불구하고, 전도성 레이어(282)의 접촉 패드는 대략 원형으로 형성된다.
전기적 전도성 레이어(284-286)는, 프린팅, PVD, CVD, 스퍼터링, 전해도금 또는 비전해 도금과 같은 금속 증착 공정 및 패터닝을 사용하여, 전도성 비아(280) 및 코어 기판(274)의 표면(278) 위에서 형성된다. 전도성 레이어(284-286)는 Al, Cu, Sn, Ni, Au, Ag 또는 그 밖의 적절하고 전기적으로 전도성인 물질의 하나 이상의 레이어를 포함한다.
전도성 레이어(284-286)는 접촉 패드(214)와 유사한 접촉 패드(284) 및 더미 패턴(216)과 유사한 더미 패턴(286)을 포함한다. 또한, 기준 마커는 전도성 레이어(284-286)의 일부로서 표면(278)상에서 형성된다. 접촉 패드(284)는 전도성 비아(280)를 통하여 접촉 패드(282)에 전기적으로 연결된다. 이후의 처리 단계에서, RDL은 접촉 패드(284) 위에 형성되어, 접촉 패드와 전기적으로 연결된다. 접촉 패드(284)는 접촉 패드(282)보다 더 작게 형성되는데, 이는 접촉 패드(282)를 노출시키고 전기적으로 연결하는 장치와 비교할 때, 접촉 패드(284)를 노출시키고 전기적으로 연결하는 제조 장치의 등록 허용오차가 더 우수하기 때문이다.
더미 패턴(286)의 개개의 부분은 전기적으로 고립된다. 다른 실시예에서, 더미 패턴(286)은 다른 목적, 즉, 기준 평면을 위해 사용된다. 더미 패턴(286)은, 접촉 패드(282)에 의해 커버된 표면적과 비교하여, 접촉 패드(284)에 의해 커버되는 표면적의 차이를 보상하도록 설계된다. 접촉 패드(284)는 접촉 패드(282)보다 더 작게 형성되는데, 이는 표면(276)과 표면(278)간의 불균형을 생성한다. 접촉 패드(284)는, 표면(278)에서 볼 때, 대략 원형으로 형성된다. 그러나, 접촉 패드(284)에 대한 다른 모양이 다른 실시예에서 사용된다.
더미 패턴(286)은, 더미 패턴(286)과 접촉 패드(284)의 조합에 의해 커버되는 표면(278)의 전체 면적이 접촉 패드(282)에 의해 커버되는 표면(276)의 면적과 대략 동일하도록 형성된다. 일 실시예에서, 접촉 패드(284)와 함께 더미 패턴(286)에 의해 커버되는 면적은 접촉 패드(282)에 의해 커버되는 면적의 20% 이내이다. 또 다른 실시예에서, 접촉 패드(284)와 함께 더미 패턴(286)에 의해 커버되는 면적은 접촉 패드(282)에 의해 커버되는 면적의 10% 이내이다. 표면(276)과 표면(278) 상에서 형성되는 전도성 물질의 균형을 맞추기 위해 더미 패턴(286)을 사용하는 것은 3D 몰딩 컴파운드 바(273)의 왜곡을 감소시켜서, 반도체 패키지의 이후 압축 몰딩 동안에, 몰드 블리드를 제어하고, 플라잉 PCB 유닛을 회피한다. 더미 패턴(286)은 표면(278) 상에서 임의의 패턴으로 형성될 수 있다. 일 실시예에서, 더미 패턴(286)은, 네 개의 인접한 접촉 패드(284)의 중앙에서, 복수의 사각형으로 형성된다.
절연 또는 패시베이션 레이어(288)는, PVD, CVD, 프린팅, 스핀 코팅, 스프레이 코팅, 슬릿 코팅, 롤링 코팅, 라미네이션, 신터링 또는 열 산화를 사용하여 코어 기판(274)의 표면(278) 위에 형성된다. 절연 레이어(288)는 SiO2, Si3N4, SiON, Ta2O5, Al2O3, HfO2, BCB, PI, PBO, 필러 또는 파이버를 포함 또는 불포함하는 폴리머 절연 레지스트 또는 유사한 구조 및 절연 특성을 가진 그 밖의 물질의 하나 이상의 레이어를 포함한다. 일 실시예에서, 절연 레이어(288)의 두께는 접촉 패드(284) 및 더미 패턴(286)의 두께보다 크다. 또 다른 실시예에서, 절연 레이어(288)의 두께는 접촉 패드(284) 및 더미 패턴(286)의 두께보다 작다. 일부 실시예에서, 절연 레이어(288)는 이후의 연결 단계를 위한 솔더 마스크로서의 역할을 한다. 일부 실시예에서, 절연 레이어(288)와 유사하게, 코어 기판(274)의 표면(276) 위에 절연 레이어도 형성된다. 형성 후에, 3D 몰딩 컴파운드 바(273)는 PCB 유닛(200)과 유사하게 사용된다.
도 4h는 3D 몰딩 컴파운드 바(289)를 도시한다. 3D 몰딩 컴파운드 바(289)는 도 4g로 부터의 코어 기판(274) 및 전도성 비아(280)를 포함한다. 그라인딩 또는 습식 에칭 공정이 표면들(276 및 278) 상에서 사용된다. 일 실시예에서, 접촉 패드(282), 더미 패턴(286) 및 절연 레이어(288)가 코어 기판(274) 위에서 형성되고 난 후에, 그라인딩 또는 습식 에칭 공정이 코어 기판(274)과 전도성 비아(280)만 남기기 위해 사용된다. 3D 몰딩 컴파운드 바(289)가 PCB 유닛(200)과 유사하게 사용된다.
도 5a는 실리콘, 폴리머, 베릴륨 옥사이드, 글래스 또는 구조적 지지를 위한 그 밖의 저가의 강성 물질과 같은 희생 베이스 물질을 포함하는 캐리어 또는 임시 기판(290)의 일부의 횡단면도를 도시한다. 인터페이스 레이어 또는 이중-측면 테입(292)은 임시 부착 본딩 필름, 에칭-중지 레이어(etch-stop layer) 또는 열 발출 레이어(thermal release layer)로서 캐리어(290) 위에서 형성된다.
캐리어(290)는 복수의 반도체 다이(124)와 PCB 유닛을 위한 공간을 가진 운형 또는 직사각형 판넬(300 mm 보다 큼)일 수 있다. 캐리어(290)는 반도체 웨이퍼(120)의 표면적보다 더 큰 표면적을 가질 수 있다. 더 많은 반도체 다이가 더 큰 캐리어 상에서 처리될 수 있어서 유닛당 단가를 줄일 수 있어서, 큰 캐리어는 반도체 패키지의 제조 가격을 줄인다. 반도체 패키징 및 처리 장비는 처리될 웨이퍼 또는 캐리어의 크기에 대해 설계되고 구성된다.
제조 가격을 더욱 줄이기 위하여, 캐리어(290)의 크기는 반도체 다이(124)의 크기 또는 반도체 웨이퍼(120)의 크기와 독립적으로 선택된다. 이는, 캐리어(290)는 고정 또는 표준화된 크기를 가지고, 상기 캐리어가 하나 이상의 반도체 웨이퍼(120)로부터 싱귤레이트된 다양한 크기의 반도체 다이(124)를 수용할 수 있다는 것이다. 일 실시예에서, 캐리어(290)는 330 mm 의 지름을 가진 원형이다. 또 다른 실시예에서, 캐리어(290)는 560 mm 의 너비와 600 mm 의 길이를 가진 직사각형이다. 반도체 다이(124)는 10 mm 와 10 mm 의 치수를 가질 수 있고, 이는 표준화된 캐리어(290) 상에 놓일 수 있다. 대안적으로, 반도체 다이(124)는 20 mm 와 20 mm의 치수를 가질 수 있고, 이는 동일한 표준화된 캐리어(290) 상에 놓일 수 있다. 따라서, 표준화된 캐리어(290)는 임의의 크기의 반도체 다이(124) 및 PCB 유닛을 다룰 수 있어서, 이후의 반도체 처리 장비가 공통의 캐리어에 표준화되도록 (다이 크기 또는 입력되는 웨이퍼 크기와 독립적으로) 할 수 있다. 반도체 패키징 장비는 공통 세트의 처리 툴, 장비 및 입력되는 웨이퍼 크기로부터의 임의의 반도체 다이를 처리하기 위한 부품표(bill of material)를 사용하여 표준 캐리어로 설계되고 구성될 수 있다. 공통 또는 표준화된 캐리어(290)는, 다이 크기 또는 입력되는 웨이퍼 크기에 따라 특별한 반도체 처리 라인에 대한 요구를 감소 또는 제거하여, 제조 가격과 자본 위험을 낮춘다. 모든 반도체 웨이퍼로부터 임의의 사이즈의 반도체 다이에 대해 사용하기 위한 기설정된 캐리어 크기를 선택함에 의하여, 유연한 제조 라인이 실행될 수 있다.
재구성된 웨이퍼(296)는, 가령, 캐리어 쪽으로 배향된 PCB 유닛(300)의 접촉 패드(214)와 반도체 다이(124)의 활성 표면(130)과 함께 픽-앤드-플레이스 동작(pick and place operation)을 사용하여, 캐리어(290) 및 인터페이스 레이어(292)에 도 2e로부터의 반도체 다이(124)와 PCB 유닛(300)을 장착하여 형성된다. 더미 패턴(216)은 PCB 유닛(300)의 왜곡을 줄여서, PCB 유닛이 인터페이스 레이어(292) 상에 평평하게 놓이도록 한다. 따라서, 코어 기판(202) 맞은편의 절연 레이어(218)의 표면은 인터페이스 레이어(292)에 완전히 접촉한다. PCB 유닛(300)과 인터페이스 레이어(292) 사이의 갭이 없어서 몰드 블리드와 플라잉 PCB를 줄인다.
도 5b는 평면도로 도 5a로부터의 재구성된 웨이퍼(296)의 부분 레이아웃을 도시한다. 반도체 다이(124)는 일정한 간격으로 캐리어(290) 및 인터레이스 레이어(292) 상에 놓인다. PCB 유닛 또는 Y-바(300)는 수평으로 인접한 반도체 다이(124) 사이의 인터페이스 레이어(292) 상에 놓인다. PCB 유닛 또는 X-바(302)는 수직으로 인접한 반도체 다이(124) 사이의 인터페이스 레이어(292) 상에 놓인다. PCB 유닛들(300 및 302)은 도 3f-3i와 유사하나, PCB 유닛들(300 및 302)은 PCB 판넬(232)로부터 다양한 길이로 커팅된다. 평면도에서, 반도체 다이(124)의 표면(128)뿐만 아니라, PCB 유닛들(300 및 302)의 접촉 패드(210) 및 절연 레이어(212)는 직접 볼 수 있다. 인접한 반도체 다이(124), PCB 유닛(300) 및 PCB 유닛(302)들 사이에 공간이 제공되어서, 인터페이스 레이어(292)는 PCB 유닛과 반도체 다이 사이에서 볼 수 있다. 다른 실시예에서, PCB 유닛(300) 또는 PCB 유닛(302)은 짧은 길이로 커팅되어서, 인접한 PCB 유닛들간에 추가 공간을 제공한다. 쏘우 스트리트(306)는, 개개의 반도체 다이(124)가 별개의 패키지로의 이후의 싱귤레이션을 위한 공간을 나타낸다.
일 실시예에서, 반도체 다이(124)와 인접한 PCB 유닛들(300 및 302) 사이에, 적어도 300 ㎛ 의 거리가 제공된다. 또 다른 실시예에서, 반도체 다이(124)와 인접한 PCB 유닛들(300 및 302) 사이에, 적어도 200 ㎛ 의 거리가 제공된다. 일 실시예에서, 개개의 접촉 패드(210)와 인접한 쏘우 스트리트(306) 사이의 거리는 80 ㎛ 이다. PCB 유닛들(300 및 302)은 반도체 다이(124)의 두께 보다 작은 두께를 포함한다. 일 실시예에서, PCB 유닛(300)과 PCB 유닛(302)은, 재구성된 웨이퍼(296)의 균형을 맞추고 패키지 왜곡을 줄이기 위하여, 서로 다른 CTE 값을 가진 코어 기판으로 형성된다.
도 5c에서, 인캡슐런트 또는 몰딩 컴파운드(310)는, 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 리퀴드 인캡슐런트 몰딩, 진공 라미네이션, 스핀 코팅 또는 다른 적절한 도포용 도구를 사용하여, 절연 물질로서 PCB 유닛들(300 및 302) 및 캐리어(290)를 사용하여 반도체 다이(124) 위에 증착된다. 특히, 인캡슐런트(310)는 측면 및 반도체 다이(124)의 표면, 측면, 절연 레이어(212) 및 PCB 유닛들(300 및 302)의 전도성 레이어(210)를 커버한다. 인캡슐런트(310)는 필러를 포함하는 에폭시 레진, 필러를 포함하는 에폭시 아크릴레이트 또는 적절한 필러를 포함하는 폴리머와 같은 폴리머 합성 물질일 수 있다. 인캡슐런트(310)는 비전도성이고, 외부 요소와 오염물질로부터 반도체 장치를 환경적으로 보호한다. 또한, 인캡슐런트(310)는 광 노출에 의한 퇴화로부터 반도체 다이(124)를 보호한다.
가령, 몰드 블리드 및 플라잉 PCB 유닛과 같은 제조 결함은, 압축 몰딩이 인캡슐런트(310)를 형성하는데 사용될 때 발생한다. 몰드 블리드는 인캡슐런트(310)가 인터페이스 레이어(292)와 PCB 유닛(300), PCB 유닛(302) 또는 반도체 다이(124) 사이에서 블리드될 때 발생한다. 몰드 블리드에 의해, 인캡슐런트(310)는 PCB 유닛들(300 또는 302)의 접촉 vom(214) 또는 반도체 다이(124)의 전도성 레이어(132)를 커버한다. 접촉 패드(214) 또는 전도성 레이어(132)가 커버될 때, 이후에 형성되는 RDL과의 전기적 접촉이 어렵다. 일부 예에서, 접촉 패드(214) 또는 전도성 레이어(132)를 커버하는 인캡슐런트는 추가 공정 단계를 사용하여 제거되어야 한다. 다른 예에서, 접촉 패드(214) 또는 전도성 레이어(132)를 커버하는 인캡슐런트는 이후에 형성되는 RDL을 막고, 전기적으로 개방된 회로를 형성한다.
플라잉 PCB 유닛은, 인캡슐런트(310)의 압축 몰딩으로부터의 압력에 의해 개개의 PCB 유닛(300 또는 302)이 캐리어(290)에 대해 이동할 때의 상태를 기술한다. PCB 유닛(300 또는 302)이 캐리어(290) 상에 적절한 정렬로부터 이탈할 때, 이후에 형성되는 RDL은 접촉 패드(214)와 적절히 연결될 수 없다. 더미 패턴(216) 때문에, PCB 유닛들(300 및 302)은 표면(204)과 표면(206) 상의 전도성 물질과 대략 동일한 양을 포함한다. 표면(204)과 표면(206)상에 위치되는 전도성 물질의 균형은 왜곡을 줄여서, 압축 몰딩 동안에, 몰드 블리드를 제어하고 플라잉 PCB 유닛을 줄인다.
도 5d에서, 캐리어(290)와 인터페이스 레이어(292)는 화학적 에칭, 기계적 필링, 화학적 기계적 평탄화(CMP), 기계적 그라인딩, 열적 베이크, UV광, 레이저 스캐닝 또는 습식 스트립핑에 의해 제거되어서, PCB 유닛들(300 및 302)의 접촉 패드(214)와 절연 레이어(218)뿐만 아니라 반도체 다이(124)의 전도성 레이어(132)와 절연 레이어(160)를 노출시킨다. 반도체 다이의 측면뿐만 아니라 반도체 다이(124)의 표면(128)은 보호 판넬로서, 인캡슐런트(310)에 의해 커버된 채로 남아서, 특히, 표면 장착 반도체 다이일 때, 생산량을 증가시킨다.
도 5e에서, 절연 또는 패시베이션 레이어(320)는 절연 레이어(160), 절연 레이어(218), 전도성 레이어(132), 접촉 패드(214) 및 인캡슐런트(310) 위에 형성된다. 절연 레이어(320)는 SiO2, Si3N4, SiON, Ta2O5, Al2O3 또는 유사한 절연 및 구조적 특성을 가진 그 밖의 물질의 하나 이상의 레이어를 포함한다. 절연 레이어(320)는 절연 레이어(160)와 절연 레이어(218)의 윤곽선을 따른다. 따라서, 절연 레이어(160), 절연 레이어(218), 전도성 레이어(132), 접촉 패드(214) 및 인캡슐런트(310)의 노출된 부분은 절연 레이어(320)에 의해 커버된다. 절연 레이어(320)는, 재구성된 웨이퍼(296)에 걸쳐 실질적으로 평평한 마주보는 반도체 다이(124)의 표면을 포함한다. 절연 레이어(320)의 일부는 LDA, 에칭 또는 그 밖의 적절한 공정에 의해 제거되어서, 이후의 전기적 연결을 위해 전도성 레이어(132)와 접촉 패드(214)를 노출 시킨다.
전기적 전도성 레이어(322)는, PVD, CVD, 전해 도금, 비전해 도금 또는 그 밖의 적절한 금속 증착 공정을 사용하여, 절연 레이어(320)와 재구성된 웨이퍼(296) 위에 형성된다. 전도성 레이어(322)는 Al, Cu, Sn, Ni, Au, Ag 또는 그 밖의 적절한 전기적 전도성 물질의 하나 이상의 레이어를 포함한다. 일 실시예에서, 전도성 레이어(322)는 Ti/Cu, 티타늄 텅스텐(TiW)/Cu 또는 커플링제/Cu의 부착 또는 씨드(seed) 레이어를 포함한다. Ni, Au, 또는 Ag와 같은 우수한 습식 에칭 선택도를 가진 또 다른 금속이 씨드 레이어에 선택적으로 추가된다. 씨드 레이어는 스퍼터링, 비전해 도금에 의해 증착되거나, 전해 도금과 결합되고 라미네이트된 Cu 호일을 증착시켜서 증착된다. 전도성 레이어(322)는 전도성 레이어(132)와 접촉 패드(214)에 전기적으로 연결된다. 전도성 레이어(322)의 일부는 반도체 다이(124)의 디자인과 기능에 따라 전기적으로 공통되거나 전기적으로 고립될 수 있고, 팬-아웃하기 위한 RDL로서 역할을 하고, 반도체 다이로부터의 전기적 연결부를 연장시킨다.
도 5f에서, 절연 또는 패시베이션 레이어(324)는 절연 레이어(320)과 전도성 레이어(322) 위에 형성된다. 절연 레이어(324)는 SiO2, Si3N4, SiON, Ta2O5, Al2O3 또는 유사한 절연 및 구조적 특성을 가진 그 밖의 물질의 하나 이상의 레이어를 포함한다. 절연 레이어(324)는 전도성 레이어(322)의 윤곽선을 따른다. 따라서, 절연 레이어(320)와 전도성 레이어(322)의 노출된 부분은 절연 레이어(324)에 의해 커버된다. 절연 레이어(324)는 재구성된 웨이퍼(296)에 걸쳐 실질적으로 평평한 반도체 다이(124)와 마주보는 표면을 포함한다. 절연 레이어(324)의 일부는 LDA, 에칭 또는 그 밖의 적절한 공정에 의해 제거되어서, 이후의 전기적 연결을 위해 전도성 레이어(322)를 노출 시킨다.
전기적 전도성 레이어(326)는, PVD, CVD, 전해 도금, 비전해 도금 또는 그 밖의 적절한 금속 증착 공정을 사용하여, 절연 레이어(324)와 재구성된 웨이퍼(296) 위에 형성된다. 전도성 레이어(326)는 Al, Cu, Sn, Ni, Au, Ag 또는 그 밖의 적절한 전기적 전도성 물질의 하나 이상의 레이어를 포함한다. 일 실시예에서, 전도성 레이어(326)는 Ti/Cu, 티타늄 텅스텐(TiW)/Cu 또는 커플링제/Cu의 부착 또는 씨드 레이어를 포함한다. Ni, Au, 또는 Ag와 같은 우수한 습식 에칭 선택도를 가진 또 다른 금속이 씨드 레이어에 선택적으로 추가된다. 씨드 레이어는 스퍼터링, 비전해 도금에 의해 증착되거나, 전해 도금과 결합되고 라미네이트된 Cu 호일을 증착시켜서 증착된다. 전도성 레이어(326)는 전도성 레이어(322)를 통하여 전도성 레이어(132)와 접촉 패드(214)에 전기적으로 연결된다. 전도성 레이어(326)의 일부는 반도체 다이(124)의 디자인과 기능에 따라 전기적으로 공통되거나 전기적으로 고립될 수 있고, 팬-아웃하기 위한 RDL로서 역할을 하고, 반도체 다이로부터의 전기적 연결부를 연장시킨다.
도 5g에서, 절연 또는 패시베이션 레이어(328)는 절연 레이어(324)와 전도성 레이어(326) 위에 형성된다. 절연 레이어(328)는 SiO2, Si3N4, SiON, Ta2O5, Al2O3 또는 유사한 절연 및 구조적 특성을 가진 그 밖의 물질의 하나 이상의 레이어를 포함한다. 절연 레이어(328)는 전도성 레이어(326)의 윤곽선을 따른다. 따라서, 절연 레이어(324)와 전도성 레이어(326)의 노출된 부분은 절연 레이어(328)에 의해 커버된다. 절연 레이어(328)는 재구성된 웨이퍼(296)에 걸쳐 실질적으로 평평한 반도체 다이(124)와 마주보는 표면을 포함한다. 절연 레이어(328)의 일부는 LDA, 에칭 또는 그 밖의 적절한 공정에 의해 제거되어서, 이후의 전기적 연결을 위해 전도성 레이어(326)를 노출 시킨다.
전기적 전도성 범프 물질은 증발 탈수법, 전해 도금, 비전해 도금, 볼 드랍(ball drop) 또는 스크린 프린팅 공정을 사용하여 전도성 레이어(326) 위에 증착된다. 범프 물질은, 선택적인 플럭스 용액(flux solution)과 함께, Al, Sn, Ni, Au, Ag, 납(Pb), 비스무스(Bi), Cu, 솔더 및 이들의 조합일 수 있다. 예를 들어, 범프 물질은 공융(eutectic) Sn/Pb, 하이-리드 솔더(high-lead solder) 또는 리드-프리 솔더(lead-free solder)일 수 있다. 범프 물질은 적절한 부착 또는 본딩 공정을 사용하여 전도성 레이어(326)에 본딩된다. 일 실시예에서, 범프 물질은 녹는점 이상으로 물질을 가열하여 리플로되어 볼 또는 범프(330)를 형성시킨다. 일부 응용예에서, 범프(330)는 두 번 리플로되어 전도성 레이어(326)에 전기적 접촉을 개선시킨다. 일 실시예에서, 범프(330)는 언더 범프 메탈리제이션(Under Bump Metallization, UBM) 레이어 위에 형성된다. 또한, 범프(330)는 전도성 레이어(326)에 압축 본딩 또는 열압축 본딩될 수 있다. 범프(330)는 전도성 레이어(326) 위에 형성될 수 있는 한 유형의 연결 구조물을 나타낸다. 또한, 연결 구조물은 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프 또는 그 밖의 전기적 연결부를 사용할 수 있다.
도 5h에서, 재구성된 웨이퍼(296)는 선택적인 백 그라인딩 테입(338) 상에 놓이고, 그라인더(340) 또는 그 밖의 적절한 기계적 또는 에칭 공정으로 백 그라인딩 작업을 거쳐서, 재구성된 웨이퍼의 두께를 줄이고, 반도체 다이(124)를 노출시킨다. 백 그라인딩 작업은 재구성된 웨이퍼의 전체 너비에 걸쳐 실질적으로 일정한 재구성된 웨이퍼(296)의 새로운 표면(350)을 남긴다. 인캡슐런트(310)의 일부는 백 그라인딩 이후에, 절연 레이어(212) 위에 남는다. 다른 실시예에서, 백 그라인딩 작업은 절연 레이어(212)를 노출시킨다. 고품질 폴리싱이 요구되는 일부 실시예에서, 추가의 슬러리 폴리싱이 재구성된 웨이퍼(296)의 표면(350) 상에서 수행된다.
도 5i에서, 선택적인 백사이드 보호 또는 왜곡 밸런스 레이어(352)가 PVD, CVD, 프린팅, 라미네이션, 스핀 코팅, 스프레이 코팅, 신터링 또는 열 산화를 사용하여 재구성된 웨이퍼(296)의 표면(350) 위에 형성된다. 왜곡 밸런스 레이어(352)는 SiO2, Si3N4, SiON, Ta2O5, Al2O3 또는 유사한 절연 및 구조적 특성을 가진 그 밖의 물질의 하나 이상의 레이어를 포함한다. 왜곡 밸런스 레이어(352)는 반도체 다이(124)를 보호하고, 재구성된 웨이퍼(296)에 대한 왜곡 튜닝 능력을 제공한다. 일 실시예에서, 왜곡 밸런스 레이어(352)는 스냅-경화 열경화성 접착제(snap-cure thermoset adhesive)를 포함한다. 백 그라인딩 테입(338)은 왜곡 밸런스 레이어(352)의 형성 이후에 제거된다.
도 5j에서, 재구성된 웨이퍼(296)는 지지 테입(358)으로 다시 테이핑된다. 오프닝(360)은 왜곡 밸런스 레이어(352)와 인캡슐런트(310)를 통해 형성되어서, 레이저(362)를 사용하여 LDA에 의해 접촉 패드(210)를 노출시킨다. 일 실시예에서, 오프닝(360)의 하단 지름은 접촉 패드(210) 보다 더 큰 적어도 60 ㎛ 이고, 오프닝(360)의 상단 지름은 인접한 접촉 패드(210)의 피치 보다 더 크다. 다른 실시예에서, 오프닝(360)의 상단 지름은 인접한 접촉 패드(210)의 피치 보다 작아서, 왜곡 밸런스 레이어(352)의 일부는 인접한 접촉 패드(210) 사이에 남는다. 오프닝(360)이 형성된 이후에, 재구성된 웨이퍼(296)는 클리닝 공정을 거치고 난 후에, 선택적인 Cu 유기적 납땜성질 보존(Organic Solderability Preservative, OSP) 공정을 거친다.
도 5k에서, 지지 태입(358)이 제거되고, 반도체 다이(124)가 쏘우 블레이드 또는 레이저 커팅 툴(370)로 왜곡 밸런스 레이어(352), 인캡슐런트(310), PCB 유닛들(300 및 302) 및 절연 레이어들(320, 324 및 328)을 통하여 개개의 패키지(372)로 싱귤레이트된다. 도 6은 싱귤레이션 이후의 패키지(372)를 도시한다. 반도체 다이(124)는, 팬-아웃하기 위한 RDL 구조물로 역할을 하고 반도체 다이로부터의 전기적 연결부를 연장시키는 전도성 레이어들(322 및 326)을 통하여 범프(330)에 전기적으로 연결된다. 패키지(372)는 전기적 및 기계적 연결을 위하여 범프(330)를 사용하여 기판 또는 또 다른 반도체 패키지에 장착된다. 제2 반도체 패키지 또는 다른 전자 장치는 패키지(372)에 장착되고, 접촉 패드(210), 비아(208), 전도성 레이어(322) 및 전도성 레이어(226)를 통하여 반도체 다이(124) 및 범프(330)에 전기적으로 연결된다. 패키지(372)는 서로 마주 보는 반도체 다이에 인접한 두 개의 서로 다른 PCB 유닛(300)의 절반을 포함하는 반도체 다이(124)를 포함한다. 두 개의 서로 다른 PCB 유닛(302)의 절반은 반도체 다이(124)에 인접한 패키지(372) 내에 서로 마주보고 있고, PCB 유닛(300)에 수직으로 정렬된다. 다시 말해, 반도체 다이(124)는, 반도체 다이 주위에 직사각형 또는 정사각형을 형성하는, 두 개의 서로 다른 PCB 유닛(300)의 절반과 두 개의 서로 다른 PCB 유닛(302)의 절반으로 둘러싸인다. PCB 유닛들(300 및 302)은 패키지(372)를 통하여 반도체 다이(124) 주위에 전기적 연결부를 제공한다. PCB 유닛들(300 및 302)은 더미 패턴(216)을 포함하여, 표면들(204 및 206) 상의 전도성 물질의 양의 균형을 맞춘다. 표면들(204 및 206)상의 전도성 물질에 의해 커버되는 대략 동일한 표면적으로, PCB 유닛들(300 및 302)의 왜곡은 제어된다. 몰드 블리드와 플라잉 PCB의 발생이 감소된다. 따라서, PCB 유닛들(300 및 302)은 인캡슐런트(310)의 압축 몰딩 이후에 적절히 정렬된다. 전도성 레이어(322)는 접촉 패드(214)에 적절한 전기적 연결부를 만들 수 있어서, 오프닝(360)은 접촉 패드(210)를 적절히 노출시킬 수 있다.
도 5i에 연속으로, 도 7a는 반도체 다이(124)와 PCB 유닛들(300 및 302)을 포함하는 반도체 패키지를 형성하는 대안적인 실시예를 도시한다. 도 5i로부터의 재구성된 웨이퍼(296)는 지지 테입(358)으로 다시 테이핑된다. 왜곡 밸런스 레이어(352), 인캡슐런트(310) 및 절연 레이어(212)의 일부는 부분 그라인딩 또는 와이드-그라인드 다이싱 공정을 사용하여 제거된다. 접촉 패드(210)는 또 다른 반도체 패키지 또는 전자 장치와 이후의 전기적 연결을 위해 노출된다. 접촉 패드(210)의 표면은 절연 레이어(212)의 표면과 동일 평면을 이룬다. 접촉 패드(210)가 노출된 이후에, 재구성된 웨이퍼(296)는 클리닝 공정을 거친 후에 선택적인 Cu OSP 공정을 거친다.
도 7b에서, 지지 태입(358)이 제거되고, 반도체 다이(124)는 쏘우 블레이드 또는 레이저 커팅 툴(380)로 PCB 유닛들(300 및 302) 및 절연 레이어들(320, 324 및 328)을 통하여 개개의 패키지(382)로 싱귤레이트된다. 도 7c는 싱귤레이션 이후의 패키지(382)를 도시한다. 반도체 다이(124)는, 팬-아웃하기 위한 RDL 구조물로 역할을 하고 반도체 다이로부터의 전기적 연결부를 연장시키는 전도성 레이어들(322 및 326)을 통하여 범프(330)에 전기적으로 연결된다. 패키지(382)는 전기적 및 기계적 연결을 위하여 범프(330)를 사용하여 기판 또는 또 다른 반도체 패키지에 장착된다. 제2 반도체 패키지 또는 다른 전자 장치는 패키지(382)에 장착되고, 접촉 패드(210), 비아(208), 전도성 레이어(322) 및 전도성 레이어(226)를 통하여 반도체 다이(124) 및 범프(330)에 전기적으로 연결된다. 패키지(382)는 서로 마주 보는 반도체 다이에 인접한 두 개의 서로 다른 PCB 유닛(300)의 절반을 포함하는 반도체 다이(124)를 포함한다. 두 개의 서로 다른 PCB 유닛(302)의 절반은 반도체 다이(124)에 인접한 패키지(372) 내에 서로 마주보고 있고, PCB 유닛(300)에 수직으로 정렬된다. PCB 유닛들(300 및 302)은 반도체 다이(124) 주위에 전기적 연결부를 제공한다. PCB 유닛들(300 및 302)은 더미 패턴(216)을 포함하여, 표면들(204 및 206) 상의 전도성 물질의 양의 균형을 맞춘다. 표면들(204 및 206)상의 전도성 물질에 의해 커버되는 대략 동일한 표면적으로, 몰드 블리드 및 플라잉 PCB의 발생은 감소된다. PCB 유닛들(300 및 302)은 인캡슐런트(310)의 압축 몰딩 이후에 적절히 정렬되어서, 전도성 레이어(322)가 접촉 패드(214)에 적절한 전기적 연결부를 만들 수 있도록 한다.
도 8a는 PCB 판넬(400)을 도시한다. PCB 판넬(400)은 도 3i의 PCB 판넬(232)과 유사하다. 개개의 PCB 유닛 또는 Y-바(402)로 싱귤레이트되기 이전에, 쓰루-홀 또는 오프닝(404)은 레이저 드릴링, 기계 드릴링, DRIE 또는 그 밖의 적절한 공정에 의해 PCB 판넬(400)을 통하여 형성된다. 오프닝(404)은 다이싱 커프 또는 쏘우 스트리트(406)을 따라 형성되어서, PCB 판넬(400)이 개개의 PCB 유닛(402)으로 싱귤레이트될 때, 각 개개의 오프닝(404)은 두 개의 싱귤레이트된 PCB 유닛의 측벽에 인덴테이션(indentation)을 형성한다.
도 8b는 PCB 판넬(420)을 도시한다. PCB 판넬(420)은 PCB 판넬(400)과 유사하다. 개개의 PCB 유닛 또는 X-바(422)로 싱귤레이트되기 이전에, 쓰루-홀 또는 오프닝(424)은 레이저 드릴링, 기계 드릴링, DRIE 또는 그 밖의 적절한 공정에 의해 PCB 판넬(420)을 통하여 형성된다. 오프닝(424)은 다이싱 커프 또는 쏘우 스트리트(426)을 따라 형성되어서, PCB 판넬(420)이 개개의 PCB 유닛(422)으로 싱귤레이트될 때, 각 개개의 오프닝(424)은 두 개의 싱귤레이트된 PCB 유닛의 측벽에 인덴테이션을 형성한다.
도 8c는 재구성된 웨이퍼(440)을 도시한다. 재구성된 웨이퍼(440)는 도 5b의 재구성된 웨이퍼(296)와 유사하다. PCB 유닛(402)은 오프닝(404)을 통하여 PCB 판넬(400)을 싱귤레이트하여 형성된 인덴테이션(442)을 포함한다. PCB 유닛(422)은 오프닝(424)을 통하여 PCB 판넬(420)을 싱귤레이트하여 형성된 인덴테이션(444)을 포함한다. 재구성된 웨이퍼(440)는 평면도로 레이드 아웃되어서, PCB 유닛(402)의 각 인덴테이션(442)이 PCB 유닛(422)의 인덴테이션(444)를 향하고 인접한다. 인덴테이션들(442 및 444)은 인캡슐런트에 대한 PCB 유닛들(402 및 422)의 부착력을 증가시키고, 이는 도 5c의 인캡슐런트(310)와 유사하게, 재구성된 웨이퍼(440) 위에서 이후에 형성된다. 인덴테이션들(442 및 444)은 인캡슐런트로 채워진다. 인덴테이션들(442 및 444) 내에 위치된 인캡슐런트는 경화되어 단단하게 되어서, 재구성된 웨이퍼(440) 내에 PCB 유닛들(402 및 422)이 제자리에 유지하기 위한 추가적인 힘을 제공한다. 또한, 인덴테이션들(442 및 444)은 인접한 PCB 유닛들(402 및 422) 사이의 영역에서의 응력 집중을 풀어주는데 도움을 준다. 재구성된 웨이퍼(440)는 도 5c-5k 및 도 6에 도시된 공정과 유사한 반도체 패키지를 형성하는 공정을 거친다. 반도체 다이(124)는 쏘우 스트리트(450)를 통하여 싱귤레이트되어서 개개의 반도체 패키지를 생성한다.
도 8d는 재구성된 웨이퍼(460)를 도시한다. 재구성된 웨이퍼(460)는 도 8c의 재구성된 웨이퍼(440)와 유사하다. PCB 유닛(402)은 오프닝(404)을 통하여 PCB 판넬(400)을 싱귤레이트하여 형성된 인덴테이션(442)을 포함한다. 또한, PCB 판넬(400)이 개개의 PCB 유닛으로 싱귤레이트되기 이전에, PCB 유닛(402)은 레이저 드릴링, 기계 드릴링, DRIE 또는 그 밖의 적절한 공정을 사용하여 형성된 쓰루-홀 또는 오프닝(462)을 포함한다. 일부 오프닝(462)은 쏘우 스트리트(406)상에 형성되어서, PCB 판넬(400)이 싱귤레이트 될 때, 오프닝(462)은 인덴테이션(442)과 유사한 개개의 PCB 유닛(402)의 측벽에 인덴테이션을 형성한다. PCB 유닛(422)은 오프닝(424)을 통하여 PCB 판넬(420)을 싱귤레이트하여 형성된 인덴테이션(444)을 포함한다. 또한, PCB 판넬(420)을 싱귤레이트하기 이전에, PCB 유닛(422)은 레이저 드릴링, 기계 드릴링, DRIE 또는 그 밖의 적절한 공정을 사용하여 형성된 쓰루-홀 또는 오프닝(464)을 포함한다. 일부 오프닝(464)은 쏘우 스트리트(426) 상에 형성되어서, PCB 판넬(420)이 싱귤레이트 될 때, 오프닝(464)은 인덴테이션(444)과 유사한 개개의 PCB 유닛(422)의 측벽에 인덴테이션을 형성한다.
재구성된 웨이퍼(460)는 평면도로 레이드 아웃되어서, PCB 유닛(402)의 각 인덴테이션(442)이 PCB 유닛(422)의 인덴테이션(444)를 향하고 인접한다. 인덴테이션(442), 인덴테이션(444), 오프닝(462) 및 오프닝(464)은 인캡슐런트에 대한 PCB 유닛들(402 및 422)의 부착력을 증가시키고, 이는 도 5c의 인캡슐런트(310)와 유사하게, 재구성된 웨이퍼(440) 위에서 이후에 형성된다. 인덴테이션(442), 인덴테이션(444), 오프닝(462) 및 오프닝(464)은 인캡슐런트로 채워지고, 이는 경화되어 단단해진다. 오프닝들(462 및 464)에 위치되는 경화된 인캡슐런트는 재구성된 웨이퍼(460) 내에 PCB 유닛들(402 및 422)이 제자리에 유지하기 위한 추가적인 힘을 제공한다. 또한, 인덴테이션들(442 및 444)은 인접한 PCB 유닛들(402 및 422) 사이의 영역에서의 응력 집중을 풀어주는데 도움을 준다.
도 8e는 인캡슐런트(468)가 재구성된 웨이퍼(460) 위에 증착된 후의 오프닝(462)을 도시한다. 인캡슐런트(468)는 오프닝(462)을 채우고, 재구성된 웨이퍼(460) 내에 PCB 유닛(402)이 제자리에 유지되도록 지지부를 제공한다. 재구성된 웨이퍼(460)가 쏘우 스트리트(470)를 통하여 개개의 반도체 패키지로 싱귤레이트 될 때, 오프닝(462) 내의 인캡슐런트의 일부는 싱귤레이트된 반도체 패키지의 각각에 남고, 반도체 패키지 내에 PCB 유닛(402)을 제자리에 유지되도록 한다. 오프닝(464)은 오프닝(462)과 동일한 방식으로 작용한다.
도 8f는 인캡슐런트(468)로 채워진 인덴테이션들(444 및 464)을 포함하는 PCB 유닛(422)의 측면도를 도시한다. 인캡슐런트(468)는 인덴테이션들(444 및 464)을 채우고, 재구성된 웨이퍼(460) 내에 PCB 유닛(422)이 제자리에 유지되도록 지지부를 제공한다. 인덴테이션들(442 및 462)은 인덴테이션들(444 및 464)과 동일한 방식으로 작용한다.
도 8g는 PCB 판넬(400)을 개개의 PCB 유닛(402)으로 싱귤레이트하기 위한 대안적인 실시예를 도시한다. 스텝-컷이 PCB 판넬(400)을 싱귤레이트하는데 사용된다. PCB 판넬(400)은 표면(204)을 관통하여 싱귤레이트하는데 사용되는 것보다 더 넓은 블레이드를 사용하여, 표면(206)을 관통하여 싱귤레이트 된다. 립 또는 플랜지(471)는 PCB 유닛(402)의 둘레 주위에서 형성된다. 플랜지(471)는 재구성된 웨이퍼(460)의 일부로서 인캡슐런트(468) 내에 내장된다. 인캡슐런트(468)에 내ㅈkd된 플랜지(471)는 제자리에 PCB 유닛(402)을 유지시키는데 도움을 준다. 플랜지(471)는 표면(204)을 연장시켜서, 표면(204)은 표면(206)의 너비 보다 큰 너비를 가진다. 표면(204)은 표면(206) 보다 더 넓은 표면적을 가진다. 플랜지(471)를 포함하는 도 8g의 실시예는, PCB 유닛(402)이 0.35 mm 이하인 비아(208)의 피치를 포함하는 디자인에서 특히 유용하다.
재구성된 웨이퍼(460)는 도 5c-5k 및 도 6에 도시된 공정과 유사한 반도체 패키지를 형성하는 공정을 거친다.
도 8h는 제구성된 웨이퍼(480)를 도시한다. 재구성된 웨이퍼(480)는 도 5b의 재구성된 웨이퍼(296)과 유사하나, 비아(208), 접촉 패드(210) 및 접촉 패드(214)는 서로 다른 패턴으로 형성된다. PCB 유닛들(482 및 484)이 형성되어서, PCB 유닛이 반도체 다이(124)에 인접하여 놓일 때, 각 PCB 유닛의 더미 PCB 영역(486)은 반도체 다이 근처에 위치된다. 더미 PCB 영역(486)은 비아(208), 전도성 패드(210) 또는 전도성 패드(214) 없이 형성된다. 더미 영역(486)의 패턴은 재구성된 웨이퍼(480)의 왜곡을 제어하도록 설계된다. 일 실시예에서, 반도체 다이(124)의 영역이 반도체 다이(124)와 PCB 유닛들(482 및 484)로 형성된 최종 반도체 패키지의 전체 영역의 70% 이상일 때, 더미 PCB 영역(486)이 사용된다. 더미 PCB 영역(486)의 크기와 모양은 재구성된 웨이퍼(480)의 왜곡을 필요한 만큼 튜닝하기 위해 조절된다. 재구성된 웨이퍼(480)는 도 5c-5k 및 도 6에 도시된 공정과 유사한 반도체 패키지를 형성하는 공정을 거친다. 반도체 다이(124)는 쏘우 스트리트(490)를 통하여 싱귤레이트되어서 개개의 반도체 패키지를 생성한다.
도 8i는 재구성된 웨이퍼(500)를 도시한다. 재구성된 웨이퍼(500)는 도 5b의 재구성된 웨이퍼(296)과 유사하나, PCB 유닛들(300 및 302)과 비교하여, PCB 유닛들(502 및 504)의 중앙에 형성된 비아(208)의 몇몇의 행을 포함한다. PCB 유닛들(502 및 504)은 재구성된 웨이퍼(500)의 쏘우 스트리트(510)에 인접한 PCB 유닛들(502 및 504)의 중앙 부분을 따라 이어지는 쓰루-홀 또는 오프닝(506)의 행을 포함한다. 오프닝(506)은, 레이저 드릴링, 기계 드릴링, DRIE 또는 그 밖의 적절한 공정을 사용하여 형성되고, 도 5c에 도시된 것과 유사하게, 이후의 공정 단계 동안에 인캡슐런트로 채워진다. 오프닝(506) 내로 증착된 인캡슐런트는 PCB 유닛들(502 및 504)을 제자리에 유지시키기 위한 추가적인 힘을 제공한다. 재구성된 웨이퍼(500)는 도 5c-5k 및 도 6에 도시된 공정과 유사한 반도체 패키지를 형성하는 공정을 거친다. 반도체 다이(124)는 쏘우 스트리트(510)를 통하여 싱귤레이트되어서 개개의 반도체 패키지를 생성한다.
본 발명의 하나 이상의 실시예가 자세히 설명되지만, 당업자는 후술하는 청구항에서 제시된 본 발명의 범위를 벗어남 없이 이들 실시예에 대한 수정예와 적응예를 인식할 것이다.

Claims (22)

  1. 캐리어(carrier)를 준비하는 단계;
    기판을 준비하는 단계;
    상기 기판의 제1 표면 위에 제1 전도성 레이어를 형성하는 단계;
    상기 기판의 제2 표면 위에 제2 전도성 레이어를 형성하는 단계 - 상기 제2 전도성 레이어는 상기 제2 전도성 레이어가 상기 제1 전도성 레이어와 균형을 이루도록 하기 위한 더미 패턴(dummy pattern)을 포함함 - ;
    상기 캐리어 상에 상기 기판을 배치하는 단계;
    상기 캐리어 상에 상기 기판으로부터 측방으로 오프셋된 반도체 다이를 배치하는 단계;
    상기 캐리어 위, 상기 반도체 다이의 측부 표면과 상기 반도체 다이의 측부 표면과 대향하는 상기 기판의 측부 표면 사이에 인캡슐런트(encapsulant)를 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  2. 제 1 항에 있어서, 상기 기판의 측벽에 인덴테이션(indentation)을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  3. 제 1 항에 있어서, 상기 기판을 관통하는 오프닝을 형성시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  4. 제 3 항에 있어서, 상기 기판의 오프닝에 인캡슐런트를 증착시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  5. 삭제
  6. 삭제
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  10. 삭제
  11. 기판 - 전도성 비아가 상기 기판을 관통해 형성됨 - ;
    상기 기판의 제1 표면의 상기 전도성 비아 위를 포함하는 제1 표면 영역 위에 형성된 제1 전도성 레이어;
    상기 기판의 제2 표면의 상기 전도성 비아 위를 포함하는 제2 표면 영역 위에 형성된 제2 전도성 레이어;
    상기 기판의 제1 표면의 제3 표면 영역 위에 형성되는 더미 전도성 패턴 - 제1 표면 영역과 제3 표면 영역의 합이 제2 표면 영역과 동일함 - ;
    상기 기판의 제1 표면 위에 형성되는 제1 절연 레이어 - 제1 오프닝이 상기 제1 전도성 레이어 위 제1 절연 레이어 내에 형성됨 - ; 및
    기판의 제2 표면 위에 형성되는 제2 절연 레이어 - 제2 오프닝이 제2 전도성 레이어 위 제2 절연 레이어 내에 형성되고 더미 오프닝(dummy opening)이 제2 전도성 레이어의 풋프린트(footprint) 외부의 제2 절연 레이어 내에 형성되며, 상기 더미 오프닝은 제1 절연 레이어의 제1 중량이 제2 절연 레이어의 제2 중량과 균형을 이루도록 구성됨 - 를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 기판의 측벽은 인덴테이션을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서, 상기 기판은 제3 오프닝을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 기판의 제3 오프닝에 위치된 인캡슐런트를 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 삭제
  16. 제11항에 있어서,
    상기 기판에 인접하게 배치되는 반도체 다이, 및
    상기 반도체 다이와 상기 기판의 대향하는 측부 표면들 사이에 증착되는 인캡슐런트를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 반도체 장치로서, 상기 반도체 장치는
    기판,
    상기 기판의 제1 표면 위에 형성되는 복수의 제1 접촉 패드;
    상기 기판의 제2 표면 위에 형성되는 복수의 제2 접촉 패드;
    상기 기판의 제2 표면 위에 형성되는 더미 패턴 - 상기 제1 접촉 패드에 의해 덮이는 제1 표면의 영역이 제2 접촉 패드에 의해 덮이는 제2 표면의 영역과 더미 패턴의 영역의 합과 동일함 - 을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 기판의 측벽은 인덴테이션을 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서, 기판을 관통하는 오프닝을 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 기판의 오프닝에 배치되는 인캡슐런트를 더 포함하는 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서, 상기 기판의 제2 표면 위에 형성되는 절연 레이어 - 더미 오프닝이 상기 절연 레이어 내에 형성됨 - 를 더 포함하는 것을 특징으로 하는 반도체 장치.
  22. 제17항에 있어서,
    상기 기판에 인접하게 배치된 반도체 다이, 및
    상기 반도체 다이와 상기 기판 위에 배치된 인캡슐런트를 더 포함하는 것을 특징으로 하는 반도체 장치.
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