TW201517218A - 具有仿真銅圖案的嵌入式印刷電路板單元之均衡表面的半導體裝置和方法 - Google Patents

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Abstract

一種半導體裝置係具有一基板。一導電貫孔係穿過該基板來加以形成。複數個第一接觸墊係形成在該基板的一第一表面之上。複數個第二接觸墊係形成在該基板的一第二表面之上。一仿真圖案係形成在該基板的第二表面之上。一凹口係形成在該基板的一側壁中。一開口係穿過該基板來加以形成。一種囊封體係沉積在該開口中。一絕緣層係形成在該基板的第二表面之上。一仿真開口係形成在該絕緣層中。一半導體晶粒係相鄰該基板而被設置。一種囊封體係沉積在該半導體晶粒及基板之上。該基板的第一表面係包含一寬度是大於該基板的第二表面的一寬度。

Description

具有仿真銅圖案的嵌入式印刷電路板單元之均衡表面的半導體裝置和方法
本發明係大致有關於半導體裝置，並且更具體而言係有關於一種形成具有藉由一仿真(dummy)銅圖案均衡的頂端及底部導電層的印刷電路板(PCB)單元之半導體裝置和方法。
優先權之主張
本申請案係主張2013年10月29日申請的美國臨時申請案號61/897,176的益處，該申請案係被納入在此作為參考。
半導體裝置係常見於現代的電子產品中。半導體裝置係在電氣構件的數目及密度上變化。離散的半導體裝置一般包含一類型的電氣構件，例如，發光二極體(LED)、小信號電晶體、電阻器、電容器、電感器、以及功率金屬氧化物半導體場效電晶體(MOSFET)。集積的半導體裝置通常包含數百到數百萬個電氣構件。集積的半導體裝置的例子係包含微控制器、微處理器以及各種的信號處理電路。
半導體裝置係執行廣範圍的功能，例如，信號處理、高速的 計算、傳送及接收電磁信號、控制電子裝置、轉換太陽光成為電力、以及產生用於電視顯示器的視覺影像。半導體裝置係見於娛樂、通訊、電力轉換、網路、電腦以及消費者產品的領域中。半導體裝置亦見於軍事的應用、航空、汽車、工業用的控制器、以及辦公室設備。
半導體裝置係利用半導體材料的電氣特性。半導體材料的結構係容許該材料的導電度能夠藉由一電場或基極電流的施加或是透過摻雜的製程來加以操縱。摻雜係將雜質帶入半導體材料中，以操縱及控制半導體裝置的導電度。
一半導體裝置係包含主動及被動的電性結構。包含雙載子及場效電晶體的主動結構係控制電流的流動。藉由改變摻雜的程度以及一電場或基極電流的施加，該電晶體不是提升、就是限制電流的流動。包含電阻器、電容器及電感器的被動結構係在電壓及電流之間產生執行各種電性功能所必要的一種關係。該被動及主動結構係電連接以形成電路，此係使得該半導體裝置能夠執行高速的運算及其它有用的功能。
半導體裝置一般是利用兩個複雜的製程，亦即前端製造及後端製造來加以製造，每個製造潛在涉及數百道步驟。前端製造係牽涉到複數個晶粒在一半導體晶圓的表面上的形成。每個半導體晶粒通常是相同的，並且包含藉由電連接主動及被動構件所形成的電路。後端製造係牽涉到從完成的晶圓單粒化(singulating)個別的半導體晶粒並且封裝該晶粒以提供結構的支撐、電互連以及環境的隔離。如同在此所用的術語"半導體晶粒"係指該字的單數與複數形兩者，並且於是可以指稱單一半導體裝置及多個半導體裝置兩者。
半導體製造的一目標是產出較小的半導體裝置。較小的元件通常消耗較低的功率，具有較高的效能，並且可以更有效率地加以生產。此外，較小的半導體裝置具有一較小的覆蓋區，此係較小的終端產品所期望的。較小的半導體晶粒尺寸可藉由在產生具有較小且較高密度的主動及被動構件之半導體晶粒的前端製程中的改良來達成。後端製程可以藉由在電互連及囊封體上的改良來產生具有較小覆蓋區的半導體裝置封裝。
較小的半導體裝置的製造係依賴對於在多個層級上的多個半導體裝置之間的水平及垂直的電互連，亦即三維的(3-D)元件集積所實施的改良。一種達成較大的集積度以及較小的半導體裝置的目標之方法是將PCB單元相鄰一半導體晶粒來嵌入在單一封裝中。PCB單元係包含預先形成的導電貫孔(via)或是電鍍的通孔(through-hole)(PTH)，其係被用來將電性信號佈線通過一半導體封裝。在一PCB單元的一底部側或是正面側上的接觸墊係連接至一形成在該PCB單元以及一半導體晶粒之上的RDL。在該PCB單元的一頂端側或是背面側上的接觸墊係相對該RDL層而被露出，以用於後續和在一疊層封裝(PoP)配置中的一第二半導體封裝或是其它外部的元件的互連。
用在半導體封裝中的嵌入式PCB單元通常被形成為具有在該PCB單元的頂端側上的接觸墊是大於在該PCB單元的底部側上的接觸墊。在一PCB單元的頂端側上的接觸墊可被形成為較大的，這是因為用在製造該PCB單元的設備功能、或是因為用在後續的互連步驟期間的設備之不同的對準容限的緣故。然而，在一PCB單元的頂端側上之較大的接觸墊係在該PCB單元的頂端側上產生較多的總導電材料，因而在該PCB單元的 側邊之間產生一不均衡。在一PCB單元的頂端側及底部側之間的不均衡的導電材料係在該PCB單元中造成翹曲，此在半導體封裝的囊封及壓縮模製期間證明是有問題的。當一PCB單元的頂端側及底部側不均衡時，許多在壓縮模製期間可能會發生之常見的製造問題更是可能發生。該PCB單元的翹曲係在該PCB單元以及一載體之間造成間隙。當翹曲時，該PCB單元並未平躺且完全接觸在該載體上的載體帶，此係導致增加的溢膠(mold bleed)以及自由移動的(flying)PCB單元的實例。
溢膠係發生在壓縮模製期間，當囊封體(encapsulant)溢出在一PCB單元下面時。在該PCB單元之下的囊封體係因為覆蓋接觸墊表面並且干擾到在該PCB單元以及一接著形成的RDL之間的電連接，因而造成製造缺陷。自由移動的PCB單元係發生在囊封體於壓縮模製期間施加一橫向的力至一PCB單元時，此係使得該PCB單元移動。一PCB單元在囊封期間的移動會妨礙後續該半導體晶粒及封裝的設計所需的RDL與該PCB單元進行適當的接觸。
對於一種降低溢膠以及自由移動的PCB的發生之PCB單元係存在著需求。於是，在一實施例中，本發明是一種製造一半導體裝置之方法，其係包括提供一基板、在該基板的一第一表面之上形成複數個第一接觸墊、在該基板的一第二表面之上形成複數個第二接觸墊、以及在該基板的該第二表面之上形成一仿真圖案的步驟。
在另一實施例中，本發明是一種製造一半導體裝置之方法，其係包括提供一基板、在該基板的一第一表面之上形成一第一導電層、以 及在該基板的一第二表面之上形成一仿真圖案的步驟。
在另一實施例中，本發明是一種包括一基板之半導體裝置。一第一導電層係形成在該基板的一第一表面之上。一仿真圖案係形成在該基板的一第二表面之上。
在另一實施例中，本發明是一種包括一基板之半導體裝置，其係包含一穿過該基板所形成的導電貫孔。一仿真圖案係形成在該基板的一第一表面之上。
50‧‧‧電子裝置
52‧‧‧晶片載體基板(PCB)
54‧‧‧信號線路
56‧‧‧接合線封裝
58‧‧‧覆晶
60‧‧‧球格陣列(BGA)
62‧‧‧凸塊晶片載體(BCC)
66‧‧‧平台柵格陣列(LGA)
68‧‧‧多晶片模組(MCM)
70‧‧‧四邊扁平無引腳封裝(QFN)
72‧‧‧四邊扁平封裝
74‧‧‧內嵌式晶圓級球格陣列(eWLB)
76‧‧‧晶圓級晶片尺寸封裝(WLCSP)
120‧‧‧半導體晶圓
122‧‧‧主體基板材料
124‧‧‧半導體晶粒(構件)
126‧‧‧切割道
128‧‧‧背表面(非主動表面)
130‧‧‧主動表面
132‧‧‧導電層
136‧‧‧測試探針頭
138‧‧‧探針(測試引線)
140‧‧‧電腦測試系統
160‧‧‧絕緣(保護)層
170‧‧‧鋸刀(雷射切割工具)
200‧‧‧PCB單元
202‧‧‧核心基板
204‧‧‧頂端(背)表面
206‧‧‧底部(前)表面
208‧‧‧導電貫孔(PTH)
210‧‧‧接觸墊(導電層)
212‧‧‧絕緣(保護)層
213‧‧‧開口
214‧‧‧接觸墊(導電層)
216‧‧‧仿真圖案(導電層)
218‧‧‧絕緣(保護)層
220‧‧‧開口
226‧‧‧切割道(切割切縫)
230‧‧‧基準標記
232‧‧‧PCB板
234‧‧‧切割道(切割切縫)
236‧‧‧切割道(切割切縫)
240‧‧‧PCB單元
242‧‧‧導電柱
250‧‧‧PCB單元
252‧‧‧導電柱
260‧‧‧PCB單元
262‧‧‧開口
264‧‧‧仿真開口
269‧‧‧PCB單元
270‧‧‧導電貫孔
273‧‧‧3D模製化合物條
274‧‧‧核心基板
276‧‧‧表面
278‧‧‧表面
280‧‧‧導電貫孔(PTH)
282‧‧‧導電層
284‧‧‧接觸墊(導電層)
286‧‧‧仿真圖案(導電層)
288‧‧‧絕緣(保護)層
289‧‧‧3D模製化合物條
290‧‧‧載體(臨時的基板)
292‧‧‧介面層(雙面帶)
296‧‧‧重組晶圓
300‧‧‧PCB單元(Y-條)
302‧‧‧PCB單元(X-條)
306‧‧‧切割道
310‧‧‧囊封體(模製化合物)
320‧‧‧絕緣(保護)層
322‧‧‧導電層
324‧‧‧絕緣(保護)層
326‧‧‧導電層
328‧‧‧絕緣(保護)層
330‧‧‧凸塊(球)
338‧‧‧背面研磨帶
340‧‧‧研磨機
350‧‧‧表面
352‧‧‧翹曲均衡(背面保護)層
360‧‧‧開口
362‧‧‧雷射
370‧‧‧鋸刀(雷射切割工具)
372‧‧‧封裝
380‧‧‧鋸刀(雷射切割工具)
382‧‧‧封裝
400‧‧‧PCB板
402‧‧‧PCB單元(Y-條)
404‧‧‧開口(通孔)
406‧‧‧切割道(切割切縫)
420‧‧‧PCB板
422‧‧‧PCB單元(X-條)
424‧‧‧開口(通孔)
426‧‧‧切割道(切割切縫)
440‧‧‧重組晶圓
442‧‧‧凹口
444‧‧‧凹口
450‧‧‧切割道
460‧‧‧重組晶圓
462‧‧‧開口(通孔)
464‧‧‧開口(通孔)
468‧‧‧囊封體
470‧‧‧切割道
471‧‧‧凸緣(唇狀構造)
480‧‧‧重組晶圓
482‧‧‧PCB單元
484‧‧‧PCB單元
486‧‧‧仿真PCB區域
490‧‧‧切割道
500‧‧‧重組晶圓
502‧‧‧PCB單元
504‧‧‧PCB單元
506‧‧‧開口(通孔)
510‧‧‧切割道
圖1係描繪一PCB，其係具有安裝到該PCB的一表面之不同類型的封裝；圖2a-2e係描繪一具有複數個藉由切割道分開的半導體晶粒之半導體晶圓；圖3a-3i係描繪一種利用一仿真導電的圖案來形成一PCB單元之方法；圖4a-4h係描繪在圖3a-3i中所形成的PCB單元的替代實施例；圖5a-5k係描繪一種利用圖2a-2e的半導體晶粒以及圖3a-3i的PCB單元以形成一半導體封裝之方法；圖6係描繪一根據圖5a-5k所形成的單粒化的半導體封裝；圖7a-7c係描繪一利用圖2a-2e的半導體晶粒以及圖3a-3i的PCB單元以形成一半導體封裝之替代實施例；以及圖8a-8i係描繪形成圖5a-5b的重組晶圓的替代實施例。
本發明係在以下參考該些圖式的說明中，以一或多個實施例來加以描述，其中相同的元件符號係代表相同或類似的元件。儘管本發明係以用於達成本發明之目的之最佳模式來加以描述，但熟習此項技術者將會體認到的是，本揭露內容係欲涵蓋可內含在藉由以下的揭露內容及圖式所支持之所附的申請專利範圍及其等同項所界定的本發明的精神與範疇內的替換物、修改以及等同物。
半導體裝置一般是利用兩個複雜的製程：前端製造及後端製造來加以製造。前端製造係牽涉到複數個晶粒在一半導體晶圓的表面上的形成。在該晶圓上的每個晶粒係包含電連接以形成功能電路的主動及被動電性構件。例如是電晶體及二極體的主動電性構件係具有控制電流流動的能力。例如是電容器、電感器及電阻器的被動電性構件係產生執行電路功能所必要的電壓及電流之間的一種關係。
被動及主動構件係藉由一系列的製程步驟而形成在半導體晶圓的表面之上，該些製程步驟包含摻雜、沉積、微影、蝕刻及平坦化。摻雜係藉由例如是離子植入或熱擴散的技術以將雜質帶入半導體材料中。該摻雜製程係藉由響應於一電場或基極電流來動態地改變該半導體材料的導電度以修改主動元件中的半導體材料的導電度。電晶體係包含具有不同類型及程度的摻雜的區域，該些區域係以使得該電晶體在電場或基極電流的施加時提升或限制電流的流動所必要的來加以配置。
主動及被動構件係藉由具有不同電氣特性的材料層來加以形成。該些層可藉由各種沉積技術來形成，該些技術部分是由被沉積的材料類型所決定的。例如，薄膜沉積可能牽涉到化學氣相沉積(CVD)、物理氣 相沉積(PVD)、電解的電鍍以及無電的電鍍製程。每個層一般是被圖案化，以形成主動構件、被動構件或是構件間的電連接的部分。
後端製造係指切割或單粒化完成的晶圓成為個別的半導體晶粒，並且接著為了結構的支撐、電互連以及環境的隔離來封裝該半導體晶粒。為了單粒化該半導體晶粒，晶圓係沿著該晶圓的非功能區域(稱為切割道或劃線)來被劃線且截斷。該晶圓係利用一雷射切割工具或鋸刀而被單粒化。在單粒化之後，該個別的半導體晶粒係被安裝到一封裝基板，該封裝基板係包含用於和其它系統構件互連的接腳或接觸墊。形成在半導體晶粒之上的接觸墊係接著連接至該封裝內的接觸墊。該些電連接可以利用導電層、凸塊、柱形凸塊、導電膏、或是引線接合來做成。一種囊封體或是其它模製材料係沉積在該封裝之上，以提供實體支撐及電性隔離。該完成的封裝係接著被插入一電氣系統中，並且使得該半導體裝置的功能為可供其它系統構件利用的。
圖1係描繪具有晶片載體基板或是PCB 52之電子裝置50，其中複數個半導體封裝係安裝於PCB 52的一表面之上。視應用而定，電子裝置50可具有一種類型之半導體封裝、或是多種類型之半導體封裝。不同類型之半導體封裝係為了說明之目的而展示於圖1中。
電子裝置50可以是一使用該些半導體封裝以執行一或多種電性功能之獨立的系統。或者，電子裝置50可以是一較大系統之子構件。舉例而言，電子裝置50可以是平板電腦、行動電話、數位相機、或是其它電子裝置的一部份。或者是，電子裝置50可以是一可插入電腦中之顯示卡、網路介面卡或其它信號處理卡。該半導體封裝可包括微處理器、記憶體、 特殊應用積體電路(ASIC)、邏輯電路、類比電路、射頻(RF)電路、離散裝置或其它半導體晶粒或電性構件。小型化及重量減輕是這些產品能夠被市場接受所不可少的。在半導體裝置間的距離可加以縮短，以達到更高的密度。
在圖1中，PCB 52係提供一般的基板以供安裝在該PCB上之半導體封裝的結構支撐及電互連。導電的信號線路54係利用蒸鍍、電解的電鍍、無電的電鍍、網版印刷、或其它適合的金屬沉積製程而被形成在PCB 52的一表面之上或是在層內。信號線路54係提供在半導體封裝、安裝的構件、以及其它外部的系統構件的每一個之間的電性通訊。線路54亦提供電源及接地連接給每一個半導體封裝。
在某些實施例中，一半導體裝置係具有兩個封裝層級。第一層級的封裝是一種用於將半導體晶粒機械及電性地附接至一中間的基板的技術。第二層級的封裝係牽涉到將該中間的基板機械及電性地附接至PCB。在其它實施例中，一半導體裝置可以只有該第一層級的封裝，其中晶粒是直接機械及電性地安裝到該PCB。
為了說明之目的，包含接合線封裝56及覆晶58之數種類型的第一層級的封裝係被展示在PCB 52上。此外，包含球格陣列(BGA)60、凸塊晶片載體(BCC)62、平台柵格陣列(LGA)66、多晶片模組(MCM)68、四邊扁平無引腳封裝(QFN)70、四邊扁平封裝72、內嵌式晶圓級球格陣列(eWLB)74、以及晶圓級晶片尺寸封裝(WLCSP)76之數種類型的第二層級的封裝係被展示安裝在PCB 52上。在一實施例中，eWLB 74是一扇出晶圓級封裝(Fo-WLP)，並且WLCSP 76是一扇入晶圓級封裝(Fi-WLP)。視系統需求而定，以第一及第二層級的封裝類型的任意組合來配置的半導體封裝及其 它電子構件的任意組合都可連接至PCB 52。在某些實施例中，電子裝置50係包含單一附接的半導體封裝，而其它實施例需要多個互連的封裝。藉由在單一基板之上組合一或多個半導體封裝，製造商可將預製的構件納入電子裝置及系統中。由於半導體封裝包括複雜的功能，因此可使用較便宜構件及流線化製程來製造電子裝置。所產生的裝置不太可能發生失效而且製造費用較便宜，從而對於消費者產生較低的成本。
圖2a係展示一具有一種例如是矽、鍺、磷化鋁、砷化鋁、砷化鎵、氮化鎵、磷化銦、矽碳化物或是其它基體半導體材料的主體基板材料122以供結構支撐的半導體晶圓120。如上所述，複數個半導體晶粒或構件124係形成在晶圓120上，其係藉由非主動的晶粒間的晶圓區域或切割道126來加以分開。切割道126係提供切割區域以單粒化半導體晶圓120成為個別的半導體晶粒124。在一實施例中，半導體晶圓120係具有一100-450毫米(mm)的寬度或直徑。
圖2b係展示半導體晶圓120的一部份的橫截面圖。每個半導體晶粒124係具有一背表面或是非主動表面128以及一包含類比或數位電路的主動表面130，該些類比或數位電路係被實施為形成在該晶粒內並且根據該晶粒的電性設計及功能來電互連的主動元件、被動元件、導電層以及介電層。例如，該電路可包含一或多個電晶體、二極體以及其它形成在主動表面130內之電路元件以實施類比電路或數位電路，例如數位信號處理器(DSP)、ASIC、記憶體或是其它信號處理電路。半導體晶粒124亦可包含整合被動元件(IPD)，例如電感器、電容器及電阻器，以供RF信號處理使用。
一導電層132係利用PVD、CVD、電解的電鍍、無電的電鍍 製程、或是其它合適的金屬沉積製程而形成在主動表面130之上。導電層132可以是一或多層的鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、銀(Ag)、或是其它合適的導電材料。導電層132係運作為接觸墊，該些接觸墊係電連接至主動表面130上的電路。如同圖2b中所示，導電層132可形成為接觸墊，該些接觸墊係和半導體晶粒124的邊緣隔一第一距離而並排地加以設置。或者是，導電層132可形成為接觸墊，該些接觸墊是以多個列加以偏置，使得一第一列的接觸墊係和該晶粒的邊緣相隔一第一距離地加以設置，並且一和該第一列交錯的第二列的接觸墊係和該晶粒的邊緣相隔一第二距離地加以設置。
半導體晶圓120係進行電性測試及檢查，以作為一品質管制製程的部分。人工視覺的檢查以及自動化的光學系統係被用來對於半導體晶圓120執行檢查。軟體可被利用在半導體晶圓120的自動化光學分析中。視覺的檢查方法可以利用例如是一掃描式電子顯微鏡、高強度或紫外線的光、或是金相顯微鏡的設備。半導體晶圓120係針對於包含翹曲、厚度變化、表面微粒、不規則性、裂縫、脫層、以及變色之結構的特徵來加以檢查。
在半導體晶粒124內的主動及被動構件係在晶圓層級下對於電性效能及電路功能進行測試。如同在圖2c中所示，每個半導體晶粒124係針對於功能及電性參數而被測試，其係利用一包含複數個探針或測試引線138的測試探針頭136或是其它的測試裝置。探針138係被用來與在每個半導體晶粒124上的節點或接觸墊132做成電性接觸，並且提供電性刺激至該些接觸墊132。半導體晶粒124係響應該些電性刺激，此係藉由電腦測試 系統140來加以量測並且相較於一預期的響應，以測試該半導體晶粒的功能。該電性測試可包含電路功能、引線完整性、電阻率、連續性、可靠度、接面深度、ESD、RF效能、驅動電流、臨界電流、漏電流、以及該構件類型特有的操作參數。半導體晶圓120的該檢查及電性測試係使得通過而被標明為已知良好的晶粒(KGD)的半導體晶粒124能夠用於一半導體封裝。
在圖2d中，絕緣或保護層160係形成在半導體晶圓120的主動表面130之上。絕緣層160係利用PVD、CVD、印刷、疊層、旋轉塗覆或是噴霧塗覆來加以形成。絕緣層160係包含一或多層的二氧化矽(SiO2)、矽氮化物(Si3N4)、氮氧化矽(SiON)、五氧化二鉭(Ta2O5)、鋁氧化物(Al2O3)、焊料阻劑、或是其它具有類似絕緣及結構的性質之材料。絕緣層160的一部分係藉由蝕刻或是雷射直接剝蝕(LDA)來加以移除，以在該絕緣層中形成開口並且露出導電層132以用於後續的電互連。
在圖2e中，半導體晶圓120係利用一鋸刀或是雷射切割工具170，透過切割道126而被單粒化成為個別的半導體晶粒124。該些個別的半導體晶粒124可被檢查及電性測試，以用於單粒化後的KGD的識別。
圖3a-3i係相關於圖1及2a-2e來描繪一種形成一PCB單元200之製程，該PCB單元200將會相鄰半導體晶粒124來加以封裝，以用於穿過該半導體封裝的電互連。圖3a係展示核心基板202的一部分之一橫截面圖。核心基板202係包含一或多個疊層的具有酚醛棉紙、環氧樹脂、樹脂、玻璃布、磨砂玻璃、聚酯、以及其它增強纖維或織物的一組合之聚四氟乙烯預浸物(prepreg)、FR-4、FR-1、CEM-1、或是CEM-3。在一實施例中，核心基板202是一具有編織纖維及填充物的合成物。或者是，核心基板202 係包含一或多個絕緣或保護層。核心基板202係包含頂端(或是背)表面204以及底部(或是前)表面206。在一實施例中，核心基板202的一熱膨脹係數(CTE)是在4-15ppm/℃的範圍中。
在圖3b中，複數個穿通的貫孔係利用雷射鑽孔、機械式鑽孔、或是深反應性離子蝕刻(DRIE)，穿過核心基板202來加以形成。該些貫孔係從表面204到表面206，完全延伸穿過核心基板202。該些貫孔係利用電解的電鍍、無電的電鍍、或是其它適合的沉積製程而被填入Al、Cu、Sn、Ni、Au、Ag、鈦(Ti)、鎢(W)、或是其它適合的導電材料，以形成z方向垂直的互連導電貫孔或是PTH 208。或者是，一導電層係利用PVD、CVD、電解的電鍍、無電的電鍍、或是其它適合的金屬沉積製程以形成在該些穿通的貫孔的側壁之上，並且該些穿通的貫孔的一中心部分係被填入一例如是Cu膏的導電填充物材料、或是一例如為聚合物插塞的絕緣填充物材料。
在圖3c中，一導電層210係利用一例如是印刷、PVD、CVD、濺鍍、電解的電鍍、或是無電的電鍍之圖案化及金屬沉積製程以形成在核心基板202的表面204以及導電貫孔208之上。導電層210係包含一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適合的導電材料。導電層210係電連接至導電貫孔208。導電層210係運作為電連接至導電貫孔208的接觸墊。在其它實施例中，除了接觸墊之外，導電層210更形成選配的基準標記。在一實施例中，導電層210的一厚度是在10-40μm的範圍中。
接觸墊210係在最終的半導體封裝中被露出，以用於後續在一PoP配置中和其它半導體封裝或電子裝置的電互連。另一半導體封裝將會包含機械式連結並且電連接至接觸墊210之導電的凸塊、柱、或是其它 互連結構。貫孔208係從另一半導體封裝透過PCB單元200來傳輸電性信號。接觸墊210係根據另一半導體封裝的互連結構的需求、形成接觸墊210的設備的功能、以及被用來露出該些接觸墊的設備的一對準容限而被形成某一尺寸。當從表面204上方觀看時，接觸墊210係被形成為具有一大致圓形的形狀。然而，其它用於接觸墊210的形狀係被使用在其它實施例中。
在圖3d中，一絕緣或保護層212係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、狹縫塗覆、滾筒塗覆、疊層、燒結、或是熱氧化以形成在核心基板202的表面204以及接觸墊210之上。絕緣層212係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3，鉿氧化物(HfO2)、苯環丁烯(BCB)、聚醯亞胺(PI)、聚苯並噁唑(PBO)、具有或是不具有填充物或纖維的聚合物介電阻劑、或是其它具有類似結構及介電性質之材料。絕緣層212的一部分係藉由LDA、蝕刻、或是其它適合的製程來加以移除以形成開口213，並且露出接觸墊210的部分。在某些實施例中，絕緣層212係運作為一用於後續的互連步驟的焊料遮罩。
圖3e係展示導電層214-216是利用一例如是印刷、PVD、CVD、濺鍍、電解的電鍍、或是無電的電鍍之圖案化及金屬沉積製程以形成在核心基板202的表面206以及導電貫孔208之上。導電層214-216係包含一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適合的導電材料。在一實施例中，導電層214-216的一厚度是在10-40μm的範圍中。
導電層214-216係包含接觸墊214以及仿真圖案216。描繪在圖3h中的基準標記亦形成在表面206上以作為導電層214-216的一部分。接觸墊214係透過導電貫孔208而電連接至接觸墊210。在之後的處理步驟 中，一RDL係形成在表面206之上並且電連接至接觸墊214。接觸墊214係被形成為小於接觸墊210，因為相較於露出接觸墊210的設備，露出接觸墊214的製造設備之一對準容限是較佳的，並且因為連接至接觸墊210的其它封裝需要一比連接至接觸墊214之接著形成的RDL所需者更大的接觸墊。接觸墊214係包含一表面積是小於接觸墊210的表面積，因為接觸墊214係具有一比接觸墊210小的寬度或直徑。當從表面206上方觀看時，接觸墊214係被形成為具有一大致圓形的形狀。然而，用於接觸墊214的其它形狀係被使用在其它實施例中。
仿真圖案216之個別的部分是電性隔離的。該術語仿真圖案係指一圖案被形成不是用於一導電的圖案普遍被使用的用途，亦即電互連，而是被形成以增加重量來均衡一PCB單元的側邊。在其它實施例中，仿真圖案216係被使用於額外的目的，例如是一接地面。仿真圖案216係被設計以補償在接觸墊214所覆蓋的表面積相較於接觸墊210所覆蓋的表面積上的差異。仿真圖案216係被形成以使得仿真圖案216及接觸墊214的組合所覆蓋的表面206的總面積大約是等於接觸墊210所覆蓋的表面204的面積。在一實施例中，接觸墊214及仿真圖案216一起所覆蓋的面積差異是在接觸墊210所覆蓋的面積的20%之內。在另一實施例中，接觸墊214及仿真圖案216一起所覆蓋的面積差異是在接觸墊210所覆蓋的面積的10%之內。
利用仿真圖案216以均衡導電材料所覆蓋的表面204的面積與導電材料所覆蓋的表面206的面積係降低PCB單元200的翹曲。當PCB單元200的翹曲受到限制時，該PCB單元係平躺在一載體上。在一包含PCB單元200的半導體封裝之後續的壓縮模製期間，溢膠及自由移動的PCB的 實例係被減低。仿真圖案216可以用任何圖案而被形成在表面206上。在一實施例中，仿真圖案216係被形成為複數個四邊形，每一個四邊形是在四個相鄰的接觸墊214的中心。
在圖3f中，一絕緣或保護層218係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、狹縫塗覆、滾筒塗覆、疊層、燒結、或是熱氧化以形成在核心基板202的表面206、接觸墊214以及仿真圖案216之上。絕緣層218係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2、BCB、PI、PBO、具有或是不具有填充物或纖維的聚合物介電阻劑、或是其它具有類似結構及介電性質之材料。絕緣層218的一部分係藉由LDA、蝕刻、或是其它適合的製程來加以移除，以形成開口220並且露出接觸墊214的部分。在某些實施例中，絕緣層212係運作為一用於後續的互連步驟之焊料遮罩。在絕緣層218中的開口220係被形成為具有和在絕緣層212中的開口213大致相同的尺寸，以控制PCB單元200的翹曲。在一實施例中，開口220係被形成以具有一尺寸差異在開口213的一尺寸的20%之內。仿真圖案216係維持被絕緣層218所覆蓋的。圖3f係展示一完成的PCB單元200的一部分之一橫截面圖。
圖3g係描繪在一實施例中，PCB單元200從表面204上方來看的平面圖。絕緣層212是直接可見的。每一個別的接觸墊210的一中心部分是可透過開口213直接可見的。每一個別的接觸墊210的一週邊部分是被隱藏在絕緣層212之下，並且以虛線來加以描繪。切割切縫(kerf)或是切割道226是PCB單元200的一被保留用於接著切割兩個彼此相鄰形成的半導體封裝之區域。半導體封裝係以一重組晶圓來加以製造，其中許多的PCB 單元200係被佈局成相鄰許多的半導體晶粒124或是其它電子裝置。在切割該重組晶圓之後，藉由切割道226分開的PCB單元200的部分係和一不同的半導體晶粒124分別形成一個別的半導體封裝的一部分。
圖3h係描繪在和圖3g相同的實施例中，PCB單元200從表面206上方來看的平面圖。絕緣層218是直接可見的。每一個別的接觸墊214的一中心部分是可透過開口220直接可見的。每個接觸墊214的一週邊部分是被隱藏在絕緣層218之下，並且以虛線來加以描繪。仿真圖案216是被隱藏在絕緣層218之下，並且以虛線來加以描繪。在其它實施例中，仿真圖案216係以其它形狀或圖案並且在其它位置中來加以形成。切割道226係分開PCB單元200的兩個半部。切割道226是PCB單元200的一被保留用於接著單粒化兩個相鄰的半導體封裝之區域，其中每個半導體封裝係包含PCB單元200的一半部。基準標記230係被形成在表面206上，並且在後續的處理步驟期間被使用來對準PCB單元200。基準標記230係包含字元或符號，其係和接觸墊214及仿真圖案216一起被形成為一導電層，並且透過在絕緣層218中和開口220一起被形成的開口來加以露出。
在一實施例中，核心基板202係被提供為一積層長條，其係大到足以供複數個PCB單元200一次形成。圖3i係描繪具有三個相鄰形成的PCB單元200之PCB板232。板232係在接觸墊210、接觸墊214、仿真圖案216、絕緣層212以及絕緣層218形成之後，透過切割切縫或是切割道234而被單粒化成為個別的PCB單元200。板232係利用一雷射切割工具或是鋸刀而被單粒化。在一實施例中，一具有粒度在100到3000的範圍中之鋸刀係被用來單粒化PCB板232。在另一實施例中，一具有粒度在200-1000 的範圍中之鋸刀係被用來單粒化PCB板232。
在其它實施例中，若為一特定的封裝設計所要的，則PCB板232可以垂直切割道234而被單粒化以產生不同長度的PCB單元。例如，在一實施例中，除了切割道234之外，PCB板232係透過切割切縫或是切割道236而被單粒化，以產生具有兩個不同長度的PCB單元。在某些實施例中，貫孔208、接觸墊210及接觸墊214係以其它圖案或是以其它行及列的數量來形成在核心基板202上。圖8a-8i係描繪其它被用來形成PCB單元的圖案，但並非可行的圖案之一窮舉的圖示。
圖4a-4h係相關於圖3a-3i來描繪形成一PCB單元的替代實施例。圖4a係展示包含導電柱242的PCB單元240，而不是如同在圖3f中的PCB單元200之導電貫孔208。柱242係被成形為類似於一沙漏，其中朝向表面204及206的末端是比柱242的一中心厚。除了形成導電柱242、而不是貫孔208之外，PCB單元240係類似於PCB單元200來加以形成及操作。
圖4b係描繪包含導電柱252的PCB單元250，而不是如同在圖3f中的PCB單元200之導電貫孔208。導電柱252係被成形為類似於一圓錐體，其中朝向表面204的一末端是比朝向表面206的一相對的末端厚，並且在柱252的該兩個末端之間的厚度上有一梯度。除了形成柱252、而不是貫孔208之外，PCB單元250係類似於PCB單元200來加以形成及操作。
圖4c係描繪PCB單元260，其係具有形成在絕緣層212中的開口262，而不是開口213、以及除了開口220之外的形成在絕緣層218 中之額外的仿真開口264。該術語仿真開口係指一開口被形成為並非用於一開口所普遍使用的用途，亦即透過該開口來電互連至一導電層，而是被形成以降低重量並且均衡一PCB單元的側邊。在PCB單元260的某些實施例中，類似於仿真圖案216，一受限的導電的仿真圖案係相鄰接觸墊210而形成在表面204上。在表面204上所形成的接觸墊210以及該選配的受限的仿真圖案之間係維持一至少50μm的橫向距離。
開口262係類似於開口213，但是被形成為大於接觸墊210。每一個別的接觸墊210係完全在一個別的開口262的一覆蓋區之內。在PCB單元260中，絕緣層212並沒有部分是覆蓋接觸墊210。開口262係容許用於一後續的非焊料遮罩界定(NMSD)的互連。一互連結構係在不接觸到絕緣層212下被接合到接觸墊210，亦即，絕緣層212並不作用為一焊料遮罩。該互連結構的形狀並非藉由在絕緣層212中的開口262所界定。在一實施例中，絕緣層212的一厚度係大於接觸墊210的一厚度一個小於或等於20μm的量。在另一實施例中，絕緣層212的一厚度係大於接觸墊210的一厚度一個小於或等於5μm的量。
由於在PCB單元260中的開口262相較於開口220之較大的尺寸，因此在表面204之上的絕緣層212中的材料量以及在表面206之上的絕緣層218中的材料量之間產生一不均衡。在絕緣層212以及絕緣層218之間覆蓋的表面積上的不均衡係增高PCB單元260的翹曲風險。為了保持絕緣層212的覆蓋面積大致等於絕緣層218的覆蓋面積，並且降低PCB單元260的翹曲，仿真開口264係藉由LDA、蝕刻、或是其它適合的製程而形成在絕緣層218中。仿真開口264係穿過絕緣層218而被形成在核心基板202 之上、或是在仿真圖案216之上。在一實施例中，某些仿真開口264係形成在仿真圖案216之上，並且某些仿真開口264係形成在仿真圖案216及接觸墊214的一覆蓋區之外的核心基板202之上。仿真開口264係被形成以使得仿真開口264以及在絕緣層218中的開口220的總面積係大致等於在絕緣層212中的開口262的面積。在一實施例中，仿真開口264及開口220組合的面積差異是在開口262的面積的10%之內。
圖4d-4f係描繪PCB單元269，其係包含複數個將每一個別的接觸墊210電連接至一個別的接觸墊214之導電貫孔270。在該舉例說明的實施例中，每一個別的接觸墊210及接觸墊214係使用兩個導電貫孔270，然而每對之相對的接觸墊可以利用超過兩個導電貫孔。
圖4d係展示PCB單元269之一部分的橫截面，其中每個接觸墊210及接觸墊214係具有兩個導電貫孔270。導電貫孔270係類似於在PCB單元200中的導電貫孔208來加以形成。接觸墊210及214可以視所需的是一圓形、橢圓形、長方形或是其它形狀，以接觸多個導電貫孔270。
圖4e係描繪每個接觸墊210使用兩個導電貫孔270，其中該兩個導電貫孔270被定向為垂直於切割道226。接觸墊210係被形成為具有一橢圓形形狀以接觸兩個導電貫孔270。圖4f係描繪兩個被定向為平行切割道226的導電貫孔270以及一被成形為橢圓形的接觸墊210。兩個被定向為平行切割道226的導電貫孔270以及一橢圓形或長方形接觸墊210係縮減PCB單元269之所需的寬度，並且容許在接觸墊210以及一接著相鄰PCB單元269被封裝的半導體晶粒之間有額外的間隙。在其它實施例中，多個導電貫孔270的其它方位係被使用。
圖4g係描繪3D模製化合物條273。3D模製化合物條273係包含具有相對的表面276及278的核心基板274。核心基板274係類似於在PCB單元200中的核心基板202來操作，但是核心基板274係利用一具有固化的模製或疊層製程，從一模製化合物來加以形成。核心基板274可以從聚合物複合材料來加以形成，例如是具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。
複數個通過模具的貫孔係利用雷射鑽孔、機械式鑽孔、或是DRIE，穿過核心基板274來加以形成。在一實施例中，雙面的雷射鑽孔係被使用。該些貫孔係從表面276完全穿過核心基板274而延伸到表面278。該些貫孔係利用電解的電鍍、無電的電鍍、或是其它適合的沉積製程而被填入Al、Cu、Sn、Ni、Au、Ag、Ti、W、或是其它適合的導電材料，以形成z方向垂直的互連導電貫孔或是PTH 280。在一實施例中，導電貫孔280係利用一改良的半加成電鍍(MSAP)製程來加以形成。
在導電貫孔280形成之後，一導電層282係利用一例如是印刷、PVD、CVD、濺鍍、電解的電鍍、或是無電的電鍍之圖案化及金屬沉積製程以形成在核心基板274的表面276以及導電貫孔280之上。導電層282係包含一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適合的導電材料。導電層282係類似於PCB單元200的導電層210，並且電連接至導電貫孔280。導電層282係運作為電連接至導電貫孔280的接觸墊。導電層282的接觸墊係被形成為具有一大致圓形的形狀，儘管其它形狀的接觸墊係在其它實施例中被使用。
導電層284-286係利用一例如是印刷、PVD、CVD、濺鍍、 電解的電鍍、或是無電的電鍍之圖案化及金屬沉積製程以形成在核心基板274的表面278以及導電貫孔280之上。導電層284-286係包含一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適合的導電的材料。
導電層284-286係包含類似於接觸墊214的接觸墊284以及類似於仿真圖案216的仿真圖案286。基準標記亦被形成在表面278上以作為導電層284-286的一部分。接觸墊284係透過導電貫孔280來電連接至接觸墊282。在之後的處理步驟中，一RDL係形成在接觸墊284之上，並且電連接至接觸墊284。由於相較於露出及電性連接接觸墊282的設備，露出及電性連接接觸墊284的製造設備具有一較佳的對準容限，因此接觸墊284係被形成為小於接觸墊282。
仿真圖案286之個別的部分係被電性隔離。在其它實施例中，仿真圖案286係被使用於另一目的，例如一接地面。仿真圖案286係被設計以補償在接觸墊284所覆蓋的表面積相較於接觸墊282所覆蓋的表面積上的差異。接觸墊284係被形成為小於接觸墊282，此係在表面276及表面278之間產生一不均衡。當從表面278上方觀看時，接觸墊284係被形成為具有一大致圓形的形狀。然而，其它用於接觸墊284的形狀係在其它實施例中被使用。
仿真圖案286係被形成以使得仿真圖案286及接觸墊284的組合所覆蓋的表面278的總面積係大致等於接觸墊282所覆蓋的表面276的面積。在一實施例中，接觸墊284及仿真圖案286一起所覆蓋的面積差異是在接觸墊282所覆蓋的面積的20%之內。在另一實施例中，接觸墊284及仿真圖案286一起所覆蓋的面積差異是在接觸墊282所覆蓋的面積的10%之 內。利用仿真圖案286以均衡形成在表面276及表面278上的導電材料係降低3D模製化合物條273的翹曲，此係在一半導體封裝之後續的壓縮模製期間控制溢膠並且避免自由移動的PCB單元。仿真圖案286可以用任何圖案而被形成在表面278上。在一實施例中，仿真圖案286係被形成為複數個四邊形，每個四邊形是在四個相鄰的接觸墊284的中心處。
一絕緣或保護層288係利用PVD、CVD、印刷、旋轉塗覆、噴霧塗覆、狹縫塗覆、滾筒塗覆、疊層、燒結、或是熱氧化以形成在核心基板274的表面278之上。絕緣層288係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、HfO2、BCB、PI、PBO、具有或是不具有填充物或纖維的聚合物介電阻劑、或是其它具有類似結構及介電性質之材料。在一實施例中，絕緣層288的一厚度係大於接觸墊284及仿真圖案286的一厚度。在另一實施例中，絕緣層288的一厚度係小於接觸墊284及仿真圖案286的一厚度。在某些實施例中，絕緣層288係運作為一用於後續的互連步驟之焊料遮罩。在某些實施例中，一類似於絕緣層288的絕緣層亦形成在核心基板274的表面276之上。在形成之後，3D模製化合物條273係類似於PCB單元200來加以使用。
圖4h係描繪3D模製化合物條289。3D模製化合物條289係包含來自圖4g的核心基板274及導電貫孔280。一研磨或濕式蝕刻製程係被使用在表面276及278上。在一實施例中，接觸墊282、接觸墊284、仿真圖案286以及絕緣層288係形成在核心基板274之上，並且接著該研磨或濕式蝕刻製程係被用來只留下核心基板274及導電貫孔280。3D模製化合物條289係類似於PCB單元200來加以使用。
圖5a係展示一載體或是臨時的基板290的一部分之一橫截面圖，其係包含犧牲基底材料，例如是矽、聚合物、鈹氧化物、玻璃、或是其它適合的用於結構的支撐之低成本的剛性材料。一介面層或是雙面帶292係形成在載體290之上以作為一臨時的黏著接合膜、蝕刻停止層或是熱釋放層。
載體290可以是一具有用於多個半導體晶粒124及PCB單元的容量之圓形或是矩形板(大於300mm)。載體290可具有一比半導體晶圓120的表面積大的表面積。一較大的載體係降低該半導體封裝的製造成本，因為更多個半導體晶粒可以在該較大的載體上加以處理，藉此降低每單元的成本。半導體封裝及處理設備係被設計並且配置以用於被處理的晶圓或是載體的尺寸。
為了進一步降低製造成本，載體290的尺寸之選擇是與半導體晶粒124的尺寸、或是半導體晶圓120的尺寸無關的。換言之，載體290係具有一固定或是標準化的尺寸，其可以容納從一或多個半導體晶圓120被單粒化的各種尺寸的半導體晶粒124。在一實施例中，載體290是具有一330mm的直徑的圓形。在另一實施例中，載體290是具有560mm的寬度以及600mm的長度之矩形。半導體晶粒124可具有10mm乘10mm的尺寸，其係被設置在該標準化的載體290上。或者是，半導體晶粒124可具有20mm乘20mm的尺寸，其係被設置在相同的標準化的載體290上。於是，標準化的載體290可以處理任意尺寸的半導體晶粒124及PCB單元，此係容許後續的半導體處理設備能夠被標準化至一共同的載體，亦即與晶粒尺寸或是進入的晶圓尺寸無關。半導體封裝設備可被設計並且配置以用於一標準的 載體，其係利用一組共同的處理工具、設備以及材料清單以處理來自任何進入的晶圓尺寸之任何的半導體晶粒尺寸。該共同或是標準化的載體290係藉由降低或消除對於根據晶粒尺寸或是進入的晶圓尺寸之專用的半導體生產線之需求來降低製造成本及資本風險。藉由選擇一預設的載體尺寸以使用於來自所有的半導體晶圓的任何尺寸的半導體晶粒，一種具有彈性的製造線可加以實施。
重組晶圓296係藉由例如是利用一拾放操作以安裝來自圖2e的半導體晶粒124以及PCB單元300至載體290及介面層292來加以形成，其中半導體晶粒124的主動表面130以及PCB單元300的接觸墊214係被定向為朝向該載體。仿真圖案216係降低PCB單元300的翹曲，此係容許該些PCB單元能夠平躺在介面層292上。於是，絕緣層218的一背對核心基板202的表面係完全接觸介面層292。在PCB單元300以及介面層292之間沒有間隙存在，此係減低溢膠及自由移動的PCB。
圖5b係以平面圖展示來自圖5a的重組晶圓296之一部分的佈局。半導體晶粒124係以規則的間隔而被設置在載體290及介面層292上。PCB單元或是Y-條300係被設置在水平相鄰的半導體晶粒124之間的介面層292上。PCB單元或是X-條302係被設置在垂直相鄰的半導體晶粒124之間的介面層292上。PCB單元300及302係類似於來自圖3f-3i的PCB單元200，但是PCB單元300及302係從PCB板232以不同的長度而被切出。在平面圖中，PCB單元300及302的接觸墊210及絕緣層212、以及半導體晶粒124的表面128是直接可見的。在相鄰的半導體晶粒124、PCB單元300及PCB單元302之間係設置有間隔，使得在該些PCB單元及半導體 晶粒之間的介面層292是可見的。在其它實施例中，PCB單元300或PCB單元302係被切割成一較短的長度，以在相鄰的PCB單元之間提供額外的間隔。切割道306係指出被保留以用於個別的半導體晶粒124之後續的單粒化成為個別的封裝的間隔。
在一實施例中，在半導體晶粒124以及相鄰的PCB單元300及302之間係設置一至少300μm的距離。在另一實施例中，在半導體晶粒124以及相鄰的PCB單元300及302之間係設置一至少200μm的距離。在一實施例中，介於一個別的接觸墊210以及一相鄰的切割道306之間的距離是80μm。PCB單元300及302係包含一厚度是小於半導體晶粒124的一厚度。在一實施例中，PCB單元300及PCB單元302係利用具有不同的CTE值的核心基板來加以形成，以便於均衡重組晶圓296並且降低封裝翹曲。
在圖5c中，一種囊封體或是模製化合物310係利用一膏印刷、壓縮模製、轉移模製、液體囊封體模製、真空疊層、旋轉塗覆、或是其它適合的塗覆器，以沉積在半導體晶粒124、PCB單元300及302、以及載體290之上以作為一絕緣材料。尤其，囊封體310係覆蓋半導體晶粒124的側表面及表面128、以及PCB單元300及302的側表面、絕緣層212及導電層210。囊封體310可以是聚合物複合材料，例如是具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或是具有適當的填充物的聚合物。囊封體310係非導電的，並且在環境上保護該半導體裝置免於外部的元素及污染物。囊封體310亦保護半導體晶粒124免於由於曝露到光的劣化。
例如是溢膠及自由移動的PCB單元之製造缺陷係發生在壓縮模製被用來形成囊封體310時。溢膠係發生在囊封體310溢出在介面層 292以及PCB單元300、PCB單元302或是半導體晶粒124之間時。溢膠係使得囊封體310覆蓋到PCB單元300或302的接觸墊214、或是半導體晶粒124的導電層132。當接觸墊214或導電層132被覆蓋時，與接著形成的RDL之電性接觸將會是困難的。在某些實例中，覆蓋接觸墊214或導電層132的囊封體必須利用一額外的處理步驟來加以清除。在其它實例中，覆蓋接觸墊214或導電層132的囊封體係阻擋一接著形成的RDL並且產生一電性開路。
一自由移動的PCB單元係描述當來自囊封體310的壓縮模製的壓力使得一個別的PCB單元300或302相對於載體290移動時的狀況。當一PCB單元300或302移動超出在載體290上之適當的對準時，接著形成的RDL係無法適當地連接至接觸墊214。因為有仿真圖案216，PCB單元300及302係在表面204及表面206上包含大致相同的導電材料量。設置在表面204及表面206上的導電材料的均衡係降低翹曲，藉此在壓縮模製期間控制溢膠並且減低自由移動的PCB單元。
在圖5d中，載體290及介面層292係藉由化學蝕刻、機械式剝離、化學機械平坦化(CMP)、機械式研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除來加以移除，以露出半導體晶粒124的絕緣層160及導電層132、以及PCB單元300及302的絕緣層218及接觸墊214。半導體晶粒124的表面128以及該半導體晶粒的側邊係保持被作為一保護板的囊封體310所覆蓋以增加良率，尤其是當表面安裝該半導體晶粒時。
在圖5e中，一絕緣或保護層320係形成在絕緣層160、絕緣層218、導電層132、接觸墊214以及囊封體310之上。絕緣層320係包含 一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層320係依循絕緣層160及絕緣層218的輪廓。於是，絕緣層160、絕緣層218、導電層132、接觸墊214以及囊封體310之露出的部分係被絕緣層320所覆蓋。絕緣層320係包含一背對半導體晶粒124的表面，其係橫跨重組晶圓296為實質平坦的。絕緣層320的一部分係藉由LDA、蝕刻、或是其它適合的製程來加以移除，以露出導電層132及接觸墊214以用於後續的電互連。
一導電層322係利用PVD、CVD、電解的電鍍、無電的電鍍、或是其它適合的金屬沉積製程以形成在絕緣層320以及重組晶圓296之上。導電層322係包含一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適合的導電材料。在一實施例中，導電層322係包含一黏著或晶種層的Ti/Cu、鈦鎢(TiW)/Cu、或是一耦接劑/Cu。其它例如是Ni、Au或Ag的具有良好的濕式蝕刻選擇性的金屬係選配地被添加到該晶種層。該晶種層係藉由濺鍍、無電的電鍍、或是藉由沉積疊層的Cu箔結合無電的電鍍來加以沉積。導電層322係電連接至導電層132及接觸墊214。導電層322的部分可以根據半導體晶粒124的設計及功能而為電性共通或是電性隔離的，並且運作為一RDL以從該半導體晶粒扇出及延伸電連接。
在圖5f中，一絕緣或保護層324係形成在絕緣層320及導電層322之上。絕緣層324係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層324係依循導電層322的輪廓。於是，絕緣層320及導電層322之露出的部分係被絕緣層324所覆蓋。絕緣層324係包含一背對半導體晶粒124的表面，其係橫跨重 組晶圓296而為實質平坦的。絕緣層324的一部分係藉由LDA、蝕刻、或是其它適合的製程來加以移除，以露出導電層322以用於後續的電互連。
一導電層326係利用PVD、CVD、電解的電鍍、無電的電鍍、或是其它適合的金屬沉積製程以形成在絕緣層324及重組晶圓296之上。導電層326係包含一或多層的Al、Cu、Sn、Ni、Au、Ag、或是其它適合的導電材料。在一實施例中，導電層326係包含一黏著或晶種層的Ti/Cu、TiW/Cu、或是一耦接劑/Cu。其它例如是Ni、Au或Ag的具有良好的濕式蝕刻選擇性的金屬係選配地被添加到該晶種層。該晶種層係藉由濺鍍、無電的電鍍、或是藉由沉積疊層的Cu箔結合無電的電鍍來加以沉積。導電層326係透過導電層322來電連接至導電層132及接觸墊214。導電層326的部分可以根據半導體晶粒124的設計及功能而為電性共通或是電性隔離的，並且運作為一RDL以從該半導體晶粒扇出及延伸電連接。
在圖5g中，一絕緣或保護層328係形成在絕緣層324及導電層326之上。絕緣層328係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。絕緣層328係依循導電層326的輪廓。於是，絕緣層324及導電層326之露出的部分係被絕緣層328所覆蓋。絕緣層328係包含一背對半導體晶粒124的表面，其係橫跨重組晶圓296而為實質平坦的。絕緣層328的一部分係藉由LDA、蝕刻、或是其它適合的製程來加以移除，以露出導電層326以用於後續的電互連。
一種導電的凸塊材料係利用一蒸鍍、電解的電鍍、無電的電鍍、球式滴落、或是網版印刷製程以沉積在導電層326之上。該凸塊材料可以是具有一選配的助熔溶劑之Al、Sn、Ni、Au、Ag、鉛(Pb)、鉍(Bi)、Cu、 焊料、以及其之組合。例如，該凸塊材料可以是共晶Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用一適當的安裝或接合製程而被接合到導電層326。在一實施例中，該凸塊材料係藉由加熱該材料超過其熔點來加以回焊，以形成球或凸塊330。在某些應用中，凸塊330係被回焊第二次以改善至導電層326的電性接觸。在一實施例中，凸塊330係形成在一凸塊底部金屬化(UBM)層之上。凸塊330亦可以被壓縮接合或是熱壓接合到導電層326。凸塊330係代表一種可被形成在導電層326之上的互連結構的類型。該互連結構亦可以使用接合線、導電膏、柱形凸塊、微凸塊或是其它電互連。
在圖5h中，重組晶圓296係被置放在選配的背面研磨帶338上，並且利用研磨機340或是其它適合的機械或蝕刻製程來進行一背面研磨操作，以降低該重組晶圓的一厚度並且露出半導體晶粒124。該背面研磨操作係留下重組晶圓296之新的表面350，該表面350係橫跨該重組晶圓的整個寬度為實質均勻的。在背面研磨之後，囊封體310的一部分仍維持在絕緣層212之上。在其它實施例中，該背面研磨操作係露出絕緣層212。在其中需要一較高品質的拋光的某些實施例中，一額外的研漿拋光係被執行在重組晶圓296的表面350上。
在圖5i中，一選配的背面保護或是翹曲均衡層352係利用PVD、CVD、印刷、疊層、旋轉塗覆、噴霧塗覆、燒結、或是熱氧化以形成在重組晶圓296的表面350之上。翹曲均衡層352係包含一或多層的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或是其它具有類似絕緣及結構的性質之材料。翹曲均衡層352係保護半導體晶粒124並且提供一翹曲調諧功能給重組晶圓 296。在一實施例中，翹曲均衡層352係包含一種快速固化的熱固性黏著劑。背面研磨帶338係在翹曲均衡層352的形成之後加以移除。
在圖5j中，重組晶圓296係再次貼上支撐帶358。開口360係藉由利用雷射362的LDA，穿過翹曲均衡層352及囊封體310來加以形成，以露出接觸墊210。在一實施例中，開口360之一下方的直徑係比接觸墊210至少大60μm，並且開口360之一上方的直徑係大於相鄰的接觸墊210的間距。在其它實施例中，開口360之一上方的直徑係小於相鄰的接觸墊210的間距，使得翹曲均衡層352的一部分係維持在相鄰的接觸墊210之間。在開口360形成之後，重組晶圓296係進行一清洗製程以及接著的一選配的Cu有機可焊性保護劑(OSP)製程。
在圖5k中，支撐帶358係被移除，並且半導體晶粒124係利用鋸刀或是雷射切割工具370，穿過翹曲均衡層352、囊封體310、PCB單元300及302、以及絕緣層320、324及328而被單粒化成為個別的封裝372。圖6係展示在單粒化之後的封裝372。半導體晶粒124係透過導電層322及326來電連接至凸塊330，該些導電層322及326係運作為一RDL結構以從該半導體晶粒扇出及延伸電連接。封裝372係利用用於電性及機械式連接的凸塊330而被安裝到一基板或是另一半導體封裝。一第二半導體封裝或是其它電子元件係被安裝到封裝372，並且經由接觸墊210、貫孔208、導電層322及導電層326來電連接至半導體晶粒124以及凸塊330。封裝372係包含半導體晶粒124以及兩個相鄰該半導體晶粒且彼此相對的不同的PCB單元300的半部。兩個不同的PCB單元302的半部是在封裝372中相鄰半導體晶粒124、彼此相對、並且垂直於PCB單元300來加以對準的。 換言之，半導體晶粒124係由兩個不同的PCB單元300的半部以及兩個不同的PCB單元302的半部所圍繞，該些半部係在該半導體晶粒周圍構成一矩形或是方形。PCB單元300及302係提供在半導體晶粒124周圍以及穿過封裝372的電連接。PCB單元300及302係包含仿真圖案216，以均衡在表面204及206上的導電材料量。在表面204及206上的導電材料覆蓋大致相同的表面積下，PCB單元300及302的翹曲係受到控制。溢膠以及自由移動的PCB的發生係被降低。因此，在囊封體310的壓縮模製之後，PCB單元300及302仍保持適當地對準。導電層322係能夠進行適當的電連接至接觸墊214，並且開口360係適當地露出接觸墊210。
從圖5i繼續，圖7a係描繪形成一包含半導體晶粒124以及PCB單元300及302之半導體封裝的一替代實施例。來自圖5i的重組晶圓296係被重新貼上支撐帶358。翹曲均衡層352、囊封體310以及絕緣層212的部分係利用一部分的研磨或是廣研磨的切割製程而被移除。接觸墊210係被露出以用於後續和另一半導體封裝或電子元件的電互連。接觸墊210的一表面係被做成與絕緣層212的一表面共平面的。在接觸墊210被露出之後，重組晶圓296係進行一清洗製程以及接著的一選配的Cu OSP製程。
在圖7b中，支撐帶358係被移除，並且半導體晶粒124係利用鋸刀或是雷射切割工具380，透過PCB單元300及302以及絕緣層320、324及328而被單粒化成為個別的封裝382。圖7c係展示在單粒化之後的封裝382。半導體晶粒124係透過導電層322及326以電連接至凸塊330，該些導電層322及326係運作為一RDL結構，以從該半導體晶粒扇出及延伸電連接。封裝382係利用用於電性及機械式連接的凸塊330而被安裝到一基 板或是另一半導體封裝。一第二半導體封裝或是其它電子元件係經由接觸墊210、貫孔208、導電層322以及導電層326而被安裝到封裝382並且電連接至半導體晶粒124及凸塊330。封裝382係包含半導體晶粒124以及兩個相鄰該半導體晶粒且彼此相對的不同的PCB單元300的半部。兩個不同的PCB單元302的半部係相鄰半導體晶粒124、彼此相對、並且垂直於PCB單元300來加以對準的。PCB單元300及302係提供在半導體晶粒124周圍的電連接。PCB單元300及302係包含仿真圖案216，以均衡在表面204及206上的導電材料量。在表面204及206上的導電材料覆蓋大致相同的表面積下，溢膠以及自由移動的PCB的發生係被降低。在囊封體310的壓縮模製之後，PCB單元300及302仍保持適當地對準，此係容許導電層322能夠進行適當的電連接至接觸墊214。
圖8a係描繪PCB板400。PCB板400係類似於在圖3i中的PCB板232。在被單粒化為個別的PCB單元或是Y-條402之前，通孔或是開口404係藉由雷射鑽孔、機械式鑽孔、DRIE、或是其它適合的製程以穿過PCB板400來加以形成。開口404係沿著切割切縫或是切割道406來加以形成，使得當PCB板400被單粒化成為個別的PCB單元402時，每一個別的開口404係在兩個被單粒化PCB單元的側壁中形成一凹口。
圖8b係描繪PCB板420。PCB板420係類似於PCB板400。在被單粒化為個別的PCB單元或是X-條422之前，通孔或是開口424係利用雷射鑽孔、機械式鑽孔、DRIE、或是其它適當的製程以穿過PCB板420來加以形成。開口424係沿著切割切縫或是切割道426來加以形成，使得當PCB板420被單粒化成為個別的PCB單元422時，每一個別的開口424係 在兩個被單粒化的PCB單元的側壁中形成一凹口。
圖8c係描繪重組晶圓440。重組晶圓440係類似於在圖5b中的重組晶圓296。PCB單元402係包含藉由透過開口404來單粒化PCB板400所形成的凹口442。PCB單元422係包含藉由透過開口424來單粒化PCB板420所形成的凹口444。重組晶圓440係以平面圖來加以佈局，使得一PCB單元402的每個凹口442係相鄰且面對一PCB單元422的一凹口444。凹口442及444係改善PCB單元402及422至一種接著形成在重組晶圓440之上的囊封體的黏著，該囊封體係類似於在圖5c中的囊封體310。凹口442及444係被填入囊封體。被設置在凹口442及444中的囊封體係被固化並且變硬，此係提供增加的強度以將PCB單元402及422保持在重組晶圓440中之適當的地方。凹口442及444亦有助於釋放在相鄰的PCB單元402及422之間的區域之應力集中。重組晶圓440係進行一類似於在圖5c-5k及6中所描繪的製程之形成半導體封裝的製程。半導體晶粒124係透過切割道450而被單粒化以產生個別的半導體封裝。
圖8d係描繪重組晶圓460。重組晶圓460係類似於在圖8c中的重組晶圓440。PCB單元402係包含藉由透過開口404來單粒化PCB板400所形成的凹口442。PCB單元402亦包含通孔或是開口462，該些通孔或是開口462係在單粒化PCB板400成為個別的PCB單元之前，利用雷射鑽孔、機械式鑽孔、DRIE、或是其它適合的製程來加以形成。某些開口462係形成在切割道406上，使得當PCB板400被單粒化時，該些開口462係在一個別的PCB單元402的一側壁中形成類似於凹口442的凹口。PCB單元422係包含藉由透過開口424來單粒化PCB板420所形成的凹口444。PCB 單元422亦包含通孔或是開口464，該些通孔或是開口464係在單粒化PCB板420之前，利用雷射鑽孔、機械式鑽孔、DRIE、或是其它適合的製程來加以形成。某些開口464係形成在切割道426上，使得當PCB板420被單粒化時，該些開口464係在一個別的PCB單元422的一側壁中形成類似於凹口444的凹口。
重組晶圓460係以平面圖加以佈局，使得一PCB單元402的每個凹口442係相鄰且面對一PCB單元422的一凹口444。凹口442、凹口444、開口462以及開口464係改善PCB單元402及422至一種接著形成在重組晶圓440之上的囊封體的黏著，該囊封體係類似於在圖5c中的囊封體310。凹口442、凹口444、開口462以及開口464係填入囊封體，該囊封體係被固化並且變硬。設置在開口462及464中之固化的囊封體係提供增加的強度以將PCB單元402及422保持在重組晶圓460中之適當的地方。凹口442及444亦有助於釋放在相鄰的PCB單元402及422之間的區域的應力集中。
圖8e係描繪在囊封體468沉積在重組晶圓460上之後的開口462。囊封體468係填入開口462並且提供支撐以將PCB單元402保持在重組晶圓460中之適當的地方。當重組晶圓460透過切割道470而被單粒化成為個別的半導體封裝時，在開口462中的囊封體的一部分係維持於該些單粒化的半導體封裝的每一個，並且持續將PCB單元402保持在該半導體封裝中之適當的地方。開口464係以和開口462相同的方式運作。
圖8f係描繪PCB單元422之一側視圖，其中凹口444及464係填入囊封體468。囊封體468係填入凹口444及464，此係提供支撐以將 PCB單元422保持在重組晶圓460中之適當的地方。凹口442及462係以和凹口444及464相同的方式運作。
圖8g係描繪用於將PCB板400單粒化成為個別的PCB單元402之一替代實施例。一階段切割係被用來單粒化PCB板400。PCB板400係利用一比透過表面204被用來單粒化的刀片寬的刀片以透過表面206而被單粒化。一唇狀構造或是凸緣471係被產生在PCB單元402的周邊。凸緣471係被嵌入在囊封體468中，以作為重組晶圓460的一部分。內嵌在囊封體468中的凸緣471係有助於將PCB單元402保持在適當的地方。凸緣471係延伸表面204，使得表面204具有一寬度大於表面206的一寬度。表面204係具有一比表面206大的表面積。圖8g的具有凸緣471的實施例在其中PCB單元402包含貫孔208的一間距是小於或等於0.35mm的設計中是特別有用的。
重組晶圓460係進行一類似於在圖5c-5k及6中所描繪的製程之形成半導體封裝的製程。
圖8h係描繪重組晶圓480。重組晶圓480係類似於在圖5b中的重組晶圓296，但是貫孔208、接觸墊210以及接觸墊214係以一不同的圖案來加以形成。PCB單元482及484係被形成以使得當該些PCB單元相鄰半導體晶粒124被設置時，每個PCB單元的一仿真PCB區域486係被設置在接近該半導體晶粒處。仿真PCB區域486是一PCB單元的被形成而不具有貫孔208、導電墊210或是導電墊214的區域。仿真區域486的圖案係被設計以控制重組晶圓480的翹曲。在一實施例中，仿真PCB區域486係被使用在半導體晶粒124的面積大於或等於一利用半導體晶粒124以及 PCB單元482及484所形成的最終半導體封裝的總面積的70%時。仿真PCB區域486的尺寸及形狀係按照必要性來加以調整，以調諧重組晶圓480的翹曲。重組晶圓480係進行一類似於在圖5c-5k及6中所描繪的製程之形成半導體封裝的製程。半導體晶粒124係透過切割道490而被單粒化，以產生個別的半導體封裝。
圖8i係描繪重組晶圓500。重組晶圓500係類似於在圖5b中的重組晶圓296，但是相較於PCB單元300及302，其係具有較少列的貫孔208形成在PCB單元502及504的中心。PCB單元502及504係包含沿著PCB單元502及504的一相鄰重組晶圓500的切割道510之中心部分佈置的成列的通孔或是開口506。類似於在圖5c中所示者，開口506係利用雷射鑽孔、機械式鑽孔、DRIE、或是其它適合的製程來加以形成，並且在一後續的處理步驟期間填入囊封體。沉積到開口506中的囊封體係提供增加的強度以用於將PCB單元502及504保持在適當的地方。重組晶圓500係進行一類似於在圖5c-5k及6中所描繪的製程之形成半導體封裝的製程。半導體晶粒124係透過切割道510而被單粒化，以產生個別的半導體封裝。
儘管本發明的一或多個實施例已經詳細地加以描述，但是本領域技術人員將會體認到對於那些實施例可以做成修改及調適，而不脫離如同在以下的申請專利範圍中所闡述的本發明的範疇。
124‧‧‧半導體晶粒(構件)
130‧‧‧主動表面
132‧‧‧導電層
160‧‧‧絕緣(保護)層
202‧‧‧核心基板
204‧‧‧頂端(背)表面
206‧‧‧底部(前)表面
208‧‧‧導電貫孔(PTH)
210‧‧‧接觸墊(導電層)
212‧‧‧絕緣(保護)層
214‧‧‧接觸墊(導電層)
216‧‧‧仿真圖案(導電層)
300‧‧‧PCB單元(Y-條)
310‧‧‧囊封體(模製化合物)
320‧‧‧絕緣(保護)層
322‧‧‧導電層
324‧‧‧絕緣(保護)層
326‧‧‧導電層
328‧‧‧絕緣(保護)層
330‧‧‧凸塊(球)
352‧‧‧翹曲均衡(背面保護)層
360‧‧‧開口
372‧‧‧封裝

Claims (15)

  1. 一種製造一半導體裝置之方法，其係包括：提供一基板；在該基板的一第一表面之上形成複數個第一接觸墊；在該基板的一第二表面之上形成複數個第二接觸墊；以及在該基板的該第二表面之上形成一仿真圖案。
  2. 如申請專利範圍第1項之方法，其進一步包含在該基板的一側壁中形成一凹口。
  3. 如申請專利範圍第1項之方法，其進一步包含形成一穿過該基板的開口。
  4. 如申請專利範圍第3項之方法，其進一步包含在該基板的該開口中沉積一種囊封體。
  5. 如申請專利範圍第1項之方法，其進一步包含：相鄰該基板來設置一半導體晶粒；以及在該半導體晶粒及基板之上沉積一種囊封體。
  6. 一種製造一半導體裝置之方法，其係包括：提供一基板；在該基板的一第一表面之上形成一第一導電層；以及在該基板的一第二表面之上形成一仿真圖案。
  7. 如申請專利範圍第6項之方法，其進一步包含在該基板的一側壁中形成一凹口。
  8. 如申請專利範圍第6項之方法，其進一步包含形成一穿過該基板的開 口。
  9. 如申請專利範圍第6項之方法，其進一步包含：在該基板的該第二表面之上形成一絕緣層；以及在該絕緣層中形成一仿真開口。
  10. 如申請專利範圍第6項之方法，其中該基板的該第一表面係包含一寬度，其大於該基板的該第二表面的一寬度。
  11. 一種半導體裝置，其係包括：一基板；一形成在該基板的一第一表面之上的第一導電層；以及一形成在該基板的一第二表面之上的仿真圖案。
  12. 如申請專利範圍第11項之半導體裝置，其中該基板的一側壁係包含一凹口。
  13. 如申請專利範圍第11項之半導體裝置，其中該基板係包含一開口。
  14. 如申請專利範圍第13項之半導體裝置，其進一步包含一種設置在該基板的該開口中的囊封體。
  15. 如申請專利範圍第11項之半導體裝置，其中該基板的該第一表面係包含一寬度，其大於該基板的該第二表面的一寬度。
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