CN108028225B - 热增强型全模制扇出模组 - Google Patents

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Abstract

一种制造半导体装置的方法可以包括提供具有粘合剂的暂时载体。可将第一半导体管芯及第二半导体管芯面向上安装至暂时载体，使得第一半导体管芯的背表面和第二半导体管芯的背表面陷入粘合剂内。通过在单一步骤中包封第一半导体管芯的至少四个侧表面和有源表面、第二半导体管芯、及导电互连件的侧表面而形成嵌入式管芯面板。可以通过在嵌入式管芯面板上方形成精细间距堆积互连结构，而在没有硅中介层的情况下使得第一半导体管芯及第二半导体管芯的导电互连件互连，以形成至少一个模制核心单元。可将所述至少一个模制核心单元安装至有机多层基材。

Description

热增强型全模制扇出模组
相关申请的交叉引用
本申请主张于2015年9月17日申请的标题为“热增强型全模制扇出模组(Thermally Enhanced Fully Molded Fan-Out Module)”的美国临时专利No.62/219,991的权利(包括申请日期)，其公开内容通过该该引用并入本文中。
技术领域
本公开涉及包括热增强型扇出模组的半导体封装及其制造方法。
背景技术
半导体装置常见于现代电子产品中。半导体装置具有不同的电气部件数量及电气部件密度。离散半导体装置一般包括一种类型电气部件，例如，发光二极体(LED)、小信号晶体管、电阻器、电容器、电感器、及功率金属氧化物半导体场效晶体管(MOSFET)。集成式半导体装置通常包括数百至数百万个电气部件。集成式半导体装置的示例包括微控制器、微处理器、电荷耦合装置(CCD)、太阳能电池、及数字微镜装置(DMD)。
半导体装置执行广泛的功能，诸如信号处理、高速计算、传输及接收电磁信号、控制电子装置、将日光转变成电力、及建立用于电视显示器的视觉投影。在娱乐、通信、功率转换、网路、电脑、及消费性产品领域中可见到半导体装置。军事应用、航空、汽车、工业控制器、及办公室设备中也可见到半导体装置。在娱乐、通信、功率转换、网路、电脑、及消费性产品领域中可见到半导体装置。军事应用、航空、汽车、工业控制器、及办公室设备中也可见到半导体装置。
半导体装置利用半导体材料的电性质。半导体材料的原子结构允许通过施加电场或基极电流或通过掺杂工艺来操纵其导电性。掺杂引入杂质至半导体材料中以操纵及控制半导体装置的导电性。
半导体装置含有有源及无源电气结构。有源结构(包括双极性及场效晶体管)控制电流的流动。通过改变电场或基极电流的施加及掺杂的水平，晶体管促进或限制电流的流动。无源结构(包括电阻器、电容器、及电感器)建立执行各式各样电气功能所必须的电压与电流之间的关系。无源结构及有源结构电连接以形成电路，其使得半导体装置能够执行高速计算及其他实用的功能。
一般使用两个复杂的制造工艺来制造半导体装置，即，前端制造及后端制造，其每一个可能涉及数百个步骤。前端制造涉及在半导体晶圆的表面上形成多个半导体管芯。每一个半导体管芯通常相同且包括通过电连接有源和无源部件而形成的电路。后端制造涉及从成品晶圆中单切个体半导体管芯及封装管芯，以提供结构支撑及环境隔离。如本文中所使用的术语“半导体管芯(semiconductor die)”指单数形式和复数形式词语两者，并且因此可指单一半导体装置及多个半导体装置两者。
半导体制造的一个目标是生产更小的半导体装置。更小的装置通常消耗更少的功率、具有更高的效能，且能够更加有效地生产。另外，更小的半导体装置具有更小的占用面积，此对于更小的最终产品是所期望的。通过前端工艺的改善可以实现更小的半导体管芯大小，从而产生具有更小的、密度更高的有源和无源部件的半导体管芯。后端工艺可通过电互连与封装材料的改善而产生占用面积更小的半导体装置封装。
一种以高布线密度和高热耗散集成多个半导体管芯或晶片10的方法是将具有微凸块、凸块或球体12的半导体管芯10覆晶附着于硅(Si)中介层20，且进一步将Si中介层20覆晶附着于封装或多层有机球状栅格阵列(BGA)基材30，以形成具有Si中介层20的半导体封装40。晶片10可以是个体半导体管芯或管芯条(strip)或管芯片(slice)，包括28nm现场可编程门阵列(FPGA)管芯片。Si中介层20提供多个晶片10之间的高密度布线。Si穿孔(TSV)22形成于Si中介层20中，以使电信号穿过布线层或再分布层(RDL)24及TSV22而被路由至中介层底部上的覆晶凸块或C4凸块26的阵列。布线层24是高带宽、低延时连接。进入封装基材30和从封装基材30出来的信号可被路由穿过覆晶凸块26及球状栅格阵列凸块或焊球32。在封装40组装至母板之后，散热器可附着于封装40，诸如附着于晶片10的背表面14。
发明内容
存在改善半导体制造的机会。因此，在一个方面中，一种制造全模制扇出模组(FMFOM)的方法可包括：提供暂时载体，该暂时载体包括布置在该暂时载体的顶表面上方的粘合剂；提供第一半导体管芯，该第一半导体管芯包括联接到第一半导体的有源表面的导电互连件；和提供第二半导体管芯，该第二半导体管芯包括联接到第二半导体管芯的有源表面的导电互连件。在封装第一半导体管芯和第二半导体管芯之前，可将第一半导体管芯及第二半导体管芯面向上安装至暂时载体，使得第一半导体管芯的背表面和第二半导体管芯的背表面陷入粘合剂内。通过在单一步骤中利用包封物封装第一半导体管芯的至少四个侧表面和有源表面、第二半导体管芯、及导电互连件的侧表面而形成嵌入式管芯面板。可以通过在嵌入式管芯面板上方形成精细间距堆积互连结构，而在没有硅中介层的情况下使得第一半导体管芯及第二半导体管芯的导电互连件互连，以形成至少一个模制核心单元。可去除暂时载体。可将所述至少一个模制核心单元安装至有机多层基材。可利用设置与散热器与模制核心单元之间的热界面材料(TIM)而将散热器联接至模制核心单元。
制造FMFOM的方法可以进一步包括：在封装第一半导体管芯和第二半导体管芯之后，从粘合剂去除第一半导体管芯和第二半导体管芯，以暴露第一半导体管芯和第二半导体管芯的背表面。第一半导体管芯的背表面和第二半导体管芯的背表面从包封物偏移大于10μm的距离。可以在第一半导体管芯的和第二半导体管芯的偏移背表面上方提供TIM，并且散热器可以被联接到模制核心单元，其中TIM布置在散热器与模制核心单元之间。导电互连件可以形成为铜柱，并且还包括10-100μm的高度，并且是无焊料的。精细间距堆积互连结构可以直接接触导电互连件。精细间距堆积互连结构可以包括小于3μm的线和空间距离(lineand space distance)。在将所述至少一个模制核心单元安装到有机多层基材之前，可以测试所述至少一个模制核心单元的电连接性。
在另一个方面中，一种制造FMFOM的方法，可以包括提供暂时载体，该暂时载体包括设置在暂时载体的顶表面上方的粘合剂。在封装第一半导体管芯和第二半导体管芯之前，可将第一半导体管芯及第二半导体管芯面向上安装至暂时载体，使得第一半导体管芯的背表面和第二半导体管芯的背表面陷入粘合剂内。通过在单一步骤中封装第一半导体管芯的至少四个侧表面和有源表面、第二半导体管芯、及导电互连件的侧表面而形成嵌入式管芯面板。可以通过在嵌入式管芯面板上方形成精细间距堆积互连结构，而在没有硅中介层的情况下使得第一半导体管芯及第二半导体管芯的导电互连件互连，以形成至少一个模制核心单元。暂时载体可以被去除并且所述至少一个模制核心单元可以被安装到多层基材。
制造FMFOM的方法可以进一步包括：在封装第一半导体管芯和第二半导体管芯之前将第一半导体管芯和第二半导体管芯面向上安装到载体；和在封装第一半导体管芯和第二半导体管芯之后从载体去除第一半导体管芯和第二半导体管芯，以暴露第一半导体管芯的和第二半导体管芯的背表面。第一半导体管芯的背表面和第二半导体管芯的背表面可以从包封物偏移大于10μm的距离。可以在第一半导体管芯的和第二半导体管芯的偏移背表面上方提供TIM，并且散热器可以被联接到模制核心单元，其中TIM布置在散热器与模制核心单元之间。精细间距堆积互连结构可以直接接触导电互连件。精细间距堆积互连结构可以包括小于3μm的线和空间距离。多层基材可以形成为高密度堆积(HDBU)基材，其中核心单元的热膨胀系数(CTE)在HDBU基材的CTE的40％以内。嵌入式管芯面板可以被平面化以提供小于或等于10μm的共面性，在其上形成精细间距堆积互连结构。
在另一方面中，制造FMFOM的方法可以包括提供具有导电互连件的第一半导体管芯和第二半导体管芯。通过在单一步骤中封装第一半导体管芯的至少四个侧表面和有源表面、第二半导体管芯、及导电互连件的侧表面而形成嵌入式管芯面板。可以通过在嵌入式管芯面板上方形成精细间距堆积互连结构，而在没有硅中介层的情况下使得第一半导体管芯及第二半导体管芯的导电互连件互连，以形成至少一个模制核心单元。可将所述至少一个模制核心单元安装至多层基材。
制造FMFOM的方法可以进一步包括：提供暂时载体，该暂时载体包括设置在暂时载体的顶表面上方的粘合剂；将第一半导体管芯和第二半导体管芯面向上安装到暂时载体，使得在封装第一半导体管芯和第二半导体管芯之前，第一半导体的管芯的和第二半导体管芯的背表面陷在粘合剂内；并且在封装第一半导体管芯和第二半导体管芯之后，从载体去除第一半导体管芯和第二半导体管芯，以暴露第一半导体管芯的和第二半导体管芯的后表面。第一半导体管芯的背表面和第二半导体管芯的背表面可以从包封物偏移大于10μm的距离。可以在第一半导体管芯的和第二半导体管芯的偏移背表面上方提供TIM，并且散热器可以被联接到模制核心单元，其中TIM布置在散热器与模制核心单元之间。在将所述至少一个模制核心单元安装到多层基材之前，可以测试所述至少一个模制核心单元的电连接性。多层基材可以形成为HDBU基材，并且模制核心单元可以通过覆晶凸块安装到HDBU基材，覆晶凸块包括于或等于15微米的凸块共面性。在形成精细间距堆积互连结构之后，嵌入式管芯面板可以被单切以形成包括至少一个模制核心单元在内的多个模制核心单元。
通过说明书和附图以及权利要求书，上述和其他方面、特征和优点对于本领域的普通技术人员将是显而易见的。
附图说明
图1A和1B示出了现有技术中已知的具有硅中介层的半导体封装。
图2A-2D示出从原生晶圆加工半导体管芯的方面。
图3A-3K示出了FMFOM的形成的方面。
图4示出了热增强型FMFOM的方面。
图5示出了形成FMFOM中包括的元素的流程图。
具体实施方式
本公开包括参考附图在以下描述中的一个或多个方面或实施例，在附图中相同的附图标记表示相同或相似的元件。本领域技术人员将会理解，该描述旨在覆盖可被包括在由所附权利要求所限定的本公开的精神和范围内的替换、修改和等同物及以下公开内容和附图所支持的其等同物。在描述中，阐述了许多具体细节，诸如特定配置、组成和过程等，以便提供对本公开的透彻理解。在其他情况下，公知的工艺和制造技术没有特别详细描述，以免不必要地模糊本公开。此外，图中所示的各种实施例是说明性的表示，并不一定按比例绘制。
本公开、其方面和实施方式不限于本文公开的具体设备、材料类型或本文公开的其他系统组件示例或方法。可以设想与本公开的特定实施方式一起使用与制造和封装一致的现有技术中已知的许多附加部件、制造和组装过程。因此，例如，虽然公开了特定的实施方式，但是这样的实施方式和实施部件可以包括本领域已知的用于这样的系统的任何部件、模型、类型、材料、版本、数量和/或类似物以及与意图的操作已知的实施部件。
本文使用词语“示例性”、“示例”或其各种形式来表示用作示例、实例或说明。在此描述为“示例性”或“示例”的任何方面或设计不一定被解释为比其他方面或设计优选或有利。此外，仅为了清楚和理解的目的提供示例，且示例并不意图以任何方式限制所公开的主题或或本公开的相关部分。应该理解的是，可能已经呈现了大量不同范围的附加或替代示例，但是为了简洁起见已经省略其。
在以下示例、实施例和实施方式参考示例的情况下，本领域的普通技术人员应该理解，其他制造装置和示例可以被混合或用所提供的那些替代。在以上描述涉及特定实施例的地方，应当显而易见的是，可以在不脱离其精神的情况下进行多种修改，并且这些实施例和实施方式也可以应用于其他技术。因此，所公开的主题旨在涵盖落入本公开的精神和范围以及本领域普通技术人员的知识范围内的所有这些替代、修改和变化。
一般使用两个复杂的制造工艺来制造半导体装置，即，前端制造及后端制造。前端制造涉及在半导体晶圆的表面上形成多个管芯。晶圆上的每个管芯都包含有源和无源电子部件，它们被电连接以形成功能电路。有源电子部件，诸如晶体管和二极管，能够控制电流的流动。无源电子部件，诸如电容器、电感器、电阻器和变压器，建立执行电路功能所需的电压和电流之间的关系。
通过包括掺杂、沉积、光刻、蚀刻和平面化在内的一系列工艺步骤在半导体晶圆的表面上方形成无源部件和有源部件。掺杂通过诸如离子注入或热扩散的技术将杂质引入到半导体材料中。掺杂工艺改变有源装置中的半导体材料的电导率，将半导体材料转变成绝缘体、导体或者响应于电场或基极电流动态地改变半导体材料的导电率。晶体管包含根据需要布置的具有不同类型和不同掺杂程度的区域，以使晶体管能够在施加电场或基极电流时促进或限制电流的流动。
有源部件和无源部件由具有不同电特性的材料层形成。这些层可以通过部分地由所沉积材料的类型确定的各种沉积技术来形成。例如，薄膜沉积可涉及化学气相沉积(CVD)、物理气相沉积(PVD)、电解电镀和无电电镀工艺。通常每个层被图案化以形成有源部件、无源部件或部件之间的电连接件。
可以使用光刻来图案化这些层，这涉及在要被图案化的层上沉积光敏材料(例如光刻胶)。使用光将图案从光掩模转移到光刻胶。在一个实施例中，使用溶剂去除经受光的致抗蚀剂图案的部分，从而暴露要被图案化的下层的部分。在另一个实施例中，使用溶剂(即负性光刻胶)去除未经受光的光刻胶图案的部分，从而暴露要被图案化的下层的部分。剩余的光刻胶被去除，留下图案化层。替代地，某些类型的材料通过使用诸如无电电镀和电解电镀之类的技术将材料直接沉积到通过先前的沉积/蚀刻工艺形成的区域或空隙中而被图案化。
图案化是去除半导体晶圆表面上的顶层的部分的基本操作。可以使用光刻、光掩模、掩模、氧化物或金属去除、摄影和印刷、以及显微光刻来去除半导体晶圆的部分。光刻包括在光罩(reticle)或光掩模中形成图案，并将图案转移到半导体晶圆的表面层中。光刻通过两步工艺在半导体晶圆的表面上形成有源部件和无源部件的水平尺寸。首先，将光罩或掩模上的图案转移到光刻胶层中。光刻胶是光敏材料，其在暴露于光线时会发生结构和性质的变化。改变光刻胶的结构和性质的过程作为负性作用光刻胶或正性作用光刻胶发生。其次，将光刻胶层转移到晶圆表面中。当蚀刻去除未被光刻胶覆盖的半导体晶圆的顶层的部分时发生转移。光刻胶的化学性质使得在去除未被光刻胶覆盖的半导体晶圆的顶层的部分的同时，光刻胶保持基本完整并且抵抗通过化学蚀刻溶液进行的去除。根据所使用的特定刻胶和所需结果，可以修改形成、曝光和去除光刻胶的过程以及去除板导体晶圆的部分的过程。
在负性作用光刻胶中，光刻胶暴露在光下，并在称为聚合反应的过程中从可溶状态变为不可溶状态。在聚合反应中，未聚合的材料暴露于光或能量源，聚合物形成抗蚀刻的交联材料。在大多数负性刻胶中，聚合物是聚异构体。用化学溶剂或显影剂去除可溶部分(即未暴露于光的部分)在刻胶层中留下孔，该孔对应于光罩上的不透明图案。其图案存在于不透明区域中的掩模称为清场掩模(clear-field mask)。
在正性作用光刻胶中，光刻胶被曝露于光，并且在称为光增溶的过程中从相对不可溶状态变为更可溶状态。在光增溶中，相对不可溶的刻胶暴露于适当的光能下并转化为更可溶的状态。在显影过程中，刻胶的光增溶部分可以通过溶剂被去除。碱性正性光刻胶聚合物是苯酚-甲醛聚合物，也称为苯酚-甲醛酚醛清漆树脂。用化学溶剂或显影剂去除可溶部分(即暴露于光的部分)在光刻胶层上留下孔，该孔对应于光罩上的透明图案。其图案存在于透明区域中的掩模称为暗场掩模(dask-field mask)。
在去除未被光刻胶覆盖的半导体晶圆的顶部部分之后，去除剩余的光刻胶，留下图案化的层。替代地，某些类型的材料通过使用诸如无电电镀和电解电镀之类的技术将材料直接沉积到通过先前的沉积/蚀刻工艺形成的区域或空隙中而被图案化。
在现有图案上沉积薄膜材料会夸大下层图案并形成不均匀的平坦表面。均匀平坦的表面对于生产更小和更密集的有源和无源部件可以是有益的或需要的。平面化可用于从晶圆的表面去除材料并产生均匀平坦的表面。平面化包括用抛光垫抛光晶圆的表面。在抛光期间，将研磨材料和腐蚀性化学品被添加到晶圆的表面。替代地，不使用腐蚀性化学品的机械研磨用于平面化。在一些实施例中，纯机械研磨通过使用带式研磨机、标准晶圆背部研磨机或其他类似机器来实现。化学品的研磨和腐蚀作用的组合机械作用去除了任何不规则的形貌，得到均匀平坦的表面。
后端制造是指将成品晶圆切割或单切成个体半导体管芯，然后封装半导体管芯以用于结构支撑和环境隔离。为了单切半导体管芯，可以沿着称为锯道或划线的晶圆的非功能区域切割晶圆。使用激光切割工具或锯片单切晶圆。单切之后，个体半导体管芯被安装到封装基材，该封装基材包括用于与其他系统部件互连的销或接触垫。然后将形成在半导体管芯上方的接触垫连接到封装内的接触垫。电连接可以使用焊料凸块、柱形凸块、导电糊剂、再分布层或引线键合实现。包封物或其他模制材料沉积在封装上方以提供物理支撑和电隔离。然后将成品封装插入电气系统中，并使半导体装置的功能可用于其他系统部件。
电气系统可以是使用半导体装置执行一个或多个电气功能的独立系统。替代地，电气系统可以是更大系统的子部件。例如，电气系统可以是蜂窝电话、个人数字助理(PDA)、数字摄像机(DVC)或其他电子通信装置的一部分。替代地，电气系统可以是可插入计算机中的图形卡、网络接口卡或其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立装置或其他半导体管芯或电气部件。小型化和重量减轻对于产品被市场接受是有益的或关键的。必须降低半导体装置之间的距离以获得更高的密度。
通过将一个或多个半导体封装结合在单一基材上，制造商可以将预先制造的部件饼图电子装置和系统中。由于半导体封装包括复杂的功能，因此可以使用较便宜的部件和精简的制造工艺来制造电子装置。由此产生的装置不太可能出现故障，制造成本也较低，从而降低了消费者的成本。
图2A-2D示出了根据如上所述的前端制造方法和过程形成的多个半导体管芯。更具体地，图2A示出了具有用于结构支撑的基础基材材料112(诸如但不限于硅、锗、砷化镓、磷化铟或碳化硅)的半导体晶圆、装置晶圆或原生晶圆110的俯视图或平面图。如上所述，在晶圆110上形成多个半导体管芯或部件114，所述多个半导体管芯或部件114由非有源的管芯间晶圆区域或锯道116分开。锯道116提供用以将半导体晶圆110单切成个体的半导体管芯114的切割区域。
图2B示出了垂直于图2A所示的视图的半导体晶圆110的一部分的横截面轮廓图。每个半导体管芯114具有背部或背表面118和与背部相对的有源表面120。有源表面120包含模拟或数字电路，其被实施为根据管芯的电气设计和功能而在管芯内形成并且电互连的有源装置、无源装置、导电层和电介质层。例如，电路可以包括形成在有源表面120内的一个或多个晶体管、二极管和其他电路元件，以实现模拟电路或数字电路，诸如DSP、ASIC、存储器或其他信号处理电路。半导体管芯114还可以包含用于RF信号处理的诸如电感器、电容器和电阻器之类的IPD。
使用PVD、CVD、电解电镀、无电电镀工艺或其他合适的金属沉积工艺在有源表面120上形成导电层或接触垫122。导电层122可以是铝(Al)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)或其他合适的导电材料的一个或多个层。导电层122用作电联接或连接到有源表面120上的电路的接触垫或接合垫。如图2B所示，导电层122可形成为与半导体管芯114的边缘相距第一距离地并排设置的接触垫。替代地，导电层122可形成为以多行偏移的接触垫，使得第一行接触垫设置在离管芯的边缘第一距离处，并且与第一行交替的第二行接触垫设置在离管芯的边缘第二距离处。
图2C示出共形地施加在有源表面120上方和导电层122上方的可选绝缘层或钝化层126。绝缘层126可以包括使用PVD、CVD、丝网印刷、旋涂、喷涂、烧结、热氧化或其他合适的工艺施加的一个或多个层。绝缘层126可以包含但不限于二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)、聚合物、聚酰亚胺、苯并环丁烯BCB)、聚苯并恶唑(PBO)或具有相似绝缘和结构性质的其他材料的一个层或多个层。替代地，半导体管芯114在不使用任何PBO层的情况下被封装，并且绝缘层126可以由不同材料形成或完全省略。在另一个实施例中，绝缘层126包括形成在有源表面120上而不被布置在导电层122上方的钝化层。当绝缘层126存在并形成在导电层122上方时，完全穿过绝缘层126形成开口以暴露导电层122的至少一部分，用于随后的机械和电互连。替代地，当绝缘层126被省略时，导电层122被暴露用于随后的电互连，而不形成开口。
图2C还示出电互连结构128可以形成为布置在导电层122上方并且联接或连接到导电层122的柱、柱形物、支柱或柱子。使用诸如印刷、PVD、CVD、溅射、电解电镀、无电电镀、金属蒸发、金属溅射或其他合适的金属沉积工艺之类的图案化和金属沉积工艺，可以在导电层122上直接形成互连结构128。互连结构128可以是Al、Cu、Sn、Ni、Au、Ag、钯(Pd)或其他合适的导电材料的一个或多个层，并且可以包括一个或多个UBM层。在一个实施例中，光刻胶层沉积在半导体管芯114和导电层122上。通过蚀刻显影工艺暴露和去除光刻胶层的一部分。使用选择性电镀工艺将电互连结构128在光刻胶的去除部分中和在导电层122上方形成为柱子或铜柱子。去除光刻胶层留下互连结构128，互连结构128提供随后的机械和电互连以及相对于有源表面120和绝缘层126(如果存在的话)的间隔。在一些情况下，互连结构128包括在10-100微米(μm)范围内的高度H1，并且可以是无焊料的。在其他情况下，互连结构128包括20-50μm范围内的高度。在其他情况下，互连结构128包括约35μm的高度。
图2C进一步示出晶圆110可经受通过研磨机130进行的可选研磨操作以平坦化背表面118并减小晶圆的厚度。化学蚀刻也可以用于去除和平坦化晶圆110的一部分。
图2D示出在形成互连结构128和晶片110的可选研磨之后，使用锯片或激光切割工具132通过锯道116将晶圆110单切成个体的半导体管芯114。
图3A示出了包含暂时或牺牲基底材料(诸如硅、聚合物、不锈钢或用于结构支撑的其他合适的低成本刚性材料)的暂时载体或基材136。可选的粘合剂、界面层或双面胶带138形成在载体136上作为暂时粘合剂结合膜或蚀刻停止层。在一个实施例中，如图3B所示，载体136是环形膜框架，其包括在带的周边处支撑带138的敞开中心部分。
图3A进一步示出将来自图2D的半导体管芯114面向上安装到载体136和界面层138，其中背部118朝向基材取向、并且有源表面120背离载体取向。半导体管芯114可以包括第一半导体管芯114a和第二半导体管芯114b，分别地，第一半导体管芯114a可以是专用的或针对特定用途的，诸如逻辑或存储器，第二半导体管芯114b可以是专用的或针对与第一半导体管芯114a不同的特定用途，诸如存储器或逻辑。半导体管芯114可以使用拾取和放置操作或其他合适的操作放置在载体136上。粘合剂141可选地设置在半导体管芯114的背部118与载体136之间。粘合剂141可以是热环氧树脂、环氧树脂、B阶环氧膜、具有可选丙烯酸聚合物的紫外(UV)B阶膜或其他合适的材料。在一个实施例中，在将半导体管芯114安装在载体136上之前，粘合剂141可以布置在背部118上方。替代地，在将半导体管芯安装到载体之前，可以将粘合剂141设置在载体136上。在其他实施例中，粘合剂141被省略并且半导体管芯114直接安装到粘合剂138，而不使用粘合剂141，使得背部118直接接触界面层138。当省略粘合剂141时，在封装第一半导体管芯114a和第二半导体管芯114b之前，半导体管芯114(包括第一半导体管芯114a和第二半导体管芯114b)的背表面118可以陷在载体带138内。
半导体管芯114被安装到载体136，使得半导体管芯在安装在载体136上时被空间或间隙140分开，该空间或间隙140提供用于随后形成的精细间距堆积互连结构的区域，并且可以另外包括用于设置在间隙140内的无源部件的空间。间隙140的尺寸包括足够的区域，用于可选地将半导体装置或部件安装在随后形成的嵌入式管芯面板或模制核心单元内。
图3C示出了使用糊剂印刷、压缩模制、传递模制、液体包封物模制、层压、真空层压、旋涂或其他合适的施加器来沉积密封物142。具体而言，图3C示出具有多个侧壁146的模具144，所述多个侧壁146与顶部部分或板145、载体136和界面层138结合在一起以将半导体管芯114封装在模具144内，用于随后的封装。模具144还可以包括底部部分，载体136放置在该底部部分上，并且侧壁146可以与该底部部分接触。在一个实施例中，载体136和粘合剂138用作后续封装工艺的底部模具部分。可选地，半导体管芯114、载体136和界面层138可以设置在包括多个部分(诸如顶部部分和底部部分)的模具内。通过围绕半导体管芯114移动模具144或者替代地，通过将半导体管芯移动到模具中来将模具144放在一起。
图3C进一步示出模具144将半导体管芯114封装在空腔或敞开空间150内。空腔150在模具144之间延伸到半导体管芯114和界面层138。一定体积的包封物142设置在半导体管芯114和载体136上方。入口148可以是具有可选的真空辅助件154的排气端口，用于在空腔150中提供真空；然而，入口148不提供用于包封物142的逸出路径。包封物或模制料142可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或具有适当填料的聚合物。根据空腔150的空间要求减去半导体管芯114和可能存在的任何附加半导体装置占据的区域来测量包封物142的体积。包封物142设置在半导体管芯114上方和侧壁146之间。模具144的顶部部分145可以沿着侧壁146朝向包封物142和半导体管芯114移动，直到顶部部分接触包封物，以使得包封物142在空腔内围绕半导体管芯114均匀地分散并一致地分布。可以选择包封物142的粘度和升高的温度以获得均匀的覆盖率，例如较低的粘度和升高的温度可以增加用于模制、糊剂印刷和旋涂的包封物的流动。也可以在空腔150内控制包封物142的温度以促进包封物的固化。半导体管芯114一起嵌入包封物142中，包封物142是非导电的并且在环境方面保护半导体管芯114免受外部元素和污染物的影响，以形成面板、塑料面板、嵌入式管芯面板、重构面板、重构晶圆、模制面板或模制晶圆158。这样，可以通过在单一步骤中、以相同的工艺或在相同的时间用包封物142封装第一半导体管芯114a的至少四个侧表面124和有源表面120、第二半导体管芯114b和导电互连件128的侧表面127来形成嵌入式管芯面板158。
图3D示出了与关于图3C描述的过程类似的封装过程。3D与图3C的不同之处在于半导体管芯114相对于载体136和粘合剂138的取向。不是如图3C所示将半导体管芯114面向上地安装，同时有源表面120远离载体136取向，图3D示出了其中半导体管芯114面向下安装且有源表面120朝向载体136取向的实施例。因此，可以从半导体管芯114的背表面118上省去粘合剂141。此外，尽管在图3E-3K中随后示出的处理是关于图3C中所示的半导体管芯114的封装示出的，但随后的处理同样适用于图3D中的封装。
在图3E中，半导体管芯114作为面板158的一部分从模具144去除，并且模制晶圆158可以可选地经历固化过程以固化包封物142。载体136和粘合剂138可以在从模具144去除之后并且在随后的处理之前被立即或很快去除。替代地，载体136、界面层138或两者可在后续处理之后(诸如在形成堆积互连结构170之后)去除。在任何情况下，载体136和界面层138可以通过化学蚀刻、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描或湿法剥离被去除以暴露包封物142。
如下面更详细讨论的，包封物142的前表面或第一表面164可以与导电互连件128的端部129基本共面。与第一表面164相对的包封物142的背表面或第二表面166可以与半导体管芯114的粘合剂141或背表面118基本共面。替代地，由于半导体管芯114陷在或凹陷在粘合剂138内，所以包封物142的背表面166可以相对于半导体管芯114的背部118以距离或偏移量O基本上非共面或偏移。偏移量O可以是大于10μm的距离，并且也可以在10-20μm的范围内。通过去除载体136和界面层138可以暴露半导体管芯114的背部118和包封物142两者。如下面更详细描述的，嵌入式管芯面板158可以包括具有任何形状和尺寸的占地面积(footprint)或形状因子，其允许并促进形成FMFOM所需的后续处理。在一个实施例中，面板158包括与300毫米(mm)半导体晶圆的形状因子类似的形状因子，并且包括具有300mm直径的圆形占用面积。但是，也可以使用其他直径，包括200mm、400mm以及任何其它合适尺寸直径在内的直径。面板158的形状因数或占地面积也可以是方形、矩形或任何其他合适的形状。
图3E还示出了面板158利用研磨机160进行可选的研磨操作以平坦化表面并减小面板158的厚度。化学蚀刻也可以用于去除和平坦化晶圆158的包封物142的一部分。因此，互连结构128的表面或端部129相对于密封物142暴露，互连结构128的相反附接部附接到接触垫122，以提供半导体管芯114与随后形成的精细间距堆积互连结构之间的电连接。导电互连件128的侧面或侧壁可沿着导电互连件128的高度H1在接触垫122和端部129之间延伸，侧面127被覆盖或与包封物接触。
在互连件128的端部129从包封物142暴露的情况下，面板159可以被扫描器或成像器168扫描、成像或以其他方式测量，以确定每个半导体管芯114和导电互连件128的位置、取向或两者，如在美国专利申请号14/930,514和15/219,025中提出的，其全部公开内容通过引用并入本文。
图3F示出在模制面板158上方形成堆积互连结构、精细间距堆积互连结构或高密度多层RDL布线图案170，以通过导电互连件128在半导体管芯114(诸如114a与114b)之间实现电连接并提供布线。可以通过在嵌入式管芯面板158上方形成精细间距堆积互连结构170，而在没有硅中介层的情况下使得第一半导体管芯114a及第二半导体管芯114b的导电互连件128互连，以形成至少一个核心单元或模制核心单元200。精细间距堆积互连结构170可以形成为直接接触导电互连件128，诸如导电互连件128的端部129。如本文所使用的，精细间距堆积互连结构170的间隔或密度可以包括线和空间宽度或间距，其小于5μm，小于3μm，且还小于1μm。
尽管图3F示出了被示出为包括三个导电层和三个绝缘层的堆积互连结构170，但是本领域的普通技术人员将理解，取决于FMFOM的配置和设计，可以使用更少的层或更多的层。堆积互连结构170可以可选地包括形成或设置在重构面板158上的第一绝缘层或钝化层172。第一绝缘层172可以包括SiO2，Si3N4，SiON，Ta2O5，Al2O3或具有类似绝缘和结构性质的其他材料的一个层或多个层。可以使用PVD、CVD、印刷、旋涂、喷涂、烧结或热氧化来形成绝缘层172。开口或第一级导电过孔可以穿过绝缘层172形成在导电互连件128上，以促进与半导体管芯114的连接。
第一导电层174可以作为第一RDL层形成在重构面板158之上和第一绝缘层172之上，以延伸穿过第一绝缘层172中的开口，以便与第一级导电过孔电连接并与导电互连件128电连接。导电层174可以是使用诸如溅射、电解电镀和无电电镀或其他合适的工艺之类的图案化和金属沉积工艺形成的Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。
可以在重构面板158、第一导电层174和第一绝缘层172上设置或形成可与第一绝缘层172相似或相同的第二绝缘或钝化层176。开口或第二级导电过孔可以穿过第二绝缘层176形成以与第一导电层174连接。
可以与第一导电层174相似或相同的第二导电层178可以作为第二RDL层形成在重构面板158之上、第一绝缘层172之上、第一导电层174之上、第二级导电过孔之上或在第二绝缘层172的开口内，以与第一导电层174、第一级导电过孔和第二级导电过孔以及半导体管芯114电连接。
可以在第二导电层178和第二绝缘层176上设置或形成可以与第一绝缘层172相似或相同的第三绝缘或钝化层180。也可以在第三绝缘层180中或穿过第三绝缘层180形成开口或第三级导电过孔，以与第二导电层178连接。
第三导电层或UBM 182可以形成在第三绝缘层180和第三级导电过孔之上，以与堆积互连结构170内的其他导电层和导电过孔电连接，以及电连接到半导体管芯114、导电互连件128和导电互连件128。与所有通过如本文所呈现的电镀工艺形成的层、电镀层或导电层一样，UBM 182可以是包括粘合层、阻挡层、晶种层或润湿层中的一个或多个的多层金属堆叠。粘合层可以包括钛(Ti)或氮化钛(TiN)，钛钨(TiW)，铝或铬(Cr)。阻挡层可以形成在粘合层上并且可以由Ni，NiV，铂(Pt)，钯(Pd)，TiW或铬铜(CrCu)制成。在一些情况下，阻挡层可以是TiW或Ti的溅射层，并且可以用作粘合层和阻挡层。在任一情况下，阻挡层都可以抑制材料(例如Cu)的不希望的扩散。晶种层可以是Cu，Ni，NiV，Au，Al或其他合适的材料。例如，晶种层可以是包括约2000埃(例如2000加上或减去0-600埃)的厚度的Cu溅射层。
如图3G所示，晶种层可以形成在阻挡层上方并且可以用作在随后形成的互连结构、柱、柱子、或柱形物184和凸块或球186之下的中间导电层。在一些情况下，可以在没有互连结构184的情况下形成凸块186，并且润湿层可以包括厚度在约5-11μm或7-9μm范围内的Cu层。诸如当由SnAg焊料形成时，凸块186会在回流期间消耗Cu UBM 182的一些，并且在焊料凸块184和润湿层的Cu之间的界面处形成金属间化合物。然而，润湿层的Cu可以制成足够厚，以防止在高温老化期间焊料完全消耗Cu垫。在一些实例下，UBM 182可以包括Ni，Pd和Au。UBM 182可提供至堆积互连结构170的低电阻互连件，及提供对焊料扩散及种晶层的阻挡，以实现焊料可润湿性。
在形成导电互连184和凸块186之后，可以在将至少一个模制核心单元200安装到多层基材、有机基材、有机多层基材或图3I所示的高密度堆积(HDBU)基材210之前测试所述至少一个模制核心单元200的电连接性。
完成的精细间距互连结构170可以包括在5μm-12μm，12μm-25μm或25μm-70μm范围内的总体厚度T1。精细间距互连结构170的平面度可以小于或等于10μm，其可以等于面板158的平面度。
图3G还示出了在形成精细间距互连结构170和互连结构184以及凸块186之后，可以使用锯片或激光切割工具190通过锯道202将面板158单切以形成一个或更多个、或多个模制核心单元200。模制核心单元200可以包括在0.15-1.1毫米(mm)范围内的厚度或高度T2，最大厚度为大约1.1mm，最小厚度为大约0.15mm，其中大约可等于小于或等于20％、10％、或5％的百分比差异。
图3H示出了在如图3G的剖面截面图中所示的核心单元200从面板158单切之前包括多个核心单元200的面板158的平面图。
图3I示出了类似于图3G的视图的截面图，其中核心单元200被安装到多层基材210。为了与模制核心单元200一起路由电信号，并根据FMFOM230的配置和设计，多层基材210可以包括多个导电层212和绝缘层214。导电层212可以包括Al、Cu、Sn、Ni、Au、Ag或其他类似材料的一个或多个层。绝缘层214可以包括SiO2、Si3N4、SiON、Ta2O5、Al2O3、硅、锗、砷化镓、磷化铟、碳化硅、聚合物、氧化铍或结构支撑的其他合适的刚性材料的一个或个多层。替代地，绝缘层214可以是结合有酚醛棉纸、环氧化物、树脂、玻璃织物、磨砂玻璃、聚酯、及其他增强纤维或织品、或具有类似绝缘及结构特性的其他材料的预浸渍(预浸)聚四氟乙烯、FR-4、FR-1、CEM-1、或CEM-3的一或多个片压层。多层基材210还可以包括一个或多个屏蔽垫216，其可以形成在多层基材210的顶部或第一表面处并且可以由一层或多层导电材料形成，导电材料包括Al、Cu、Sn、Ni、Au、Ag或其他类似材料。如图3K所示，垫216可以为电磁干扰(EMI)屏蔽件226提供位置、安装部位或附接点。
多层基材210还可以包括使用蒸发、电解电镀、无电电镀、球滴或丝网印刷工艺形成在基材210上方或附接到基材210的多个凸块或球218。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其组合，以及可选的助熔剂溶液。例如，凸点材料可以是共晶Sn/Pb、高铅焊料或无铅焊料。可以使用合适的附接或结合工艺将凸块材料结合到包括导电层212的一部分的多层基材210。在一个实施例中，可以通过将材料加热到其熔点以上来将凸块材料回流焊，以形成球形球或凸块218。在一些应用中，凸块218被第二次回流焊以改善与多层基材210的电接触。在一个实施例中，凸块218形成在具有润湿层、阻挡层和粘合层的UBM上。凸块218也可以被压缩结合到多层基材210。凸块218表示可以形成在多层基材210上的一类互连结构。互连结构还可以使用键合线、导电糊剂、柱形凸块、微凸块或其他电互连件。
图3I还示出了，可以在形成互连结构170、互连结构184和凸块186之后，例如恰在将核心单元200安装到多层基材210之前，核心单元200去除暂时载体136。在其他情况下，暂时载体136可在形成面板158之后且在形成互连结构170之前去除。在去除临时载体136并且核心单元200被测试以确保适当操作和无缺陷的情况下，核心单元200可以被安装到多层基材210。在任何情况下，在将至少一个模制核心单元200安装到多层基材210之前，可以测试所述至少一个模制核心单元200的电连接性以确保适当的操作并检测缺陷。当检测到缺陷时，有缺陷的模制核心单元200可被丢弃或改变用途，而不是被安装到多层基材210，从而避免了在制造有缺陷的封装或部件放慢产生的额外的时间和费用。在一些实例下，多个模制核心单元200将在通过锯190单切之前被测试，以允许同步或同时测试多个模制核心单元200，诸如在面板158的水平处。
过去，当使用硅中介层时，诸如使用具有Si接中介层的半导体封装40时，由于Si中介层20在测试期间很可能被损坏，所以这种测试不可用于封装40。这样，具有Si中介层的常规半导体封装40在封装被完成并被安装到具有凸块26的BGA基材30之前未经测试。
在测试之后，互连结构184和凸块186可以用于将芯单元200覆晶安装(flip-chipmounting)到多层基材210，多层基材210和互连结构184及凸块186之间的界面具有小于或等于15μm的凸块共面性。核心单元200的热膨胀系数(CTE)可以在多层基材210的CTE的40％内。换句话说，核心单元200和多层基材210的CTE的百分比差异可以小于或等于40％。
图3J示出了可选的底部填充材料或模制底部填料(MUF)220可以沉积在核心单元200之下、多层基材210之上、或两者。底部填充材料220可以包括环氧树脂、环氧树脂粘合剂材料、聚合物材料、膜或其他非导电材料。底部填料220可以是非导电的，并且在环境方面保护核心单元200与多层基材210之间的界面或电互连，诸如保护互连结构184和凸块186不受外部元素和污染物的影响，并且提供结构支撑。在一些情况下，底部填料220可以从储存器泵送到分配针，使得底部调料220在压力下从分配针注入到核心单元200和多层基材210之间。由于核心单元200的配置和设计以及Si中介层(如Si中介层20)的省略，底部填料220不需要被布置在半导体管芯114与TSV基材或Si中介层(如Si中介层20)之间。在某些情况下，真空辅助可以汲取MUF 220以协助均匀分配。底部填料220可以是聚合物复合材料，诸如具有填料的环氧树脂、具有填料的环氧丙烯酸酯或具有适当填料的聚合物。
图3K示出了在核心单元200上提供或设置热界面材料(TIM)224，包括在第一半导体管芯114a的和第二半导体管芯114b的偏移背表面118上提供或设置热界面材料(TIM)224，并且将电磁干扰(EMI)屏蔽件或散热器226联接到模制核心单元200，TIM 224布置在散热器226和模制核心单元200之间。TIM 224可以包括热环氧、热环氧树脂，导热糊剂、氧化铝、氧化锌、氮化硼、粉末银、导热油脂或其他合适的材料。EMI屏蔽件226可以由Al、铁氧体或羰基铁、不锈钢、镍银、低碳钢、硅-铁钢、箔、导电树脂以及能够阻挡或吸收电磁干扰(EMI)、射频干扰(RFI)、谐波失真和其他装置间干扰的其它金属和复合材料。屏蔽件226也可以是非金属材料，诸如碳黑或铝薄片，以减少EMI和RFI的影响。通过将EMI屏蔽件226联接到模制核心单元200，同时TIM 224设置在EMI屏蔽件226和模制核心单元200之间，可以减少电磁干扰，并且可以改善FMFOM 230的热性能。为了促进性能，屏蔽件226可以通过屏蔽垫216电连接到外部低阻抗接地点。
图4示出了类似于图3K中所示的FMFOM 230的FMFOM 240。FMFOM240与FMFOM 230的不同之处在于FMFOM 240包括散热器或热散布器242而不是EMI屏蔽件226。像EMI屏蔽件226那样，散热器242联接到模制核心单元200，同时TIM 224布置在散热器242和模制核心单元200之间。散热器242可以是Cu、Al或具有高导热率的其他材料。通过将散热器242联接到模制核心单元200，同时TIM 224设置在散热器242和模制核心单元200之间，FMFOM 240的热性能可以得到改善。热性能可以通过形成辅助半导体管芯114所产生的热的分布和耗散的导热路径被改善。
FMFOM 240可以以这样的方式运输，即半导体管芯114的背表面118被暴露以用于在运输后直接附接外部散热器，例如散热器242。无源部件可以集成在多层基材210上或其内以及模制核心单元200内。通常用于精细节距堆积互连结构170内的晶圆级再分布过程(例如PBO或PI)的光聚合物可以用无机电介质替代以提高机械可靠性、布线密度和热稳定性。在将半导体管芯114附接到暂时载体136或放置在暂时载体136上之前，可利用管芯附接材料将半导体管芯114安装到热散布器或散热器(诸如散热器242)。FMFOM 240也可以使用凸块218的覆晶、LGA或BGA互连件而直接安装到系统主板。
如FMFOM 230和240所示，FMFOM可以在没有Si中介层(诸如Si中介层20)的情况下形成，同时仍然提供穿过精细间距堆积互连结构170的高密度多芯片布线，类似于利用Si中介层实现的装置之间的极高的布线密度。FMFOM 230、240可以包括具有精细间距(40μm)的多层精细间距布线(例如，包括2μm的线和空间的布线)以及用于高密度芯片至芯片布线的无焊Cu柱螺栓互连件128。FMFOM 230、240可以包括大面积Cu柱螺栓128，其可以形成在半导体芯片114上和共同连接的芯片结合垫122上，以改善热和功率分布。单元特定图案化(诸如自适应图案化TM(Adaptive PatterningTM))可以确保用于FMFOM 230、240的模制中介层170内的半导体管芯114之间的高互连良率。FMFOM 230、240可以包括用于覆晶连接到多层基材210的无铅焊料凸块、Cu柱、或两者。FMFOM 230、240可以包括半导体管芯114的具有偏移量O的暴露的后表面118，后表面118略微突出到模制化合物142的背表面166上方，用于优异的TIM 224结合线厚度控制。有利地，并且与具有Si中介层的常规半导体封装40不同，FMFOM230、240的核心单元200可以在组装到高密度多层基材210之前是完全可测试的。
由于堆积互连结构170的单元特定图案化，FMFOM 230、240促进不同类型的芯片或半导体管芯的集成，包括不同类型或数量的节点，而不使用硅中介层20，这允许在顶部上的多个不同结构，包括不同的芯片类型(存储器、逻辑、模拟)，以及在单一核心单元200内不同工艺节点(例如130nm、90nm、或20nm)上形成的晶片。堆积互连结构170的高密度布线实现了不同存储器和逻辑半导体管芯114之间的高速接口。大型半导体管芯114也可以以最小的性能损失分割成更小的半导体管芯，以通过更高的管芯产率节省晶圆制造上的成本。核心单元200可以将其他有源和无源装置集成到核心单元200中，从而允许更简化的PCB设计。因为传统的逻辑芯片包括大量的可重复使用的知识产权(IP)，所以在核心单元200内的分离的半导体管芯114可以允许可在核心单元200内并排连接的经过验证的半导体芯片IP与具有新IP的半导体芯片之间的分裂或分割，所述具有新IP的半导体芯片包括增加的功能。采用FMFOM 230、240设计的芯片设计还可以通过构建输入/输出(I/O)缓冲器和片上存储器而节省大量的设计和制造成本。
FMFOM 230、240相对于具有Si中介层的传统半导体封装40存在许多优点。首先，Si中介层20通常需要芯片10和中介层20之间的非常精细间距的焊接互连件12，与针对SI中介层20的精细间距覆晶10相关联的组件产率损失可能是关注的问题，并且利用微凸块12的非常小的焊接接点的可靠性也是一个问题。然而，利用FMFOM 230、240，可以省去非常精细节距的焊接接头，并且可以由在精细间距堆积互连结构170内的高密度RDL路由线路取代，诸如直接连接或接触导电互连件128的导电层174，导电互连件128可以在不使用焊料、微凸块或两者的情况下在半导体管芯114上形成为Cu柱凸块。
其次，制造Si中介层20的成本通常可能非常高，因为典型的工艺必须在先进的晶圆制造工厂(先进的晶圆工厂)中执行。通常必须在中介层20内形成TSV 22，必须在中介层20的底部上形成覆晶凸块26，并且TSV工艺需要非常薄的Si晶圆20，通常厚度约为100μm，这可导致制造中的扭曲和处理问题。利用FMFOM 230、240，通过使用面板158上的精细间距堆积互连结构170可以完全消除TSV工艺，并且通常形成在Si中介层20的底部上的焊接凸块不被形成，而是存在直接形成在最终布线层之上的互连结构184、凸块186或两者，诸如在面板158上形成的导电层178，这可以显着降低成本和处理难度。相关地，在形成FMFOM 230、240时，不执行用于封装40中的半导体管芯10和微凸块12的覆晶组装步骤，并且相比之下该步骤被省略，从而与封装40相比，进一步简化了FMFOM 230、240的封装组装过程。
第三，由于Si中介层的扭曲，利用常规Si中介层封装40，将半导体管芯10附接到薄Si中介层20以及进一步将Si中介层20附接到BGA基材30的过程可能是困难的。另一方面，利用FMFOM 230、240，精细间距堆积互连结构170内的高密度多层RDL布线图案174、178可被施加到模制面板158内的半导体管芯114，这是比硅中介层20更稳定的结构，并且更不易扭曲。
第四，FMFOM 230、240提供了另外的优点，因为在将半导体管芯10附接到Si中介层20之后并且在将Si中介层20组装到昂贵的基材30之前，因为Si中介层20非常薄且难以处理，所以包括常规Si中介层20的半导体封装40通常难以针对适当的功能进行测试。相反，FMFOM 230、240包括嵌入塑料面板158内的半导体管芯114，其有助于在已施加高密度RDL布线170和覆晶凸块184、186之后且在将核心单元200组装到多层基材210之前进行测试。在没有由薄Si中介层20引起的困难的情况下测试核心单元200，提供了减少组件产率损失的优点。
第五，在具有Si中介层的半导体封装40中，利用微凸块12的覆晶互连的可靠性是具有挑战性的，因为Si中介层20的CTE远低于基材30的CTE，这导致温度循环中的高应力和应变，其导致封装失效增加。另一方面，FMFOM 230、240包括作为面板158的部分的模制化合物或包封物142，其具有比硅中介层20更高的CTE，导致与多层基材210的CTE失配减小。
与传统的嵌入式晶圆级球状格栅阵列(eWLB)封装相比，FMFOM 230、240具有许多优点。EWLB封装涉及将半导体管芯面朝下放置在带(tape)上，在半导体管芯单元的背表面上模制或封装以形成面板或模制面板，然后移除带及于半导体晶粒管芯的有源表面之上形成互连结构，且该互连结构直接接触该有源表面，以与半导体管芯的有源表面进行电连接。
首先，eWLB结构典型地包括略微压缩到带内的半导体管芯，从而在管芯与扇出封装之间的界面处产生不均匀表面，该不均匀表面可能导致相比于在均匀表面的平面上而需要具有更大的场深度的光刻工艺的形貌。由此产生的场深度可以限制可应用于面板的RDL特征尺寸。另一方面，在FMFOM工艺中，半导体管芯114可以面朝上地附接到载体带138上，半导体管芯114的背部有利地被压缩到带138中，而不会如上针对eWLB结构所述导致有源表面处的偏移。此外，包括封装的半导体管芯114的塑料面板158的有源侧可在模制或封装半导体管芯114之后被平坦化，这消除了偏移和场深度的问题，从而使得可以使用光刻实现非常精细的线和空间RDL特征，而不同于面朝下的eWLB方法。如本文所使用的，非常精细的线和间隔可以包括使用更先进的光刻工具实现的<5μm的线和空间或<2μm的线和空间，并且对于FMFOM 230、240将潜在地允许在RDF迹线之间使用薄无机电介质层，这利用eWLB封装是不可行的。
其次，如上所述的通常制备的eWLB模制半导体管芯的有源表面处的不均匀形貌额外地为覆晶凸块提供了不平坦的表面，其可能导致覆晶凸块的高度不均匀。这可能进一步导致在覆晶组装到基材30期间由于打开焊接接点而导致产率损失。FMFOM 230、240的塑料面板中的半导体管芯的平坦表面能够使用覆晶互连件来将模制芯单元200附接到多层基材210，其中形成在有源侧上的覆晶凸块可以具有小于或等于15μm的凸块共面性，从而产生高产率组件。
第三，在形成eWLB封装的管线面朝下配置中，半导体管芯的整个背部必须被包封。eWLB模块中的半导体管芯之后可以通过将模制化合物研磨掉而暴露，但是这种方法通常导致模制化合物和半导体管芯的背部共面。共面模制化合物和半导体管芯背部使得难以用可压缩的TIM将散热器附接到半导体管芯的背部，同时精确控制半导体管芯的背表面上的TIM厚度。然而，利用FMFOM设计及半导体管芯114的背表面118与包封物142的背表面166之间的偏移量O，上述问题得以改善。
第四，通过FMFOM工艺和设计，可以克服TIM与eWLB模块中的半导体管芯的背表面相互作用的问题。对于FMFOM 230、240，在模制面板158并释放载体136之后，半导体管芯114的背表面118已经暴露，以便提供将散热器226、242安装到半导体管芯114的背部118。另外，利用FMFOM230、240，半导体管芯114的背部118被压缩到暂时带138中，使得半导体管芯114的背表面118以偏移量O升高到模制化合物166的背表面上方，该偏移量O大于或等于10μm，或大于或等于40μm。与包封物142的背表面166与散热器226、242之间的TIM224的厚度相比，半导体管芯114的背表面118与塑料面板158的包封物142的对应背表面118之间的偏移量O可允许可压缩TIM224在半导体管芯114与散热器226、242之间形成较薄层。
第五，FMFOM 230、240包括施加在半导体管芯114的有源表面120和侧124上的包封物142，其可以包括比eWLB模块中的对应结构的CTE更高的CTE。从而FMFOM 230、240中较高的CTE将减少扭曲，并且将导致模制核心单元200与多层基材210之间的互连件184、186上的应力和应变比具有Si中介层40的传统模块中的Si中介层20与基材30之间的凸块26上的应力和应变更小。
第六，FMFOM230、240的另一个优点可以包括包括将导电互连件128与184的大小及密度特制为柱，以缩减大小及在半导体管芯114与导电互连件128和184之间产生更低热阻，这可以在一些特定情况下通过创建通常连接到电源和接地网的更大面积的导电互连件128和184。
图5示出了流程图300，其示出了形成如图1A-4所示和所述的热增强型FMFOM 230的方法的非限制性示例，其将在要素302-326中被进一步示出，且在以下流程图300中所述的以下操作、步骤、或过程中进行描述。图5中列出的要素、动作或步骤可以按所示顺序或次序执行，但不必按所示顺序或次序执行。在不脱离本公开的精神和范围的情况下，可以修改包括在流程300中的更少的要素以及各种要素的顺序或次序。
要素302表示在半导体装置晶圆110上电镀导电互连件128，如图2C所示。如图2C所示，要素304表示将晶圆110变薄至成品硅厚度。要素306表示单切半导体管芯114，如图2D所示。要素308表示用顺应粘合剂138将半导体管芯114面朝上放置在暂时载体136上，并将半导体管芯114压入粘合剂材料138中，如图3A所示。要素310表示用包封物或模制材料142来模制半导体管芯114以形成嵌入式管芯面板或塑料面板158，如图3C-3E所示。要素312表示去除载体136以暴露模制半导体管芯114的背部118，如图3E-3I所示。要素314代表研磨面板158的前侧164以暴露导电互连件128，如图3E所示。要素316表示扫描面板156以测量每个管芯114的位置和方向，如图3E所示。要素318表示使用单元特定图案化或自适应图案化TM施加高密度多层RDL布线图案17，以将RDL图案170与每个半导体管芯114(诸如114a和114b)对准，如图3E所示。要素320表示在布线170上的电镀覆晶凸块，如图3G所示。要素322表示将面板158单切成核心单元200，如图3G所示。要素324表示测试个体的完全模制的核心单元200。要素326表示使用覆晶互连件将完全模制的核心单元200组装到多层基材210上，如图3I所示。
在前述说明书中，已经描述了本公开的各种实施例。然而，显而易见的是，可以对其进行各种修改和改变，而不偏离如所附权利要求书中阐述的本发明的更广泛的精神和范围。因此，说明书和附图被认为是说明性的而不是限制性的。

Claims (20)

1.一种制造完全模制的扇出模块(FMFOM)的方法，包括：
提供暂时载体，所述暂时载体包括设置在所述暂时载体的顶表面上的粘合剂；
提供第一半导体管芯，所述第一半导体管芯包括联接到所述第一半导体管芯的有源表面的导电互连件；
提供第二半导体管芯，所述第二半导体管芯包括联接到所述第二半导体管芯的有源表面的导电互连件；
在包封所述第一半导体管芯和第二半导体管芯之前，将所述第一半导体管芯及所述第二半导体管芯面向上安装至所述暂时载体，使得所述第一半导体管芯的背表面和所述第二半导体管芯的背表面陷入所述粘合剂内；
通过利用包封物包封所述第一半导体管芯的至少四个侧表面和有源表面、所述第二半导体管芯、及进一步包封第一半导体管芯的和第二半导体管芯的导电互连件中的每一个的至少两个侧表面而在单一步骤中形成嵌入式管芯面板；
通过在嵌入式管芯面板上形成精细间距堆积互连结构，而在没有硅中介层的情况下使得第一半导体管芯的导电互连件及第二半导体管芯的导电互连件互连，以形成至少一个模制核心单元；
去除所述暂时载体；
将所述至少一个模制核心单元安装到有机多层基材；和
利用设置在散热器与模制核心单元之间的热界面材料(TIM)而将散热器联接至模制核心单元。
2.根据权利要求1所述的方法，还包括：在包封第一半导体管芯和第二半导体管芯之后，从粘合剂去除第一半导体管芯和第二半导体管芯，以暴露第一半导体管芯的背表面和第二半导体管芯的背表面，其中第一半导体管芯的背表面和第二半导体管芯的背表面从包封物偏移大于10μm的距离。
3.根据权利要求2所述的方法，还包括：
在第一半导体管芯的和第二半导体管芯的偏移背表面上提供TIM；和
将散热器联接到模制核心单元，其中TIM布置在散热器和模制核心单元之间。
4.根据权利要求1所述的方法，其中，导电互连件形成为铜柱，并且还包括10-100μm的高度，并且是无焊料的。
5.根据权利要求1所述的方法，其中，精细间距堆积互连结构直接接触导电互连件。
6.根据权利要求1所述的方法，其中，精细间距堆积互连结构包括小于3μm的线和空间距离。
7.根据权利要求1所述的方法，还包括：在将所述至少一个模制核心单元安装到有机多层基材之前，测试所述至少一个模制核心单元的电连接性。
8.一种制造完全模制的扇出模块(FMFOM)的方法，包括：
提供暂时载体，所述暂时载体包括设置在所述暂时载体的顶表面上的粘合剂；
提供第一半导体管芯，所述第一半导体管芯包括联接到所述第一半导体管芯的有源表面的导电互连件；
提供第二半导体管芯，所述第二半导体管芯包括联接到所述第二半导体管芯的有源表面的导电互连件；
在包封所述第一半导体管芯和第二半导体管芯之前，将所述第一半导体管芯及所述第二半导体管芯面向上安装至所述暂时载体，使得所述第一半导体管芯的背表面和所述第二半导体管芯的背表面陷入所述粘合剂内；和
通过在单一步骤中包封所述第一半导体管芯的至少四个侧表面和有源表面、所述第二半导体管芯、并进一步包封所述第一半导体管芯的和第二半导体管芯的所述导电互连件中的每一个的至少两个侧表面而形成嵌入式管芯面板；
通过在嵌入式管芯面板上形成精细间距堆积互连结构，而在没有硅中介层的情况下使得第一半导体管芯的导电互连件及第二半导体管芯的导电互连件互连，以形成至少一个模制核心单元；
去除所述暂时载体。
9.根据权利要求8所述的方法，还包括：
在包封第一半导体管芯和第二半导体管芯之后，从粘合剂去除第一半导体管芯和第二半导体管芯，以暴露第一半导体管芯的背表面和第二半导体管芯的背表面，其中第一半导体管芯的背表面和第二半导体管芯的背表面从包封物偏移大于10μm的距离。
10.根据权利要求9所述的方法，还包括：
在第一半导体管芯的和第二半导体管芯的偏移背表面上提供热界面材料(TIM)；和
将散热器联接到模制核心单元，其中TIM布置在散热器和模制核心单元之间。
11.根据权利要求8所述的方法，还包括：在将所述至少一个模制核心单元安装到多层基材之前，测试所述至少一个模制核心单元的电连接性。
12.根据权利要求8所述的方法，还包括：
将多层基材形成为高密度堆积(HDBU)基材；和
利用包括小于或等于15微米的凸块共面性的覆晶凸块将模制芯单元安装到HDBU基材。
13.根据权利要求8所述的方法，还包括：在形成精细间距堆积连结构之后将嵌入式管芯面板单切，以形成包括至少一个模制芯单元的多个模制芯单元。
14.一种完全模制的扇出模块(FMFOM)，包括：
第一半导体管芯，包括联接到第一半导体管芯的有源表面的导电互连件；
第二半导体管芯，包括联接到第二半导体管芯的有源表面的导电互连件；
单一包封物，接触第一半导体管芯的至少四个侧表面和有源表面、第二半导体管芯及导电互连件的侧表面；
精细间距堆积互连结构，设置在单一包封物上方，并且在没有硅中介层的情况下互连第一半导体管芯的导电互连件和第二半导体管芯的导电互连件；和
多层基材，联接到精细间距堆积互连结构、第一半导体管芯和第二半导体管芯。
15.根据权利要求14所述的FMFOM，其中，第一半导体管芯的和第二半导体管芯的背表面从单一包封物暴露。
16.根据权利要求15所述的FMFOM，其中，第一半导体管芯的和第二半导体管芯的背表面从包封物偏移大于10微米(μm)的距离。
17.根据权利要求16所述的FMFOM，还包括：
在第一半导体管芯的和第二半导体管芯的偏移背表面上设置热界面材料(TIM)；和
将散热器联接到第一半导体管芯和第二半导体管芯，其中TIM布置在散热器与第一半导体管芯和第二半导体管芯之间。
18.根据权利要求14所述的FMFOM，其中，精细间距堆积互连结构直接接触导电互连件。
19.根据权利要求14所述的FMFOM，还包括：将多层基材形成为高密度堆积(HDBU)基材，其中模制核心单元的热膨胀系数(CTE)在HDBU基材的CTE的40％以内。
20.根据权利要求14所述的FMFOM，其中，在包括的共面性小于或等于10μm的表面上形成精细间距堆积互连结构。
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