CN116564926A - 半导体结构、基板封装及形成半导体结构的方法 - Google Patents

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trench
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许佳桂
游明志
廖莉菱
郑心圃
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供一种半导体结构、基板封装及形成半导体结构的方法，包括：包括至少一半导体晶粒的一封装、一重分布结构、一基板封装、多个焊料材料部分、以及一第二底部填充材料部分。重分布结构包括多个结合垫及位于至少一半导体晶粒与重分布结构之间的第一底部填充材料部分。基板封装包括多个芯片侧结合垫以及至少一基板沟槽，其中在剖面视角中，至少一基板沟槽在基板封装的一顶部表面下方垂直地延伸。焊料材料部分结合至芯片侧结合垫及结合垫。第二底部填充材料部分横向地环绕焊料材料部分，且分配在至少一基板沟槽内。

Description

半导体结构、基板封装及形成半导体结构的方法
技术领域
本公开实施例是有关于一种半导体结构，特别是有关于一种包括用于控制底部填充内圆角面积的基板沟槽的半导体结构。
背景技术
扇出型晶圆级封装(fan-out wafer level package，FOWLP)和底部填充材料部分之间的界面，在后续处理扇出型晶圆级封装、底部填充材料部分和封装基板的组件期间，承受机械应力(例如：与将基板封装附接至印刷电路板(printed circuit board，PCB)有关联的机械应力)。此外，扇出型晶圆级封装和底部填充材料部分之间的界面在计算装置内的使用期间会承受机械应力，例如：当移动装置在使用过程中意外掉落造成机械冲击。裂纹可形成在底部填充材料中，并且可能在半导体晶粒、焊料材料部分、重分布结构及/或半导体晶粒内或封装基板内的各种介电层中引起额外的裂纹。因此，需要抑制底部填充材料中裂纹的形成。
围绕扇出型晶圆级封装并从扇出型晶圆级封装向外延伸穿过封装基板的宽底部填充材料部分可能进一步增加在半导体晶粒或封装基板内的底部填充材料、半导体晶粒、焊料材料部分、重分布结构及/或各种介电层中出现额外裂缝的风险。举例来说，与较窄的底部填充材料部分施加的机械应力相比，较宽的底部填充材料部分可在扇出型晶圆级封装以及扇出型晶圆级封装与底部填充材料之间的界面上导致更大的机械应力。这可能是由于较宽的底部填充部分相较于比较不宽或更窄的底部填充部分，在基板封装上具有更大的接触表面积，作为一个范例，在操作期间，较宽的底部填充部分在封装基板变形或弯曲的情况下可能经历更大的变形。换句话说，底部填充材料与封装基板的接触表面积越大，由于基板封装变形而导致底部填充材料变形的风险就越大，并且，扇出型晶圆级封装和相应界面结构上的机械应力也越大。因此，希望减小底部填充材料的总宽度(即，减少底部填充材料在底部填充分配过程中从扇出型晶圆级封装向外越过基板封装的扩散)，以(i)进一步抑制在底部填充材料中形成裂缝及/或(ii)增加整个基板封装的可用表面积，以放置额外的构件。
发明内容
根据本公开的一些实施例，提供一种半导体结构，包括：一封装、一基板封装、多个焊料材料部分以及一底部填充材料部分。封装包括多个结合垫。基板封装包括：多个芯片侧结合垫以及至少一基板沟槽。至少一基板沟槽在基板封装的一顶部表面下方垂直地延伸。多个焊料材料部分结合至芯片侧结合垫及结合垫。底部填充材料部分横向地环绕焊料材料部分，且分配在至少一基板沟槽内。
根据本公开的一些实施例，提供一种基板封装，包括：一芯片侧表面增层线路、一焊料遮罩以及至少一基板沟槽。芯片侧表面增层线路包括：多个芯片侧绝缘层、多个芯片侧布线互连件以及多个芯片侧结合垫。芯片侧布线互连件嵌设在芯片侧绝缘层内。芯片侧结合垫嵌设在芯片侧绝缘层内，且电性连接至芯片侧布线互连件。焊料遮罩沉积在芯片侧绝缘层及芯片侧结合垫的顶部表面上方。至少一基板沟槽形成在焊料遮罩中，其中至少一基板沟槽具有一内侧壁，位于至少一基板沟槽的一外侧壁与芯片侧结合垫的近端边缘之间。
根据本公开的一些实施例，提供一种形成半导体结构的方法，包括：提供一封装，包括至少一半导体晶粒及一重分布结构；形成至少一基板沟槽在一基板封装内；将封装结合至基板封装，使得重分布结构借由多个焊料材料部分而结合至基板封装；以及在焊料材料部分的周围及至少一基板沟槽内施加一底部填充材料部分。
附图说明
根据以下的详细说明并配合所附图式做完整公开。应被强调的是，根据本产业的一般作业，图示并未必按照比例绘制。事实上，可能任意的放大或缩小元件的尺寸，以做清楚的说明。
图1A为根据本公开的一实施例，示例性结构的一区域的垂直剖面图，包括第一载体基板及重分布结构。
图1B为图1A的示例性结构的区域的顶视图。
图2A为根据本公开的一实施例，在形成重分布侧结合结构及第一焊料材料部分之后，示例性结构的一区域的垂直剖面图。
图2B为图2A的示例性结构的区域的顶视图。
图3A为根据本公开的一实施例，在附接半导体晶粒之后，示例性结构的一区域的垂直剖面图。
图3B为图3A的示例性结构的区域的顶视图。
图3C为高带宽存储器晶粒的放大垂直剖面图。
图4为在形成第一底部填充材料部分之后，示例性结构的一区域的垂直剖面图。
图5A为根据本公开的一实施例，在形成环氧树脂模制化合物(epoxy moldingcompound，EMC)基质之后，示例性结构的一区域的垂直剖面图。
图5B为图5A的示例性结构的区域的顶视图。
图6为根据本公开的一实施例，在附接一第二载体基板且拆卸第一载体基板之后，示例性结构的一区域的垂直剖面图。
图7为根据本公开的一实施例，在形成扇出结合垫之后，示例性结构的一区域的垂直剖面图。
图8为根据本公开的一实施例，在拆卸第二载体基板之后，示例性结构的一区域的垂直剖面图。
图9为根据本公开的一实施例，在切割重分布结构及环氧树脂模制化合物基质期间，示例性结构的一区域的垂直剖面图。
图10A为根据本公开的一实施例，扇出封装的垂直剖面图。
图10B为沿着图10A的水平平面B-B’，扇出封装的水平剖面图。
图11为根据本公开的一实施例，基板封装的垂直剖面图。
图12A为根据本公开的一实施例，在形成基板沟槽之后，基板封装的垂直剖面图。
图12B为图12A的基板封装的顶视图。
图13为根据本公开的一实施例，在附接扇出封装至基板封装之后，示例性结构的垂直剖面图。
图14A为根据本公开的一实施例，在形成第二底部填充材料部分之后，示例性结构的垂直剖面图。
图14B为沿着图14A的水平平面B-B’，示例性结构的水平剖面图。
图14C为图14A的示例性结构的一区域的放大垂直剖面图。
图15为图14A的示例性结构的一区域的第一替代性实施例的放大垂直剖面图。
图16为图12A的示例性结构的第二替代性实施例的垂直剖面图。
图17为图14A的示例性结构的第二替代性实施例的垂直剖面图。
图18为图12A的示例性结构的第三替代性实施例的垂直剖面图。
图19A为沿着一水平平面的示例性结构的第三替代性实施例的水平剖面图，此水平平面对应于图14A的水平平面B-B’。
图19B为沿着一水平平面的示例性结构的第四替代性实施例的水平剖面图，此水平平面对应于图14A的水平平面B-B’。
图19C为沿着一水平平面的示例性结构的第五替代性实施例的水平剖面图，此水平平面对应于图14A的水平平面B-B’。
图20为根据本公开的一实施例，在基板封装附接至印刷电路板(printed circuitboard，PCB)之后，示例性结构的垂直剖面图。
图21为根据本公开的一实施例，绘示用于形成示例性结构的步骤的流程图。
其中，附图标记说明如下：
100：印刷电路板
110：印刷电路板基板
180：印刷电路板结合垫
190：焊料接点
192：底部填充材料部分
200：基板封装
210：核基板
212：介电衬料
214：穿芯贯孔结构
240：板侧表面增层线路
242：板侧绝缘层
244：板侧布线互连件
248：板侧结合垫
260：芯片侧表面增层线路
261：焊料遮罩
262：芯片侧绝缘层
264：芯片侧布线互连件
268：芯片侧结合垫
269：开口
270：基板沟槽
270a：内侧壁
270b：外侧壁
290：第二焊料材料部分
291：外周缘
292：第二底部填充材料部分
294：稳定结构
300：第一载体基板
301：第一粘着层
400：第二载体基板
401：第二粘着层
700：半导体晶粒(单芯片系统晶粒)
780：晶粒侧结合结构(单芯片系统金属结合结构)
800：半导体晶粒(存储器晶粒)
810：高带宽存储器晶粒
811：静态随机存取存储器晶粒
812：静态随机存取存储器晶粒
813：静态随机存取存储器晶粒
814：静态随机存取存储器晶粒
815：静态随机存取存储器晶粒
816：环氧树脂模制材料封闭框体
820：微凸块
822：高带宽存储器底部填充材料部分
880：晶粒侧结合结构(存储器晶粒金属结合结构)
900：扇出封装(封装)
900W：重组晶圆
910：模制化合物晶粒框体
910M：环氧树脂模制化合物基质
920：重分布结构
922：重分布介电层
924：重分布布线互连件
928：扇出结合垫
938：重分布侧结合结构
940：第一焊料材料部分
950：第一底部填充材料部分
2110，2120，2130，2140：步骤
B-B’：水平平面
D：基板沟槽深度
DA：晶粒面积
FW：内圆角宽度
hd1：一水平方向
hd2：第二水平方向
L1：第一长度
S：距离
W1：第一宽度
UA：单位面积
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。除非另外明确地限定，具有相同参考符号的每一元件预设为具有相同的材料组成且具有相同厚度范围内的厚度。
本公开实施例涉及半导体装置，特别是在半导体晶粒封装中，底部填充材料的均匀应用。一般而言，本公开实施例的方法及结构可用以提供一芯片封装结构，例如：扇出型晶圆级封装(fan-out wafer level package，FOWLP)或扇出型面板级封装(fan-out panellevel package，FOPLP)。虽然本公开实施例是利用扇出型晶圆级封装的配置来描述，本公开实施例的方法及结构可运用在扇出型面板级封装的配置上或任何其他扇出型封装配置上。
扇出封装在后续的组合制程期间承受压力及/或在操作期间承受机械应力及/或承受热而经受变形。从扇出封装及扇出封装与基板封装之间溢出或延伸的底部填充材料亦可导致在基板封装变形或弯曲期间，增加施在扇出封装上的总机械应力。从扇出封装的侧壁向外延伸的多余的底部填充材料亦减少了原本可用于放置附加构件的板空间，上述构件例如：表面粘着装置(surface-mount devices，SMDs)及板加强材(board stiffeners)，有助于减少整体半导体装置的机械应力。
根据本公开的一型态，借由利用形成至基板封装中的至少一基板沟槽，可减少扇出封装的变形及底部填充材料的填角(fillet)宽度。上述至少一基板沟槽可被蚀刻或钻孔(drilled)(例如：通过电脑数值控制(computer numerical control，CNC)铣切)至基板封装的一或多层中，以产生一定体积的空间，可用作底部填充材料的储存处。底部填充材料可被放置到基板沟槽的体积中，容许较少的底部填充材料从扇出封装的侧壁向外延伸或溢出。因此，借由产生一基板沟槽以维持大量底部填充材料(否则底部填充材料则会延伸至基板封装的表面上)，可减少底部填充材料的填角宽度，且可使更多板空间可用于附加的构件。本公开的方法及结构的各种型态及实施例是参照随附图式而在下文中描述。
参照图1A及图1B，根据本公开的一实施例的示例性结构可包括一第一载体基板300以及形成在第一载体基板300的前侧表面上的多个重分布结构920。第一载体基板300可包括光透基板例如：玻璃基板或蓝宝石基板。第一载体基板300的直径可在150毫米至290毫米的范围内，但可用较小及较大的直径。此外，第一载体基板300的厚度可在500微米至2000微米的范围内，但亦可用较小及较大的厚度。替代性地，第一载体基板300可以矩形面板的形式提供。在此种替代性实施例中的第一载体的尺寸可实质上为相同。
第一粘着层301可施加在第一载体基板300的前侧表面。在一实施例中，第一粘着层301可为光热转换(light-to-heat conversion，LTHC)层。光热转换层可为以溶剂为基底的涂层，利用旋涂方法施加。光热转换层可将紫外光转换成热，这可导致光热转换层的材料失去粘着性。替代性地，第一粘着层301可包括热分解粘着材料。举例来说，第一粘着层301可包括在高温下分解的压克力压敏粘着剂。热分解粘着材料的脱结(debonding)温度可在摄氏150度至200度的范围内。
重分布结构920可形成在第一粘着层301上方。尤其，重分布结构920可形成在每一单位面积UA内，单位面积UA是在第一载体基板300上方的二维阵列中重复的重复单元的面积。每一重分布结构920可包括多个重分布介电层922及多个重分布布线(wiring)互连件924。重分布介电层922包括各自的介电聚合物材料例如：聚酰亚胺(polyimide，PI)、苯环丁烯(benzocyclobutene，BCB)、或聚苯恶唑(polybenzobisoxazole，PBO)。其他适合的材料可在本公开实施例的预期范畴内。每一重分布介电层922可借由各自的介电聚合物材料的旋涂及干燥而形成。每一重分布介电层922的厚度可在2微米至40微米的范围内，例如：4微米至20微米。每一重分布介电层922可被图案化，举例来说，借由施加及图案化其上方的各自的光阻层，且借由利用蚀刻制程(例如：异性蚀刻制程)将光阻层中的图案转移至重分布介电层922。后续可移除(例如：借由灰化)光阻层。
每一重分布布线互连件924可借由以溅镀沉积金属种晶层、借由施加及图案化金属种晶层上方的光阻层以形成通过光阻层的开口图案、借由电镀金属填充材料(例如：铜、镍、或铜及镍的堆叠)、借由移除光阻层(例如：借由灰化)、以及借由蚀刻位于电镀金属填充材料部分之间的部分金属种晶层而形成。上述金属种晶层可包括例如：钛障壁层及铜种晶层的堆叠。钛障壁层可具有从50纳米至400纳米的范围中的厚度，且铜种晶层可具有从100纳米至500纳米的范围中的厚度。用于重分布布线互连件924的金属填充材料可包括铜、镍、或铜及镍。其他适合的金属填充材料可在本公开实施例的预期范畴内。针对每一重分布布线互连件924所沉积的金属填充材料的厚度可在2微米至40微米的范围内，例如：4微米至10微米，但亦可用更小或更大的厚度。在每一重分布结构920中布线的等级总数(即，重分布布线互连件924的等级)可在1至10的范围内。重分布结构920的周期性二维阵列(例如：矩形阵列)可形成在第一载体基板300上方。每一重分布结构920可形成在一单位面积UA内。包括所有重分布结构920的层在本文中称为重分布结构层，但不限于此。重分布结构层包括重分布结构920的二维阵列。在一实施例中，重分布结构920的二维阵列可为重分布结构920的矩形周期性二维阵列，具有沿着第一水平方向hd1的第一周期(periodicity)，且具有沿着第二水平方向hd2的第二周期，第二水平方向hd2垂直于第一水平方向hd1。
参照图2A及图2B，至少一金属材料及一第一焊料材料可依序地沉积在重分布结构920的前侧表面上方。至少一金属材料包括可用于金属凸块的材料，例如：铜。至少一金属材料的厚度可在5微米至60微米的范围内，例如：10微米至30微米，但亦可用更小或更大的厚度。第一焊料材料可包括适于C2结合的焊料材料，例如：用于微凸块结合。第一焊料材料的厚度可在2微米至30微米的范围内，例如：4微米至15微米，但亦可用更小或更大的厚度。
第一焊料材料及至少一金属材料可被图案化成第一焊料材料部分940的离散阵列及金属结合结构的阵列，在本文中称为重分布侧结合结构938的阵列。每一重分布侧结合结构938的阵列形成在各自的单位面积UA内。每一第一焊料材料部分940的阵列形成在各自的单位面积UA内。每一第一焊料材料部分940可具有和下方的重分布侧结合结构938相同的水平剖面形状。
在一实施例中，重分布侧结合结构938可包括铜及含铜的合金及/或实质上可由铜及含铜的合金组成。其他适合的材料可在本公开实施例的预期范畴内。重分布侧结合结构938的厚度可在5微米至60微米的范围内，但亦可用更小或更大的厚度。重分布侧结合结构938可具有矩形、圆边矩形、圆形、正多边形、不规则多边形或任何其他具有封闭缘周的二维曲线形状的水平剖面形状。在一实施例中，重分布侧结合结构938可配置用于微凸块结合(即，C2结合)，且可具有在10微米至30微米的范围内的厚度，但亦可用更小或更大的厚度。在此实施例中，每一重分布侧结合结构938的阵列可形成为微凸块(例如：铜柱)的阵列，具有10微米至25微米的范围内的横向尺寸，且具有20微米至50微米的范围内的节距。
参照图3A及图3B，一组至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)可结合至每一重分布结构920。在一实施例中，重分布结构920可排列成二维周期性阵列，且多组至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)可结合至重分布结构920作为多组至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)的二维周期性矩形阵列。每一组至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)包括至少一个半导体晶粒。每一组至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)可包括任何技术领域中已知的一组至少一个半导体晶粒。在一实施例中，每一组至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)可包括多个半导体晶粒(半导体晶粒700、半导体晶粒800)。举例来说，每一组至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)可包括至少一个单芯片系统(system-on-chip，SoC)晶粒700及/或至少一个存储器晶粒800。每一单芯片系统晶粒700可包括一应用处理器晶粒、一中央处理单元晶粒、或一图像处理单元晶粒。在一实施例中，至少一存储器晶粒800可包括高带宽存储器(high bandwidth memory，HBM)晶粒，包括静态随机存取存储器晶粒的垂直堆叠。在一实施例中，至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)可包括至少一个单芯片系统(SoC)晶粒以及包括静态随机存取存储器晶粒(staticrandom access memory，SRAM)的垂直堆叠的高带宽存储器(HBM)晶粒，彼此通过微凸块互连，且被环氧树脂模制材料封闭框体横向地环绕。
每一半导体晶粒(半导体晶粒700、半导体晶粒800)可包括晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)的各自一阵列。举例来说，每一单芯片系统晶粒700可包括单芯片系统金属结合结构780的一阵列，且每一存储器晶粒800可包括存储器晶粒金属结合结构880的一阵列。每一半导体晶粒(半导体晶粒700、半导体晶粒800)可定位在面向下的位置，使得晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)面向第一焊料材料部分940。至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)的每一组可放置在各自的单位面积UA内。半导体晶粒(半导体晶粒700、半导体晶粒800)的放置可利用取放设备执行，使得每一晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)可放置在第一焊料材料部分940的各自一者的顶部表面上。
一般而言，可提供重分布结构920，包括其上的重分布侧结合结构938，且可提供至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)，包括各自一组晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)。至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)可利用第一焊料材料部分940而结合至重分布结构920，第一焊料材料部分940结合至各自的重分布侧结合结构938，且至晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)的各自一者。
至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)的每一组可通过第一焊料材料部分940的各自一组而附接至各自的重分布结构920。单位面积UA内至少一个基板沟槽的每一者可位于一区块的外侧，在平面视角中，此区块包括单位面积UA中的至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)。上述平面视角是沿着垂直方向的视角，也就是垂直于重分布结构层的平面顶部表面的方向。
参照图3C，绘示一高带宽存储器(HBM)晶粒810，可用作图3A及图3B中示例性结构内的存储器晶粒800。高带宽存储器晶粒810包括静态随机存取存储器晶粒(静态随机存取存储器晶粒811、静态随机存取存储器晶粒812、静态随机存取存储器晶粒813、静态随机存取存储器晶粒814、静态随机存取存储器晶粒815)的垂直堆叠，通过微凸块820彼此互连，且被环氧树脂模制材料封闭框体816横向地环绕。静态随机存取存储器晶粒(静态随机存取存储器晶粒811、静态随机存取存储器晶粒812、静态随机存取存储器晶粒813、静态随机存取存储器晶粒814、静态随机存取存储器晶粒815)垂直地相邻的一对之间的间隙可用高带宽存储器底部填充材料部分822填充，高带宽存储器底部填充材料部分822横向地环绕各自一组微凸块820。高带宽存储器晶粒810可包括存储器晶粒金属结合结构880的一阵列，配置以在单位面积UA内结合至重分布侧结合结构938的一阵列的一子集。高带宽存储器晶粒810可配置以提供以JEDEC标准定义的高带宽，即，借由JEDEC固态技术协会所定义的标准，但不限于此。
参照图4，可将一第一底部填充材料施加在重分布结构920与结合至重分布结构920的多组至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)之间的每一间隙中。第一底部填充材料可包括任何技术领域中已知的底部填充材料。第一底部填充材料部分950可形成在每一单位面积UA内，在重分布结构920及上方的一组至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)之间。第一底部填充材料部分950可借由绕着各自一个单位面积UA中第一焊料材料部分940的各自一阵列而注射第一底部填充材料来形成。可用任何已知的底部填充材料施加方法，举例来说，可为毛细底部填充方法、模塑底部填充方法、或印刷底部填充方法。
在每一单位面积UA内，第一底部填充材料部分950可横向地环绕且接触单位面积UA内的每一第一焊料材料部分940。第一底部填充材料部分950可形成绕着且可接触单位面积UA中的第一焊料材料部分940、重分布侧结合结构938及晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)。
单位面积UA中的每一重分布结构920包括重分布侧结合结构938。包括各自一组晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)的至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)可通过每一单位面积UA内第一焊料材料部分940的各自一组而附接至重分布侧结合结构938。在每一单位面积UA内，第一底部填充材料部分950横向地环绕重分布侧结合结构938及多个半导体晶粒(半导体晶粒700、半导体晶粒800)的晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)。
参照图5A及图5B，环氧树脂模制化合物(EMC)可施加在半导体晶粒(半导体晶粒700、半导体晶粒800)的各自一组的比邻组件与第一底部填充材料部分950之间的间隙。
环氧树脂模制化合物可包括含环氧树脂的化合物，可被固化(即，硬化)以提供具有足够硬度及机械强度的介电材料部分。环氧树脂模制化合物可包括环氧树脂、硬化剂、二氧化硅(作为填充材料)以及其他添加物。环氧树脂模制化合物可以液体形式或固体形式提供，视粘度及可流动性而定。液体环氧树脂模制化合物提供较佳的操作性(handling)、好的可流动性、较少空隙、较佳的填充度、以及较少的流痕。固体环氧树脂模制化合物提供较少的硬化收缩、较佳的站立高度(stand-off)、以及较少的晶粒漂移。环氧树脂模制化合物内较高的填充物含量(例如：重量的85％)可减少在模具中的时间，降低模具收缩，且减少模具翘曲。环氧树脂模制化合物中均匀的填充物尺寸分布可减少流痕，且可增强可流动性。在粘着层包括热性脱结材料的实施例中，环氧树脂模制化合物的硬化温度可低于第一粘着层301的释放(脱结)温度。举例来说，环氧树脂模制化合物的硬化温度可在125℃至150℃的范围内。
环氧树脂模制化合物可在硬化温度被硬化，以形成环氧树脂模制化合物基质910M，横向地环绕且埋设一组半导体晶粒(半导体晶粒700、半导体晶粒800)及第一底部填充材料部分950的每一组件。环氧树脂模制化合物基质910M可包括多个环氧树脂模制化合物(EMC)晶粒框体，横向地毗连彼此。每一环氧树脂模制化合物晶粒框体可为环氧树脂模制化合物基质910M的一部分，位于各自的单位面积UA内。因此，每一环氧树脂模制化合物晶粒框体可横向地环绕且埋设各自一组半导体晶粒(半导体晶粒700、半导体晶粒800)及各自的第一底部填充材料部分950。纯环氧树脂的杨氏系数约为3.35十亿帕斯卡(GPa)，且可借由加入添加物，使环氧树脂模制化合物的杨氏系数高于纯环氧树脂的杨氏系数。环氧树脂模制化合物的杨氏系数可大于3.5十亿帕斯卡。
覆盖在包括半导体晶粒(半导体晶粒700、半导体晶粒800)的顶部表面的水平平面上的环氧树脂模制化合物基质910M的部分可借由平坦化制程移除。举例来说，覆盖在水平平面上的环氧树脂模制化合物基质910M的部分可利用化学机械平坦化(chemicalmechanical planarization，CMP)移除。环氧树脂模制化合物基质910M的剩余部分、半导体晶粒(半导体晶粒700、半导体晶粒800)、第一底部填充材料部分950以及重分布结构920的二维阵列的组合包括一重组晶圆900W。位于单位面积UA内的环氧树脂模制化合物基质910M的每一部分组成一环氧树脂模制化合物晶粒框体。在一些半导体晶粒700的顶部表面(背表面)高于此平坦化制程之前的半导体晶粒700的顶部表面的实施例中，半导体晶粒700及环氧树脂模制化合物基质910M被研磨，直到半导体晶粒800显露。
参照图6，第二粘着层401可施加至重组晶圆900W实体显露的平面表面，即，环氧树脂模制化合物基质910M、半导体晶粒(半导体晶粒700、半导体晶粒800)及第一底部填充材料部分950的实体显露表面。在一实施例中，第二粘着层401可包括与第一粘着层301的材料相同或不同的材料。若第一粘着层301包括热性分解粘着材料，则第二粘着层401包括在更高温度分解的另一种热性分解粘着材料，或可包括光热转换材料。
第二载体基板400可附接至第二粘着层401。第二载体基板400可附接至相对于第一载体基板300，重组晶圆900W的相对侧。一般而言，第二载体基板400可包括任何可用于第一载体基板300的材料。第二载体基板400的厚度可在500微米至2000微米的范围内，但亦可用更小或更大的厚度。
第一粘着层301可在脱结温度下借由紫外光照射或热退火分解。在第一载体基板300包括光透材料且第一粘着层301包括光热转换层的实施例中，第一粘着层301可借由通过透明载体基板的辐射紫外光分解。光热转换层可吸收紫外光照射且产生热，将光热转换层的材料分解，且导致透明的第一载体基板300从重组晶圆900W脱离。在第一粘着层301包括热性分解粘着材料的实施例中，可在脱结温度下执行热退火制程，以将第一载体基板300从重组晶圆900W脱离。
参照图7，可借由沉积及图案化至少一金属材料的堆叠而形成扇出结合垫928及第二焊料材料部分290，至少一金属材料的堆叠可作用为金属凸块及焊料材料层。用于扇出结合垫928的金属填充材料可包括铜。其他适合的材料可在本公开实施例的预期范畴内。扇出结合垫928的厚度可在5微米至100微米的范围内，但亦可用更小或更大的厚度。扇出结合垫928及第二焊料材料部分290可具有矩形、圆边矩形或圆形的水平剖面形状。其他适合的形状可在本公开实施例的预期范畴内。在扇出结合垫928形成为可控塌陷芯片连接(controlled collapse chip connection，C4)垫的实施例中，扇出结合垫928的厚度可在5微米至50微米的范围内，但亦可用更小或更大的厚度。在一些实施例中，扇出结合垫928可为或可包括凸块下金属(under bump metallurgy，UBM)结构。扇出结合垫928的配置不限于扇出结构。替代性地，扇出结合垫928可配置为微凸块结合(即，C2结合)，且可具有在30微米至100微米的范围内的厚度，但亦可用更小或更大的厚度。在此种实施例中，扇出结合垫928可形成为微凸块(例如：铜柱)的阵列，具有在10微米至25微米的范围内的横向尺寸，且具有在20微米至50微米的范围内的节距。
扇出结合垫928及第二焊料材料部分290可相对于重分布结构层，形成在环氧树脂模制化合物基质910M及多组半导体晶粒(半导体晶粒700、半导体晶粒800)的二维阵列的相对侧。重分布结构层包括重分布结构920的三维阵列。每一重分布结构920可位于各自的单位面积UA内。每一重分布结构920可包括重分布介电层922、埋设在重分布介电层922中的重分布布线互连件924、以及扇出结合垫928。扇出结合垫928可相对于重分布介电层922，位于重分布侧结合结构938的相对侧，且可电性连接至重分布侧结合结构938的各自一者。
参照图8，第二粘着层401可在脱结温度下借由紫外光照射或借由热退火分解。在第二载体基板400包括光透材料且第二粘着层401包括光热转换层的实施例中，第二粘着层401可借由通过透明载体基板的辐射紫外光分解。在第二粘着层401包括热性分解粘着材料的实施例中，可在脱结温度下执行热退火制程，以将第二载体基板400从重组晶圆900W脱离。
参照图9，包括扇出结合垫928的重组晶圆900W可借由执行切割制程，沿着切割通道而被后续地切割。切割通道对应于相邻一对晶粒面积DA之间的边界。从重组晶圆900W切割出的每一切割单元可包括一扇出封装900。换句话说，多组半导体晶粒(半导体晶粒700、半导体晶粒800)的二维阵列、第一底部填充材料部分950的二维阵列、环氧树脂模制化合物基质910M、以及重分布结构920的二维阵列的组件的每一切割部分包括一扇出封装900。环氧树脂模制化合物基质910M的每一切割部分包括一模制化合物晶粒框体910。重分布结构层的每一切割部分(包括重分布结构920的二维阵列)包括一重分布结构920。
参照图10A及图10B，绘示在图9的制程步骤中，借由切割示例性结构而获得的扇出封装900。扇出封装900包括重分布结构920，包括重分布侧结合结构938、至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)以及第一底部填充材料部分950。半导体晶粒(半导体晶粒700、半导体晶粒800)包括各自一组晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)，且晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)通过第一焊料材料部分940的各自一组而附接至重分布侧结合结构938。第一底部填充材料部分950横向地环绕重分布侧结合结构938及至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)的晶粒侧结合结构(晶粒侧结合结构780、晶粒侧结合结构880)。
扇出封装900可包括模制化合物晶粒框体910，横向地环绕至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)，且包括模制化合物材料。在一实施例中，模制化合物晶粒框体910可包括与重分布结构920的侧壁垂直地重合的侧壁，即，与重分布结构920的侧壁位于相同的垂直平面中。一般而言，在每一扇出封装900内形成第一底部填充材料部分950之后，模制化合物晶粒框体910可绕着至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)形成。模制化合物材料接触重分布结构920的平面表面的缘周部分。
参照图11，提供一基板封装200。基板封装200可为核状(cored)基板封装，包括一核心基板210，或可为无核的基板封装，不包括封装核心。替代性地，基板封装200可包括一系统整合基板封装(system-on-integrated package substrate，SoIS)，包括重分布及/或介电层间层、至少一埋设的中介层(例如：硅中介层)。此种系统整合基板封装可包括利用焊料材料部分、微凸块、底部填充材料部分(例如：模制底部填充材料部分)及/或粘着膜而达成的层对层的互连。虽然本公开实施例利用示例性基板封装描述，应了解的是本公开实施例的范畴不限于任何特定种类的基板封装，且可包括系统整合基板封装。核心基板210可包括玻璃环氧树脂板，包括贯通板的孔洞的阵列。包括金属材料的穿芯贯孔结构214的阵列可提供在贯通板的孔洞中。每一穿芯贯孔结构214可或可不包括其中的圆柱形中空。选择性地，介电衬料212可用以将穿芯贯孔结构214从核心基板210电性隔离。
封装基板200可包括板侧表面增层线路(surface laminar circuit，SLC)240以及芯片侧表面增层线路(SLC)260。板侧表面增层线路240可包括板侧绝缘层242，埋设有板侧布线互连件244。芯片侧表面增层线路260可包括芯片侧绝缘层262，埋设有芯片侧布线互连件264。板侧绝缘层242及芯片侧绝缘层262可包括光敏性环氧树脂材料，可被微影图案化以及后续地硬化。板侧绝缘层242及芯片侧绝缘层262可包括介电材料，且可称为板侧介电层及芯片侧介电层。板侧布线互连件244及芯片侧布线互连件264可包括铜，可借由电镀而沉积在板侧绝缘层242或芯片侧绝缘层262中的图案内。在一些实施例中，基板封装200可包括一焊料遮罩261。焊料遮罩261可沉积在芯片侧表面增层线路260的芯片侧绝缘层262及芯片侧结合垫268的顶部表面上方。
在一实施例中，封装基板200包括芯片侧表面增层线路260以及板侧表面增层线路240，芯片侧表面增层线路260包括连接至芯片侧结合垫268的一阵列的芯片侧布线互连件264，芯片侧结合垫268结合至第二焊料材料部分290的阵列，板侧表面增层线路240包括连接至板侧结合垫248的一阵列的板侧布线互连件244。板侧结合垫248的阵列配置以容许通过焊料球结合。芯片侧结合垫268的阵列配置以容许通过可控塌陷芯片连接焊料球结合。一般而言，可利用任何种类的基板封装200。虽然利用一实施例来描述本公开，其中基板封装200包括一芯片侧表面增层线路260以及一板侧表面增层线路240，本文明确地预期多种实施例，其中省略芯片侧表面增层线路260及板侧表面增层线路240其中一者，或是以结合结构的阵列(例如：微凸块)来取代。在一说明范例中，芯片侧表面增层线路260可以微凸块的一阵列或任何其他结合结构的阵列取代。
参照图12A及图12B，焊料遮罩261可被微影图案化及蚀刻，以产生芯片侧结合垫268的顶部表面上方的开口269，使得芯片侧结合垫268的顶部表面可被显露，准备在后续制程中与焊料材料形成结合连接。在相同的微影图案化制程或在不同的微影图案化制程中，焊料遮罩261可被微影图案化及蚀刻，以绕着开口269形成至少一个基板沟槽270。在一些实施例中，通过微影图案化制程形成的基板沟槽270的深度可在10微米至100微米的范围内，例如：30微米或任何不大于焊料遮罩261的深度的数值。在一些实施例中，基板沟槽270的深度可为15微米。在一些实施例中，可蚀刻焊料遮罩261，且可形成基板沟槽270以显露芯片侧绝缘层262的顶部表面，如图12A及图12B所示。在一些实施例中，可蚀刻焊料遮罩261，且可形成基板沟槽270，使得焊料遮罩261的一部分留在基板沟槽270的最底部表面处(即，芯片侧绝缘层262的顶部表面在微影图案化制程中未显露)。
如图12B所绘示的顶视图或平面图，所示的实施例具有一基板沟槽270，包含尖的、方形的或垂直的角。然而，基板沟槽270的其他形状或蚀刻图案亦在根据本公开的预期范畴内。在一些实施例中，至少一个基板沟槽可包括框型内侧壁270a及框型外侧壁270b，框型外侧壁270b横向地环绕框型内侧壁270a，其中框型内侧壁270a横向地环绕芯片侧结合垫268(即，最终连接至焊料材料部分的阵列)。
在一些实施例中，基板沟槽270可被图案化，且形成为具有圆边角落、锥形角落、或为不均匀形状。在一些实施例中，基板沟槽270的内侧壁270a与基板沟槽270的外侧壁270b之间的距离可在整个基板沟槽270的形成中呈等距。在一些实施例中，角落部分处内侧壁270a与外侧壁270b之间的距离可小于或大于沿着基板沟槽270的垂直及水平线性部分处内侧壁270a与外侧壁270b之间的距离。在一些实施例中，沿着基板沟槽270的一或多个垂直及水平线性部分处内侧壁270a与外侧壁270b之间的距离可小于或大于沿着基板沟槽270的其他垂直及水平线性部分处内侧壁270a与外侧壁270b之间的距离。
参照图13，扇出封装900可设置在基板封装200上方，其中第二焊料材料部分290的一阵列在扇出封装900与基板封装200之间。在第二焊料材料部分290形成在扇出封装900的扇出结合垫928上的实施例中，第二焊料材料部分290可设置在基板封装200的芯片侧结合垫268上。可执行回焊制程以回焊第二焊料材料部分290，借此导致扇出封装900与封装基板200之间的结合。每一第二焊料材料部分290可结合至扇出结合垫928的各自一者以及芯片侧结合垫268的各自一者。在一实施例中，第二焊料材料部分290可包括可控塌陷芯片连接焊料球，且扇出封装900可通过可控塌陷芯片连接焊料球的一阵列而附接至基板封装200。一般而言，扇出封装900可结合至基板封装200，使得重分布结构920借由焊料材料部分(例如：第二焊料材料部分290)的一阵列而结合至基板封装200。
参照图14A及图14B，借由施加及塑形第二底部填充材料，可绕着第二焊料材料部分290分配或形成第二底部填充材料部分292。在回焊第二焊料材料部分290之后，借由绕着第二焊料材料部分290的阵列注射第二底部填充材料，可形成第二底部填充材料部分292。可利用任何已知的底部填充材料施加方法，举例来说，毛细底部填充方法、模塑底部填充方法、或印刷底部填充方法。为了易于绘示，第二底部填充材料部分292的外缘或显露的表面被表示为一直线。然而，应注意的是，在实际应用中，第二底部填充材料部分292的显露外表面可能有稍微的弯曲。
第二底部填充材料部分292可形成在重分布结构920与基板封装200之间。根据本公开的一型态，第二底部填充材料部分292可直接形成在模制化合物晶粒框体910的每一侧壁上，且直接形成在至少一个基板沟槽270之一者及/或每一者的至少一侧壁的顶部表面的局部上。第二底部填充材料部分292可接触每一第二焊料材料部分290(可为可控塌陷芯片连接焊料球或C2焊料盖件)，且可接触扇出封装900的垂直侧壁。第二底部填充材料部分横向地环绕及接触第二焊料材料部分290的阵列及扇出封装900。
在一些实施例中，参照图13及图14A至图14B所描述的制造制程可颠倒。举例来说，在将扇出封装900经由第二焊料材料部分290连接至基板封装200之前，第二底部填充材料部分292可被分配或者形成至基板封装200的表面上。第二焊料材料部分290可分开地被附接至扇出封装900。然后包含第二焊料材料部分290的扇出封装900可被压至具有第二底部填充材料部分292的基板封装200，使得第二底部填充材料部分292分散在扇出封装900下方的第二焊料材料部分290之间且从扇出封装900的周缘向外分散。然后可实施助焊剂、焊料回焊及底部填充硬化制程以将基板封装200经由第二焊料材料部分290及第二底部填充材料部分292而固定至扇出封装900。
参照图14A及图14B，在一实施例中，扇出封装900包括一模制化合物晶粒框体910，横向地环绕至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)，且接触重分布结构920的顶部表面的周缘部分。第二底部填充材料部分292可直接地形成在模制化合物晶粒框体910的侧壁上。在一实施例中，第二底部填充材料部分292可覆盖至少一个基板沟槽270中每一者的一第一部分，且可不覆盖至少一个基板沟槽270中每一者的一第二部分，第二部分位于至少一个基板沟槽270中每一者的第一部分的外侧。举例来说，第二底部填充材料部分292可仅填充基板沟槽270最靠近扇出封装900的一部分，且基板沟槽270最远离扇出封装900的一部分保持未被第二底部填充材料部分填充的状态(即，基板沟槽270内芯片侧绝缘层262的顶部表面的部分保持显露而未被第二底部填充材料部分292覆盖)。
选择性地，稳定结构294(例如：盖结构或环结构)可附接至扇出封装900及基板封装200的组件，以减少后续处理步骤期间及/或组件使用期间的组件变形。
在一实施例中，扇出封装900可具有矩形的水平剖面形状，沿着第一水平方向具有第一长度L1且沿着第二水平方向具有第一宽度W1，第二水平方向垂直于第一水平方向。在一实施例中，第二底部填充材料部分292的外周缘291与扇出封装900的侧壁可为等距或可为实质上等距，外周缘291界定第二底部填充材料部分292的最外范围。第二底部填充材料部分292的外周缘291与扇出封装900最近端的一侧壁之间的横向距离(即，水平距离)在本文中称为内圆角宽度(filet width)FW，可在500微米至1100微米之间的范围内，但亦可用更小或更大的横向尺寸。
在一实施例中，基板沟槽270的内周缘或内侧壁270a与扇出封装900的侧壁可为等距或可为实质上等距，内周缘或内侧壁270a界定基板沟槽270相对于扇出封装900的最内范围。在一实施例中，基板沟槽270的内周缘或内侧壁270a与第二焊料材料部分290最靠近的部分可为等距或可为实质上等距，内周缘或内侧壁270a界定基板沟槽270相对于扇出封装900的最内范围。内侧壁270a与第二焊料材料部分290最近端的一侧壁之间的横向距离(即，水平距离)在本文中称为距离S，可在100微米至300微米之间的范围内，但亦可用更小或更大的横向尺寸。
在一些实施例中，基板沟槽270的内侧壁270a可在扇出封装900的垂直下方，使得内侧壁270a横向地或水平地在近端第二焊料材料部分290与扇出封装900的近端侧壁之间。举例来说，扇出封装900的一部分可在基板沟槽270的垂直上方或可与基板沟槽270重迭。在一些实施例中，基板沟槽270的内侧壁270a可在扇出封装900的侧壁的周缘的垂直外侧，使得扇出封装900的一部分可不在基板沟槽270的垂直上方或可不与基板沟槽270重迭。在一些实施例中，基板沟槽270的内侧壁270a及外侧壁270b可在扇出封装900的垂直下方，使得内侧壁270a及外侧壁270b横向地或水平地位在近端的第二焊料材料部分290与扇出封装900的近端侧壁之间。
图14C绘示图14A所示的示例性结构的一区域的放大图。参照图14C，显示了关于基板沟槽270、第二底部填充材料部分292及扇出封装900的侧壁的各种尺寸。基板沟槽270的最底部表面与基板封装的最顶部表面(例如：焊料遮罩261的最顶部表面)之间的垂直距离在本文中称为基板沟槽深度D，基板沟槽深度D可在10微米至100微米之间的范围内，但亦可用更小或更大的垂直尺寸。
基板沟槽270可作用为用于第二底部填充材料部分292的储存处，以减少内圆角宽度FW。减少内圆角宽度FW可减少基板封装200被第二底部填充材料部分292覆盖的总顶部表面面积，因此释放更多用于其他构件(例如：表面粘着装置(SMDs)及板加强材(图未示))的表面面积。可借由减少距离S及增加基板沟槽270的宽度(即，内侧壁270a与外侧壁270b之间的宽度)及深度D来减少内圆角宽度FW。对应地调整基板沟槽的尺寸以最大化基板沟槽的体积，这可容许更多的第二底部填充材料部分292被分配至基板沟槽270中，且因此较少的第二底部填充材料部分292可向外分配越过基板封装200的顶部表面(即，内圆角宽度FW减少)。减少内圆角宽度FW亦有利于半导体封装的整体结构，减少了第二底部填充材料部分292上的总机械应力，且在扇出封装900变形或弯曲期间，扇出封装900及对应的接触第二底部填充材料部分292的互连件施加在第二底部填充材料部分292上。换句话说，减少基板封装200被第二底部填充材料部分292覆盖的总表面积可减少施加在第二底部填充材料部分292上的整体机械应力。
图15绘示示例性结构的第一替代性实施例。在一些实施例中，当如参照图14A及图14B所述来分配第二底部填充材料部分292时，一些数量的第二底部填充材料部分292可继续流动至基板沟槽270的外侧壁270b上方以及基板封装200的顶部表面上(例如：焊料遮罩261的顶部表面)。在此种实施例中，基板沟槽270仍作用为用于第二底部填充材料部分292的储存处，因此减少第二底部填充材料部分292从扇出封装900近端侧壁向外的扩散(即，减少内圆角宽度FW)，且空出板空间。
参照图16，绘示示例性结构的第二替代性实施例。从参照图11所述的设置焊料遮罩261之后的实施例及制造制程继续，可通过电脑数值控制(CNC)加工或其他已知的钻孔、铣切或物理蚀刻技术来形成一基板沟槽270。基板沟槽270可被钻孔或者形成以延伸超过焊料遮罩261的深度而至芯片侧绝缘层262中。基板沟槽270可形成以具有在10微米至100微米的范围内的深度，例如：70微米或任何不大于基板封装200深度的数值。在一些实施例中，基板沟槽270可通过基板沟槽而延伸至多层中，例如：通过一或多个芯片侧绝缘层262、核基板210、及板侧绝缘层242。在形成基板沟槽270之前或之后，焊料遮罩261可被微影图案化以产生开口269在芯片侧结合垫268的顶部表面上方，使得芯片侧结合垫268的顶部表面可被显露，为后续制程中与焊料材料形成结合连接做预备。
在形成基板沟槽270之后，可以类似的方式执行参照图13至图14B所述的制造制程，产生如图17所绘示的替代性实施例。参照图17，可分配第二底部填充材料部分292，且基板沟槽270的体积可被第二底部填充材料部分292填充。因此，更多的第二底部填充材料部分292可被分配在基板沟槽270内，且更少的第二底部填充材料部分292可从扇出封装900向外延伸至基板封装200的表面上方。更深且更宽的基板沟槽270可容许内圆角宽度FW的减少，提供更多空间用于其他构件，构件包括表面粘着装置及板加强材(图未示)。至少一个基板沟槽270可形成在焊料遮罩261中。至少一个基板沟槽270的每一者可具有位于至少一个基板沟槽270的外侧壁与芯片侧结合垫268的近端边缘之间的内侧壁。
参照图18，绘示示例性结构的第三替代性实施例。从参照图11所述的设置焊料遮罩261之后的实施例及制造制程继续，可通过微影制程来形成基板沟槽270。焊料遮罩261可被微影图案化及蚀刻，以产生开口269在芯片侧结合垫268的顶部表面上方，使得芯片侧结合垫268的顶部表面可被显露，为后续制程中与焊料材料形成结合连接做预备。在相同的微影图案化制程或在不同的微影图案化制程中，焊料遮罩261可被微影图案化且蚀刻以形成绕着开口269的至少一个基板沟槽270。在一些实施例中，通过微影图案化制程形成的基板沟槽270的深度可在10微米至100微米之间的范围内，例如：30微米或任何不大于焊料遮罩261深度的数值。在一些实施例中，基板沟槽270的深度可为15微米。在一些实施例中，焊料遮罩261可被蚀刻，且基板沟槽270可形成以显露芯片侧绝缘层262的顶部表面。在一些实施例中，焊料遮罩261可被蚀刻，且基板沟槽270可形成使得焊料遮罩261的一部分保持在基板沟槽270的最底部表面，如图18所绘示(即，芯片侧绝缘层262的顶部表面在微影图案化制程中不显露)。
在一些实施例中，在剖面图中，芯片侧结合垫268的顶部表面可与芯片侧绝缘层262的顶部表面在相同的水平平面中。在一些实施例中，在如图18所绘示的剖面图中，芯片侧结合垫268的侧壁及顶部表面可垂直地延伸至芯片侧绝缘层262的顶部表面上方。在此种实施例中，在剖面图中，芯片侧结合垫268显露的顶部表面位在的水平平面可低于、相同于、或高于基板沟槽270的最底部表面。
参照图19A，绘示示例性结构的第三替代性实施例。与图12A及图12B所绘示的实施例的顶视图相较，图12A及图12B显示的基板沟槽270具有方形或垂直的角落，图19A的基板沟槽270可具有弧形、圆边、或锥形的角落。基板沟槽270的内侧壁270a可具有圆边角落，且基板沟槽270的外侧壁270b可具有圆边角落。内侧壁270a及外侧壁270b可横向地环绕芯片侧结合垫268。在一些实施例中，内侧壁270a与外侧壁270b之间的距离可在整个基板沟槽270的形成中呈等距。在一些实施例中，角落部分处内侧壁270a与外侧壁270b之间的距离可小于或大于沿着基板沟槽270的垂直及水平线性部分处内侧壁270a与外侧壁270b之间的距离。在一些实施例中，沿着基板沟槽270的一或多个垂直及水平线性部分处内侧壁270a与外侧壁270b之间的距离可小于或大于沿着基板沟槽270的其他垂直及水平线性部分处内侧壁270a与外侧壁270b之间的距离。
参照图19B，绘示示例性结构的第四替代性实施例。与图12A及图12B所绘示的实施例的顶视图相较，图12A及图12B显示的单一基板沟槽270具有方形或垂直的角落，图19B的基板封装200可具有多个L型基板沟槽270，位于芯片侧结合垫268的角落区域的外侧。每一L型基板沟槽270可沿着纵向方向具有最大长度，且沿着横向方向具有最大宽度，使得每一L型基板沟槽270的最大宽度及最大长度不侵入另一L型基板沟槽270的近端侧壁。举例来说，第一L型基板沟槽270及第二L型基板沟槽270可具有靠近彼此的部分，但不会汇聚产生单一基板沟槽。在一些实施例中，在平面视角中，每一L型基板沟槽270可具有弧形角落，相对于如图19B所示的垂直、方形的角落。
参照图19C，绘示示例性结构的第五替代性实施例。与图12A及图12B所绘示的实施例的顶视图相较，图12A及图12B显示的单一基板沟槽270具有方形或垂直的角落，图19C的基板封装200可具有多个矩形基板沟槽270，位于芯片侧结合垫268的侧边区域附近。每一矩形基板沟槽270可沿着纵向方向具有最大长度，且沿着横向方向具有最大宽度，使得每一矩形基板沟槽270的最大宽度及最大长度不侵入另一矩形基板沟槽270的近端侧壁。举例来说，第一矩形基板沟槽270及第二矩形基板沟槽270可在关于芯片侧结合垫268的角落处具有靠近彼此的部分，但不会汇聚产生单一基板沟槽。在一些实施例中，在平面视角中，至少一个基板沟槽270可包括多个基板沟槽270，位于扇出封装900的角落区域附近，其中在平面视角中，多个基板沟槽270具有平行于扇出封装900的近端侧壁的内侧壁。
参照图20，可提供包括一印刷电路板基板110以及数个印刷电路板结合垫180的印刷电路板(PCB)100。印刷电路板100在印刷电路板基板110的至少一侧上包括一印刷电路(图未示)。可形成焊料接点190的一阵列以将板侧结合垫248的阵列结合至印刷电路板结合垫180的阵列。焊料接点190可借由将焊料球的一阵列设置在板侧结合垫248的阵列与印刷电路板结合垫180的阵列之间，并回焊焊料球的阵列而形成。借由施加及塑形底部填充材料，可绕着焊料接点190形成底部填充材料部分192。封装基板200通过焊料接点190的阵列附接至印刷电路板100。应注意的是，图20所示的实施例实现了如图14A至图14C所绘示的包括基板沟槽270的实施例。然而，任何及所有实施例(包括图15至图19C绘示的实施例)可以参照图20所述相似的方式而实现。
参照图21，根据本公开的一实施例，绘示用于形成示例性结构的步骤的流程图。
参照步骤2110以及图1A至图10B，可提供一封装900(例如：扇出封装900)，包括至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)及一重分布结构920。
参照步骤2120以及图11至图12B和图16至图19C，在一基板封装200内可形成至少一个基板沟槽270。在一些实施例中，在基板封装200内形成至少一个基板沟槽270可更包括借由微影图案化基板封装200的焊料遮罩261，而在基板封装200内形成至少一个基板沟槽270。在一些实施例中，在基板封装200内形成至少一个基板沟槽270可更包括借由电脑数值控制(CNC)加工基板封装200的芯片侧绝缘层262，而在基板封装200内形成至少一个基板沟槽270。在一些实施例中，在基板封装200内形成至少一个基板沟槽270可更包括形成至少一个基板沟槽270的一内壁(例如：内侧壁270a)及一外壁(例如：外侧壁270b)，其中在平面视角中，扇出封装900的一区块的一周缘位于至少一个基板沟槽270的内壁(例如：内侧壁270a)与外壁(例如：外侧壁270b)之间。
参照步骤2130以及图13，可将封装900结合至基板封装200，使得重分布结构920借由焊料材料部分(例如：第二焊料材料部分290)而结合至基板封装200。
参照步骤2140以及图14A至图15和图17，可绕着焊料材料部分(例如：第二焊料材料部分290)及在至少一个基板沟槽270内施加或者分配底部填充材料部分(例如：第二底部填充材料部分292)。
参照所有图式及根据本公开的各种实施例，提供一种半导体结构，半导体结构可包括：包括结合垫(例如：扇出结合垫928)的封装900；可包括芯片侧结合垫268及至少一个基板沟槽270的基板封装200，其中至少一个基板沟槽270垂直地延伸至基板封装200的顶部表面下方；结合至芯片侧结合垫268及扇出结合垫928的焊料材料部分(例如：第二焊料材料部分290)；以及横向地环绕焊料材料部分(例如：第二焊料材料部分290)且分配在至少一个基板沟槽270内的第二底部填充材料部分292。
在一些实施例中，封装可为扇出封装900，可包括至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)、重分布结构920以及第一底部填充材料部分950。重分布结构920可包括扇出结合垫928。第一底部填充材料部分950位于至少一个半导体晶粒(半导体晶粒700、半导体晶粒800)与重分布结构920之间。
在一些实施例中，至少一个基板沟槽270可包括一内侧壁(例如：内侧壁270a)以及一外侧壁(例如：外侧壁270b)，在整个至少一个基板沟槽270中彼此等距。在一实施例中，第二底部填充材料部分292的外周缘与封装900的近端侧壁之间的横向距离可在500微米至1100微米的范围内。在一实施例中，至少一个基板沟槽270的一内侧壁(例如：内侧壁270a)与焊料材料部分(例如：第二焊料材料部分290)的一焊料材料部分的一近端边缘之间的横向距离可在100微米至300微米的范围内。在一些实施例中，至少一个基板沟槽270可具有在10微米至100微米的范围内的深度。
在一些实施例中，在剖面视角中，至少一个基板沟槽270的底部表面可在基板封装200的焊料遮罩261的底部表面的垂直下方。在一些实施例中，在平面视角中，至少一个基板沟槽270的内侧壁(例如：内侧壁270a)可位于封装900的一区块的周缘内。在一些实施例中，在平面视角中，至少一个基板沟槽270的外侧壁(例如：外侧壁270b)可位于封装900的区块的周缘内。在一些实施例中，第二底部填充材料部分292的外周缘可位于至少一个基板沟槽270的内侧壁(例如：内侧壁270a)与至少一个基板沟槽270的外侧壁(例如：外侧壁270b)之间。
在一些实施例中，至少一个基板沟槽270可包括一框型内侧壁(例如：内侧壁270a)以及一框型外侧壁(例如：外侧壁270b)，框型外侧壁横向地环绕框型内侧壁(例如：内侧壁270a)，其中框型内侧壁(例如：内侧壁270a)横向地环绕焊料材料部分(例如：第二焊料材料部分290)。在一些实施例中，在平面视角中，框型内侧壁(例如：内侧壁270a)及框型外侧壁(例如：外侧壁270b)在接近封装900的角落区域处可具有圆角。在一些实施例中，在平面视角中，至少一基板沟槽270在接近封装900的角落区域处可包括多个L型基板沟槽。在一些实施例中，在平面视角中，至少一个基板沟槽270可包括多个矩形基板沟槽，位于邻接封装900的角落区域处，其中矩形基板沟槽具有多个内侧壁，在平面视角中平行于封装900的近端侧壁。
参照所有图式及根据本公开的各种实施例，提供一种基板封装200，基板封装200可包括芯片侧表面增层线路(SLC)260，芯片侧表面增层线路260可包括芯片侧绝缘层262、嵌设在芯片侧绝缘层262内的芯片侧布线互连件264、以及嵌设在芯片侧绝缘层262内且电性连接至芯片侧布线互连件264的芯片侧结合垫268；沉积在芯片侧绝缘层262以及芯片侧结合垫268的顶部表面上方的焊料遮罩261；以及至少一个基板沟槽270，基板沟槽270形成在焊料遮罩261中，其中至少一个基板沟槽270具有内侧壁(例如：内侧壁270a)，内侧壁位于至少一个基板沟槽270的外侧壁(例如：外侧壁270b)与芯片侧结合垫268的近端边缘之间。
在一些实施例中，基板沟槽270可垂直地延伸通过焊料遮罩261且至芯片侧绝缘层262中，其中内侧壁(例如：内侧壁270a)及外侧壁(例如：外侧壁270b)与芯片侧绝缘层262的侧壁及焊料遮罩261的侧壁接触。在一些实施例中，至少一个基板沟槽270可具有在10微米至100微米的范围内的深度。
根据本公开的一些实施例，提供一种形成半导体结构的方法，包括：提供一封装，包括至少一半导体晶粒及一重分布结构；形成至少一基板沟槽在一基板封装内；将封装结合至基板封装，使得重分布结构借由多个焊料材料部分而结合至基板封装；以及在焊料材料部分的周围及至少一基板沟槽内施加一底部填充材料部分。
在一些实施例中，形成至少一基板沟槽在基板封装内更包括：借由微影图案化基板封装的一焊料遮罩，而形成至少一基板沟槽在该基板封装内。在一些实施例中，形成至少一基板沟槽在基板封装内更包括：借由电脑数值控制加工基板封装的芯片侧绝缘层，而形成至少一基板沟槽在基板封装内。在一些实施例中，形成至少一基板沟槽在基板封装内更包括：形成至少一基板沟槽的一内壁及一外壁，其中在平面视角中，封装的一区块的一周缘位于至少一基板沟槽的内壁及外壁之间。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更佳地了解本公开。本技术领域中具有通常知识者应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (10)

1.一种半导体结构，包括：
一封装，包括多个结合垫；
一基板封装，包括：
多个芯片侧结合垫；以及
至少一基板沟槽，其中该至少一基板沟槽在该基板封装的一顶部表面下方垂直地延伸；
多个焊料材料部分，结合至所述芯片侧结合垫及所述结合垫；以及
一底部填充材料部分，横向地环绕所述焊料材料部分，且分配在该至少一基板沟槽内。
2.如权利要求1所述的半导体结构，其中该底部填充材料部分的一外周缘与该封装的一近端侧壁之间的一横向距离在500微米至1100微米的范围内。
3.如权利要求1所述的半导体结构，其中该至少一基板沟槽的一内侧壁与所述焊料材料部分的一焊料材料部分的一近端边缘之间的一横向距离在100微米至300微米的范围内。
4.如权利要求1所述的半导体结构，其中该底部填充材料部分的一外周缘位于该至少一基板沟槽的一内侧壁与该至少一基板沟槽的一外侧壁之间。
5.如权利要求1所述的半导体结构，其中：
该至少一基板沟槽包括一框型内侧壁以及一框型外侧壁，该框型外侧壁横向地环绕该框型内侧壁；以及
该框型内侧壁横向地环绕所述焊料材料部分。
6.如权利要求1所述的半导体结构，其中在平面视角中，该至少一基板沟槽在接近该封装的角落区域处包括多个L型基板沟槽。
7.如权利要求1所述的半导体结构，其中在平面视角中，该至少一基板沟槽包括多个矩形基板沟槽，位于邻接该封装的角落区域处，其中所述矩形基板沟槽具有多个内侧壁，在平面视角中平行于该封装的近端侧壁。
8.一种基板封装，包括：
一芯片侧表面增层线路，包括：
多个芯片侧绝缘层；
多个芯片侧布线互连件，嵌设在所述芯片侧绝缘层内；以及
多个芯片侧结合垫，嵌设在所述芯片侧绝缘层内，且电性连接至所述芯片侧布线互连件；
一焊料遮罩，沉积在所述芯片侧绝缘层及所述芯片侧结合垫的顶部表面上方；以及
至少一基板沟槽，形成在该焊料遮罩中，其中该至少一基板沟槽具有一内侧壁，位于该至少一基板沟槽的一外侧壁与所述芯片侧结合垫的近端边缘之间。
9.如权利要求8所述的基板封装，其中该至少一基板沟槽垂直地延伸通过该焊料遮罩且至所述芯片侧绝缘层中，其中该内侧壁及该外侧壁与所述芯片侧绝缘层的侧壁及该焊料遮罩的侧壁接触。
10.一种形成半导体结构的方法，包括：
提供一封装，包括至少一半导体晶粒及一重分布结构；
形成至少一基板沟槽在一基板封装内；
将该封装结合至该基板封装，使得该重分布结构借由多个焊料材料部分而结合至该基板封装；以及
在所述焊料材料部分的周围及该至少一基板沟槽内施加一底部填充材料部分。
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