TW202339137A - 半導體結構、基板封裝及形成半導體結構的方法 - Google Patents

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Abstract

一種半導體結構及形成其之方法，包括：包括至少一半導體晶粒的一封裝、一重分佈結構、一基板封裝、複數個焊料材料部分、以及一第二底部填充材料部分。重分佈結構包括複數個結合墊及位於至少一半導體晶粒與重分佈結構之間的第一底部填充材料部分。基板封裝包括複數個晶片側結合墊以及至少一基板溝槽，其中在剖面視角中，至少一基板溝槽在基板封裝的一頂部表面下方垂直地延伸。焊料材料部分結合至晶片側結合墊及結合墊。第二底部填充材料部分橫向地環繞焊料材料部分，且分配在至少一基板溝槽內。

Description

半導體結構、基板封裝及形成半導體結構的方法
本揭露實施例係有關於一種半導體結構，特別係有關於一種包括用於控制底部填充內圓角面積的基板溝槽的半導體結構。
扇出型晶圓級封裝(fan-out wafer level package ，FOWLP)和底部填充材料部分之間的界面，在後續處理扇出型晶圓級封裝、底部填充材料部分和封裝基板的組件期間，承受機械應力(例如：與將基板封裝附接至印刷電路板(printed circuit board，PCB)有關聯的機械應力)。此外，扇出型晶圓級封裝和底部填充材料部分之間的界面在計算裝置內的使用期間會承受機械應力，例如：當行動裝置在使用過程中意外掉落造成機械衝擊。裂紋可形成在底部填充材料中，並且可能在半導體晶粒、焊料材料部分、重分布結構及/或半導體晶粒內或封裝基板內的各種介電層中引起額外的裂紋。因此，需要抑制底部填充材料中裂紋的形成。
圍繞扇出型晶圓級封裝並從扇出型晶圓級封裝向外延伸穿過封裝基板的寬底部填充材料部分可能進一步增加在半導體晶粒或封裝基板內的底部填充材料、半導體晶粒、焊料材料部分、重分佈結構及/或各種介電層中出現額外裂縫的風險。舉例來說，與較窄的底部填充材料部分施加的機械應力相比，較寬的底部填充材料部分可在扇出型晶圓級封裝以及扇出型晶圓級封裝與底部填充材料之間的界面上導致更大的機械應力。這可能是由於較寬的底部填充部分相較於比較不寬或更窄的底部填充部分，在基板封裝上具有更大的接觸表面積，作為一個範例，在操作期間，較寬的底部填充部分在封裝基板變形或彎曲的情況下可能經歷更大的變形。換句話說，底部填充材料與封裝基板的接觸表面積越大，由於基板封裝變形而導致底部填充材料變形的風險就越大，並且，扇出型晶圓級封裝和相應界面結構上的機械應力也越大。因此，希望減小底部填充材料的總寬度(即，減少底部填充材料在底部填充分配過程中從 扇出型晶圓級封裝向外越過基板封裝的擴散)，以(i)進一步抑制在底部填充材料中形成裂縫及/或(ii)增加整個基板封裝的可用表面積，以放置額外的構件。
根據本揭露的一些實施例，提供一種半導體結構，包括：一封裝、一基板封裝、複數個焊料材料部分以及一底部填充材料部分。封裝包括複數個結合墊。基板封裝包括：複數個晶片側結合墊以及至少一基板溝槽。至少一基板溝槽在基板封裝的一頂部表面下方垂直地延伸。複數個焊料材料部分結合至晶片側結合墊及結合墊。底部填充材料部分橫向地環繞焊料材料部分，且分配在至少一基板溝槽內。
根據本揭露的一些實施例，提供一種基板封裝，包括：一晶片側表面增層線路、一焊料遮罩以及至少一基板溝槽。晶片側表面增層線路包括：複數個晶片側絕緣層、複數個晶片側布線互連件以及複數個晶片側結合墊。晶片側布線互連件嵌設在晶片側絕緣層內。晶片側結合墊嵌設在晶片側絕緣層內，且電性連接至晶片側布線互連件。焊料遮罩沉積在晶片側絕緣層及晶片側結合墊的頂部表面上方。至少一基板溝槽形成在焊料遮罩中，其中至少一基板溝槽具有一內側壁，位於至少一基板溝槽的一外側壁與晶片側結合墊的近端邊緣之間。
根據本揭露的一些實施例，提供一種形成半導體結構的方法，包括：提供一封裝，包括至少一半導體晶粒及一重分佈結構；形成至少一基板溝槽在一基板封裝內；將封裝結合至基板封裝，使得重分佈結構藉由複數個焊料材料部分而結合至基板封裝；以及在焊料材料部分的周圍及至少一基板溝槽內施加一底部填充材料部分。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，與空間相關用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。除非另外明確地限定， 具有相同參考符號的每一元件預設為具有相同的材料組成且具有相同厚度範圍內的厚度。
本揭露實施例涉及半導體裝置，特別是在半導體晶粒封裝中，底部填充材料的均勻應用。一般而言，本揭露實施例的方法及結構可用以提供一晶片封裝結構，例如：扇出型晶圓級封裝(fan-out wafer level package，FOWLP)或扇出型面板級封裝(fan-out panel level package，FOPLP)。雖然本揭露實施例是利用扇出型晶圓級封裝的配置來描述，本揭露實施例的方法及結構可運用在扇出型面板級封裝的配置上或任何其他扇出型封裝配置上。
扇出封裝在後續的組合製程期間承受壓力及/或在操作期間承受機械應力及/或承受熱而經受變形。從扇出封裝及扇出封裝與基板封裝之間溢出或延伸的底部填充材料亦可導致在基板封裝變形或彎曲期間，增加施在扇出封裝上的總機械應力。從扇出封裝的側壁向外延伸的多餘的底部填充材料亦減少了原本可用於放置附加構件的板空間，上述構件例如：表面黏著裝置(surface-mount devices，SMDs)及板加強材(board stiffeners)，有助於減少整體半導體裝置的機械應力。
根據本揭露的一型態，藉由利用形成至基板封裝中的至少一基板溝槽，可減少扇出封裝的變形及底部填充材料的填角(fillet)寬度。上述至少一基板溝槽可被蝕刻或鑽孔(drilled)(例如：透過電腦數值控制(computer numerical control，CNC)銑切)至基板封裝的一或多層中，以產生一定體積的空間，可用作底部填充材料的儲存處。底部填充材料可被放置到基板溝槽的體積中，容許較少的底部填充材料從扇出封裝的側壁向外延伸或溢出。因此，藉由產生一基板溝槽以維持大量底部填充材料(否則底部填充材料則會延伸至基板封裝的表面上)，可減少底部填充材料的填角寬度，且可使更多板空間可用於附加的構件。本揭露的方法及結構的各種型態及實施例是參照隨附圖式而在下文中描述。
參照第1A圖及第1B圖，根據本揭露的一實施例的示例性結構可包括一第一載體基板300以及形成在第一載體基板300的前側表面上的複數個重分佈結構920。第一載體基板300可包括光透基板例如：玻璃基板或藍寶石基板。第一載體基板300的直徑可在150毫米至290毫米的範圍內，但可用較小及較大的直徑。此外，第一載體基板300的厚度可在500微米至2000微米的範圍內，但亦可用較小及較大的厚度。替代性地，第一載體基板300可以矩形面板的形式提供。在此種替代性實施例中的第一載體的尺寸可實質上為相同。
第一黏著層301可施加在第一載體基板300的前側表面。在一實施例中，第一黏著層301可為光熱轉換(light-to-heat conversion，LTHC)層。光熱轉換層可為以溶劑為基底的塗層，利用旋塗方法施加。光熱轉換層可將紫外光轉換成熱，這可導致光熱轉換層的材料失去黏著性。替代性地，第一黏著層301可包括熱分解黏著材料。舉例來說，第一黏著層301可包括在高溫下分解的壓克力壓敏黏著劑。熱分解黏著材料的脫結(debonding)溫度可在攝氏150度至200度的範圍內。
重分佈結構920可形成在第一黏著層301上方。尤其，重分佈結構920可形成在每一單位面積UA內，單位面積UA是在第一載體基板300上方的二維陣列中重複的重複單元的面積。每一重分佈結構920可包括複數個重分佈介電層922及複數個重分佈布線(wiring)互連件924。重分佈介電層922包括各自的介電聚合物材料例如：聚醯亞胺(polyimide，PI)、苯環丁烯(benzocyclobutene，BCB)、或聚苯噁唑(polybenzobisoxazole，PBO)。其他適合的材料可在本揭露實施例的預期範疇內。每一重分佈介電層922可藉由各自的介電聚合物材料的旋塗及乾燥而形成。每一重分佈介電層922的厚度可在2微米至40微米的範圍內，例如：4微米至20微米。每一重分佈介電層922可被圖案化，舉例來說，藉由施加及圖案化其上方的各自的光阻層，且藉由利用蝕刻製程(例如：異性蝕刻製程)將光阻層中的圖案轉移至重分佈介電層922。後續可移除(例如：藉由灰化)光阻層。
每一重分佈布線互連件924可藉由以濺鍍沉積金屬種晶層、藉由施加及圖案化金屬種晶層上方的光阻層以形成通過光阻層的開口圖案、藉由電鍍金屬填充材料(例如：銅、鎳、或銅及鎳的堆疊)、藉由移除光阻層(例如：藉由灰化)、以及藉由蝕刻位於電鍍金屬填充材料部分之間的部分金屬種晶層而形成。上述金屬種晶層可包括例如：鈦障壁層及銅種晶層的堆疊。鈦障壁層可具有從50奈米至400奈米的範圍中的厚度，且銅種晶層可具有從100奈米至500奈米的範圍中的厚度。用於重分佈布線互連件924的金屬填充材料可包括銅、鎳、或銅及鎳。其他適合的金屬填充材料可在本揭露實施例的預期範疇內。針對每一重分佈布線互連件924所沉積的金屬填充材料的厚度可在2微米至40微米的範圍內，例如：4微米至10微米，但亦可用更小或更大的厚度。在每一重分佈結構920中布線的等級總數(即，重分佈布線互連件924的等級)可在1至10的範圍內。重分佈結構920的週期性二維陣列(例如：矩形陣列)可形成在第一載體基板300上方。每一重分佈結構920可形成在一單位面積UA內。包括所有重分佈結構920的層在本文中稱為重分布結構層，但不限於此。重分布結構層包括重分佈結構920的二維陣列。在一實施例中，重分佈結構920的二維陣列可為重分佈結構920的矩形週期性二維陣列，具有沿著第一水平方向hd1的第一週期(periodicity)，且具有沿著第二水平方向hd2的第二週期，第二水平方向hd2垂直於第一水平方向hd1。
參照第2A圖及第2B圖，至少一金屬材料及一第一焊料材料可依序地沉積在重分佈結構920的前側表面上方。至少一金屬材料包括可用於金屬凸塊的材料，例如：銅。至少一金屬材料的厚度可在5微米至60微米的範圍內，例如：10微米至30微米，但亦可用更小或更大的厚度。第一焊料材料可包括適於C2結合的焊料材料，例如：用於微凸塊結合。第一焊料材料的厚度可在2微米至30微米的範圍內，例如：4微米至15微米，但亦可用更小或更大的厚度。
第一焊料材料及至少一金屬材料可被圖案化成第一焊料材料部分940的離散陣列及金屬結合結構的陣列，在本文中稱為重分佈側結合結構938的陣列。每一重分佈側結合結構938的陣列形成在各自的單位面積UA內。每一第一焊料材料部分940的陣列形成在各自的單位面積UA內。每一第一焊料材料部分940可具有和下方的重分佈側結合結構938相同的水平剖面形狀。
在一實施例中，重分佈側結合結構938可包括銅及含銅的合金及/或實質上可由銅及含銅的合金組成。其他適合的材料可在本揭露實施例的預期範疇內。重分佈側結合結構938的厚度可在5微米至60微米的範圍內，但亦可用更小或更大的厚度。重分佈側結合結構938可具有矩形、圓邊矩形、圓形、正多邊形、不規則多邊形或任何其他具有封閉緣周的二維曲線形狀的水平剖面形狀。在一實施例中，重分佈側結合結構938可配置用於微凸塊結合(即，C2結合)，且可具有在10微米至30微米的範圍內的厚度，但亦可用更小或更大的厚度。在此實施例中，每一重分佈側結合結構938的陣列可形成為微凸塊(例如：銅柱)的陣列，具有10微米至25微米的範圍內的橫向尺寸，且具有20微米至50微米的範圍內的節距。
參照第3A圖及第3B圖，一組至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)可結合至每一重分佈結構920。在一實施例中，重分佈結構920可排列成二維週期性陣列，且多組至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)可結合至重分佈結構920作為多組至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)的二維週期性矩形陣列。每一組至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)包括至少一個半導體晶粒。每一組至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)可包括任何技術領域中已知的一組至少一個半導體晶粒。在一實施例中，每一組至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)可包括複數個半導體晶粒(半導體晶粒700、半導體晶粒800)。舉例來說，每一組至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)可包括至少一個單晶片系統(system-on-chip，SoC)晶粒700及/或至少一個記憶體晶粒800。每一單晶片系統晶粒700可包括一應用處理器晶粒、一中央處理單元晶粒、或一圖像處理單元晶粒。在一實施例中，至少一記憶體晶粒800可包括高帶寬記憶體(high bandwidth memory，HBM)晶粒，包括靜態隨機存取記憶體晶粒的垂直堆疊。在一實施例中，至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)可包括至少一個單晶片系統(SoC)晶粒以及包括靜態隨機存取記憶體晶粒(static random access memory，SRAM)的垂直堆疊的高帶寬記憶體(HBM)晶粒，彼此透過微凸塊互連，且被環氧樹脂模製材料封閉框體橫向地環繞。
每一半導體晶粒(半導體晶粒700、半導體晶粒800)可包括晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)的各自一陣列。舉例來說，每一單晶片系統晶粒700可包括單晶片系統金屬結合結構780的一陣列，且每一記憶體晶粒800可包括記憶體晶粒金屬結合結構880的一陣列。每一半導體晶粒(半導體晶粒700、半導體晶粒800)可定位在面向下的位置，使得晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)面向第一焊料材料部分940。至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)的每一組可放置在各自的單位面積UA內。半導體晶粒(半導體晶粒700、半導體晶粒800)的放置可利用取放設備執行，使得每一晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)可放置在第一焊料材料部分940的各自一者的頂部表面上。
一般而言，可提供重分佈結構920，包括其上的重分佈側結合結構938，且可提供至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)，包括各自一組晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)。至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)可利用第一焊料材料部分940而結合至重分佈結構920，第一焊料材料部分940結合至各自的重分佈側結合結構938，且至晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)的各自一者。
至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)的每一組可透過第一焊料材料部分940的各自一組而附接至各自的重分佈結構920。單位面積UA內至少一個基板溝槽的每一者可位於一區塊的外側，在平面視角中，此區塊包括單位面積UA中的至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)。上述平面視角是沿著垂直方向的視角，也就是垂直於重分佈結構層的平面頂部表面的方向。
參照第3C圖，繪示一高帶寬記憶體(HBM)晶粒810，可用作第3A圖及第3B圖中示例性結構內的記憶體晶粒800。高帶寬記憶體晶粒810包括靜態隨機存取記憶體晶粒(靜態隨機存取記憶體晶粒811、靜態隨機存取記憶體晶粒812、靜態隨機存取記憶體晶粒813、靜態隨機存取記憶體晶粒814、靜態隨機存取記憶體晶粒815)的垂直堆疊，透過微凸塊820彼此互連，且被環氧樹脂模製材料封閉框體816橫向地環繞。靜態隨機存取記憶體晶粒(靜態隨機存取記憶體晶粒811、靜態隨機存取記憶體晶粒812、靜態隨機存取記憶體晶粒813、靜態隨機存取記憶體晶粒814、靜態隨機存取記憶體晶粒815)垂直地相鄰的一對之間的間隙可用高帶寬記憶體底部填充材料部分822填充，高帶寬記憶體底部填充材料部分822橫向地環繞各自一組微凸塊820。高帶寬記憶體晶粒810可包括記憶體晶粒金屬結合結構880的一陣列，配置以在單位面積UA內結合至重分佈側結合結構938的一陣列的一子集。高帶寬記憶體晶粒810可配置以提供以JEDEC標準定義的高帶寬，即，藉由JEDEC固態技術協會所定義的標準，但不限於此。
參照第4圖，可將一第一底部填充材料施加在重分佈結構920與結合至重分佈結構920的多組至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)之間的每一間隙中。第一底部填充材料可包括任何技術領域中已知的底部填充材料。第一底部填充材料部分950可形成在每一單位面積UA內，在重分佈結構920及上方的一組至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)之間。第一底部填充材料部分950可藉由繞著各自一個單位面積UA中第一焊料材料部分940的各自一陣列而注射第一底部填充材料來形成。可用任何已知的底部填充材料施加方法，舉例來說，可為毛細底部填充方法、模塑底部填充方法、或印刷底部填充方法。
在每一單位面積UA內，第一底部填充材料部分950可橫向地環繞且接觸單位面積UA內的每一第一焊料材料部分940。第一底部填充材料部分950可形成繞著且可接觸單位面積UA中的第一焊料材料部分940、重分佈側結合結構938及晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)。
單位面積UA中的每一重分佈結構920包括重分佈側結合結構938。包括各自一組晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)的至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)可透過每一單位面積UA內第一焊料材料部分940的各自一組而附接至重分佈側結合結構938。在每一單位面積UA內，第一底部填充材料部分950橫向地環繞重分佈側結合結構938及複數個半導體晶粒(半導體晶粒700、半導體晶粒800)的晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)。
參照第5A圖及第5B圖，環氧樹脂模製化合物(EMC)可施加在半導體晶粒(半導體晶粒700、半導體晶粒800)的各自一組的比鄰組件與第一底部填充材料部分950之間的間隙。
環氧樹脂模製化合物可包括含環氧樹脂的化合物，可被固化(即，硬化)以提供具有足夠硬度及機械強度的介電材料部分。環氧樹脂模製化合物可包括環氧樹脂、硬化劑、二氧化矽(作為填充材料)以及其他添加物。環氧樹脂模製化合物可以液體形式或固體形式提供，視黏度及可流動性而定。液體環氧樹脂模製化合物提供較佳的操作性(handling)、好的可流動性、較少空隙、較佳的填充度、以及較少的流痕。固體環氧樹脂模製化合物提供較少的硬化收縮、較佳的站立高度(stand-off)、以及較少的晶粒漂移。環氧樹脂模製化合物內較高的填充物含量(例如：重量的85%)可減少在模具中的時間，降低模具收縮，且減少模具翹曲。環氧樹脂模製化合物中均勻的填充物尺寸分布可減少流痕，且可增強可流動性。在黏著層包括熱性脫結材料的實施例中，環氧樹脂模製化合物的硬化溫度可低於第一黏著層301的釋放(脫結)溫度。舉例來說，環氧樹脂模製化合物的硬化溫度可在125℃至150℃的範圍內。
環氧樹脂模製化合物可在硬化溫度被硬化，以形成環氧樹脂模製化合物基質910M，橫向地環繞且埋設一組半導體晶粒(半導體晶粒700、半導體晶粒800)及第一底部填充材料部分950的每一組件。環氧樹脂模製化合物基質910M可包括複數個環氧樹脂模製化合物(EMC)晶粒框體，橫向地毗連彼此。每一環氧樹脂模製化合物晶粒框體可為環氧樹脂模製化合物基質910M的一部分，位於各自的單位面積UA內。因此，每一環氧樹脂模製化合物晶粒框體可橫向地環繞且埋設各自一組半導體晶粒(半導體晶粒700、半導體晶粒800)及各自的第一底部填充材料部分950。純環氧樹脂的楊氏係數約為3.35十億帕斯卡(GPa)，且可藉由加入添加物，使環氧樹脂模製化合物的楊氏係數高於純環氧樹脂的楊氏係數。環氧樹脂模製化合物的楊氏係數可大於3.5十億帕斯卡。
覆蓋在包括半導體晶粒(半導體晶粒700、半導體晶粒800)的頂部表面的水平平面上的環氧樹脂模製化合物基質910M的部分可藉由平坦化製程移除。舉例來說，覆蓋在水平平面上的環氧樹脂模製化合物基質910M的部分可利用化學機械平坦化(chemical mechanical planarization，CMP)移除。環氧樹脂模製化合物基質910M的剩餘部分、半導體晶粒(半導體晶粒700、半導體晶粒800)、第一底部填充材料部分950以及重分佈結構920的二維陣列的組合包括一重組晶圓900W。位於單位面積UA內的環氧樹脂模製化合物基質910M的每一部分組成一環氧樹脂模製化合物晶粒框體。在一些半導體晶粒700的頂部表面(背表面)高於此平坦化製程之前的半導體晶粒700的頂部表面的實施例中，半導體晶粒700及環氧樹脂模製化合物基質910M被研磨，直到半導體晶粒800顯露。
參照第6圖，第二黏著層401可施加至重組晶圓900W實體顯露的平面表面，即，環氧樹脂模製化合物基質910M、半導體晶粒(半導體晶粒700、半導體晶粒800)及第一底部填充材料部分950的實體顯露表面。在一實施例中，第二黏著層401可包括與第一黏著層301的材料相同或不同的材料。若第一黏著層301包括熱性分解黏著材料，則第二黏著層401包括在更高溫度分解的另一種熱性分解黏著材料，或可包括光熱轉換材料。
第二載體基板400可附接至第二黏著層401。第二載體基板400可附接至相對於第一載體基板300，重組晶圓900W的相對側。一般而言，第二載體基板400可包括任何可用於第一載體基板300的材料。第二載體基板400的厚度可在500微米至2000微米的範圍內，但亦可用更小或更大的厚度。
第一黏著層301可在脫結溫度下藉由紫外光照射或熱退火分解。在第一載體基板300包括光透材料且第一黏著層301包括光熱轉換層的實施例中，第一黏著層301可藉由透過透明載體基板的輻射紫外光分解。光熱轉換層可吸收紫外光照射且產生熱，將光熱轉換層的材料分解，且導致透明的第一載體基板300從重組晶圓900W脫離。在第一黏著層301包括熱性分解黏著材料的實施例中，可在脫結溫度下執行熱退火製程，以將第一載體基板300從重組晶圓900W脫離。
參照第7圖，可藉由沉積及圖案化至少一金屬材料的堆疊而形成扇出結合墊928及第二焊料材料部分290，至少一金屬材料的堆疊可作用為金屬凸塊及焊料材料層。用於扇出結合墊928的金屬填充材料可包括銅。其他適合的材料可在本揭露實施例的預期範疇內。扇出結合墊928的厚度可在5微米至100微米的範圍內，但亦可用更小或更大的厚度。扇出結合墊928及第二焊料材料部分290可具有矩形、圓邊矩形或圓形的水平剖面形狀。其他適合的形狀可在本揭露實施例的預期範疇內。在扇出結合墊928形成為可控塌陷晶片連接(controlled collapse chip connection，C4)墊的實施例中，扇出結合墊928的厚度可在5微米至50微米的範圍內，但亦可用更小或更大的厚度。在一些實施例中，扇出結合墊928可為或可包括凸塊下金屬(under bump metallurgy，UBM)結構。扇出結合墊928的配置不限於扇出結構。替代性地，扇出結合墊928可配置為微凸塊結合(即，C2結合)，且可具有在30微米至100微米的範圍內的厚度，但亦可用更小或更大的厚度。在此種實施例中，扇出結合墊928可形成為微凸塊(例如：銅柱)的陣列，具有在10微米至25微米的範圍內的橫向尺寸，且具有在20微米至50微米的範圍內的節距。
扇出結合墊928及第二焊料材料部分290可相對於重分布結構層，形成在環氧樹脂模製化合物基質910M及多組半導體晶粒(半導體晶粒700、半導體晶粒800)的二維陣列的相對側。重分布結構層包括重分佈結構920的三維陣列。每一重分佈結構920可位於各自的單位面積UA內。每一重分佈結構920可包括重分佈介電層922、埋設在重分佈介電層922中的重分佈布線互連件924、以及扇出結合墊928。扇出結合墊928可相對於重分佈介電層922，位於重分佈側結合結構938的相對側，且可電性連接至重分佈側結合結構938的各自一者。
參照第8圖，第二黏著層401可在脫結溫度下藉由紫外光照射或藉由熱退火分解。在第二載體基板400包括光透材料且第二黏著層401包括光熱轉換層的實施例中，第二黏著層401可藉由透過透明載體基板的輻射紫外光分解。在第二黏著層401包括熱性分解黏著材料的實施例中，可在脫結溫度下執行熱退火製程，以將第二載體基板400從重組晶圓900W脫離。
參照第9圖，包括扇出結合墊928的重組晶圓900W可藉由執行切割製程，沿著切割通道而被後續地切割。切割通道對應於相鄰一對晶粒面積DA之間的邊界。從重組晶圓900W切割出的每一切割單元可包括一扇出封裝900。換句話說，多組半導體晶粒(半導體晶粒700、半導體晶粒800)的二維陣列、第一底部填充材料部分950的二維陣列、環氧樹脂模製化合物基質910M、以及重分佈結構920的二維陣列的組件的每一切割部分包括一扇出封裝900。環氧樹脂模製化合物基質910M的每一切割部分包括一模製化合物晶粒框體910。重分布結構層的每一切割部分(包括重分佈結構920的二維陣列)包括一重分佈結構920。
參照第10A圖及第10B圖，繪示在第9圖的製程步驟中，藉由切割示例性結構而獲得的扇出封裝900。扇出封裝900包括重分佈結構920，包括重分佈側結合結構938、至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)以及第一底部填充材料部分950。半導體晶粒(半導體晶粒700、半導體晶粒800)包括各自一組晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)，且晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)透過第一焊料材料部分940的各自一組而附接至重分佈側結合結構938。第一底部填充材料部分950橫向地環繞重分佈側結合結構938及至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)的晶粒側結合結構(晶粒側結合結構780、晶粒側結合結構880)。
扇出封裝900可包括模製化合物晶粒框體910，橫向地環繞至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)，且包括模製化合物材料。在一實施例中，模製化合物晶粒框體910可包括與重分佈結構920的側壁垂直地重合的側壁，即，與重分佈結構920的側壁位於相同的垂直平面中。一般而言，在每一扇出封裝900內形成第一底部填充材料部分950之後，模製化合物晶粒框體910可繞著至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)形成。模製化合物材料接觸重分佈結構920的平面表面的緣周部分。
參照第11圖，提供一基板封裝200。基板封裝200可為核狀(cored)基板封裝，包括一核心基板210，或可為無核的基板封裝，不包括封裝核心。替代性地，基板封裝200可包括一系統整合基板封裝(system-on-integrated package substrate，SoIS)，包括重分布及/或介電層間層、至少一埋設的中介層(例如：矽中介層)。此種系統整合基板封裝可包括利用焊料材料部分、微凸塊、底部填充材料部分(例如：模製底部填充材料部分)及/或黏著膜而達成的層對層的互連。雖然本揭露實施例利用示例性基板封裝描述，應瞭解的是本揭露實施例的範疇不限於任何特定種類的基板封裝，且可包括系統整合基板封裝。核心基板210可包括玻璃環氧樹脂板，包括貫通板的孔洞的陣列。包括金屬材料的穿芯貫孔結構214的陣列可提供在貫通板的孔洞中。每一穿芯貫孔結構214可或可不包括其中的圓柱形中空。選擇性地，介電襯料212可用以將穿芯貫孔結構214從核心基板210電性隔離。
封裝基板200可包括板側表面增層線路(surface laminar circuit，SLC)240以及晶片側表面增層線路(SLC)260。板側表面增層線路240可包括板側絕緣層242，埋設有板側布線互連件244。晶片側表面增層線路260可包括晶片側絕緣層262，埋設有晶片側布線互連件264。板側絕緣層242及晶片側絕緣層262可包括光敏性環氧樹脂材料，可被微影圖案化以及後續地硬化。板側絕緣層242及晶片側絕緣層262可包括介電材料，且可稱為板側介電層及晶片側介電層。板側布線互連件244及晶片側布線互連件264可包括銅，可藉由電鍍而沉積在板側絕緣層242或晶片側絕緣層262中的圖案內。在一些實施例中，基板封裝200可包括一焊料遮罩261。焊料遮罩261可沉積在晶片側表面增層線路260的晶片側絕緣層262及晶片側結合墊268的頂部表面上方。
在一實施例中，封裝基板200包括晶片側表面增層線路260以及板側表面增層線路240，晶片側表面增層線路260包括連接至晶片側結合墊268的一陣列的晶片側布線互連件264，晶片側結合墊268結合至第二焊料材料部分290的陣列，板側表面增層線路240包括連接至板側結合墊248的一陣列的板側布線互連件244。板側結合墊248的陣列配置以容許透過焊料球結合。晶片側結合墊268的陣列配置以容許透過可控塌陷晶片連接焊料球結合。一般而言，可利用任何種類的基板封裝200。雖然利用一實施例來描述本揭露，其中基板封裝200包括一晶片側表面增層線路260以及一板側表面增層線路240，本文明確地預期多種實施例，其中省略晶片側表面增層線路260及板側表面增層線路240其中一者，或是以結合結構的陣列(例如：微凸塊)來取代。在一說明範例中，晶片側表面增層線路260可以微凸塊的一陣列或任何其他結合結構的陣列取代。
參照第12A圖及第12B圖，焊料遮罩261可被微影圖案化及蝕刻，以產生晶片側結合墊268的頂部表面上方的開口269，使得晶片側結合墊268的頂部表面可被顯露，準備在後續製程中與焊料材料形成結合連接。在相同的微影圖案化製程或在不同的微影圖案化製程中，焊料遮罩261可被微影圖案化及蝕刻，以繞著開口269形成至少一個基板溝槽270。在一些實施例中，透過微影圖案化製程形成的基板溝槽270的深度可在10微米至100微米的範圍內，例如：30微米或任何不大於焊料遮罩261的深度的數值。在一些實施例中，基板溝槽270的深度可為15微米。在一些實施例中，可蝕刻焊料遮罩261，且可形成基板溝槽270以顯露晶片側絕緣層262的頂部表面，如第12A圖及第12B圖所示。在一些實施例中，可蝕刻焊料遮罩261，且可形成基板溝槽270，使得焊料遮罩261的一部分留在基板溝槽270的最底部表面處(即，晶片側絕緣層262的頂部表面在微影圖案化製程中未顯露)。
如第12B圖所繪示的頂視圖或平面圖，所示的實施例具有一基板溝槽270，包含尖的、方形的或垂直的角。然而，基板溝槽270的其他形狀或蝕刻圖案亦在根據本揭露的預期範疇內。在一些實施例中，至少一個基板溝槽可包括框型內側壁270a及框型外側壁270b，框型外側壁270b橫向地環繞框型內側壁270a，其中框型內側壁270a橫向地環繞晶片側結合墊268(即，最終連接至焊料材料部分的陣列)。
在一些實施例中，基板溝槽270可被圖案化，且形成為具有圓邊角落、錐形角落、或為不均勻形狀。在一些實施例中，基板溝槽270的內側壁270a與基板溝槽270的外側壁270b之間的距離可在整個基板溝槽270的形成中呈等距。在一些實施例中，角落部分處內側壁270a與外側壁270b之間的距離可小於或大於沿著基板溝槽270的垂直及水平線性部分處內側壁270a與外側壁270b之間的距離。在一些實施例中，沿著基板溝槽270的一或多個垂直及水平線性部分處內側壁270a與外側壁270b之間的距離可小於或大於沿著基板溝槽270的其他垂直及水平線性部分處內側壁270a與外側壁270b之間的距離。
參照第13圖，扇出封裝900可設置在基板封裝200上方，其中第二焊料材料部分290的一陣列在扇出封裝900與基板封裝200之間。在第二焊料材料部分290形成在扇出封裝900的扇出結合墊928上的實施例中，第二焊料材料部分290可設置在基板封裝200的晶片側結合墊268上。可執行迴焊製程以迴焊第二焊料材料部分290，藉此導致扇出封裝900與封裝基板200之間的結合。每一第二焊料材料部分290可結合至扇出結合墊928的各自一者以及晶片側結合墊268的各自一者。在一實施例中，第二焊料材料部分290可包括可控塌陷晶片連接焊料球，且扇出封裝900可透過可控塌陷晶片連接焊料球的一陣列而附接至基板封裝200。一般而言，扇出封裝900可結合至基板封裝200，使得重分佈結構920藉由焊料材料部分 (例如：第二焊料材料部分290)的一陣列而結合至基板封裝200。
參照第14A圖及第14B圖，藉由施加及塑形第二底部填充材料，可繞著第二焊料材料部分290分配或形成第二底部填充材料部分292。在迴焊第二焊料材料部分290之後，藉由繞著第二焊料材料部分290的陣列注射第二底部填充材料，可形成第二底部填充材料部分292。可利用任何已知的底部填充材料施加方法，舉例來說，毛細底部填充方法、模塑底部填充方法、或印刷底部填充方法。為了易於繪示，第二底部填充材料部分292的外緣或顯露的表面被表示為一直線。然而，應注意的是，在實際應用中，第二底部填充材料部分292的顯露外表面可能有稍微的彎曲。
第二底部填充材料部分292可形成在重分佈結構920與基板封裝200之間。根據本揭露的一型態，第二底部填充材料部分292可直接形成在模製化合物晶粒框體910的每一側壁上，且直接形成在至少一個基板溝槽270之一者及/或每一者的至少一側壁的頂部表面的局部上。第二底部填充材料部分292可接觸每一第二焊料材料部分290(可為可控塌陷晶片連接焊料球或C2焊料蓋件)，且可接觸扇出封裝900的垂直側壁。第二底部填充材料部分橫向地環繞及接觸第二焊料材料部分290的陣列及扇出封裝900。
在一些實施例中，參照第13圖及第14A圖至第14B圖所描述的製造製程可顛倒。舉例來說，在將扇出封裝900經由第二焊料材料部分290連接至基板封裝200之前，第二底部填充材料部分292可被分配或者形成至基板封裝200的表面上。第二焊料材料部分290可分開地被附接至扇出封裝900。然後包含第二焊料材料部分290的扇出封裝900可被壓至具有第二底部填充材料部分292的基板封裝200，使得第二底部填充材料部分292分散在扇出封裝900下方的第二焊料材料部分290之間且從扇出封裝900的周緣向外分散。然後可實施助焊劑、焊料迴焊及底部填充硬化製程以將基板封裝200經由第二焊料材料部分290及第二底部填充材料部分292而固定至扇出封裝900。
參照第14A圖及第14B圖，在一實施例中，扇出封裝900包括一模製化合物晶粒框體910，橫向地環繞至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)，且接觸重分佈結構920的頂部表面的周緣部分。第二底部填充材料部分292可直接地形成在模製化合物晶粒框體910的側壁上。在一實施例中，第二底部填充材料部分292可覆蓋至少一個基板溝槽270中每一者的一第一部分，且可不覆蓋至少一個基板溝槽270中每一者的一第二部分，第二部分位於至少一個基板溝槽270中每一者的第一部分的外側。舉例來說，第二底部填充材料部分292可僅填充基板溝槽270最靠近扇出封裝900的一部分，且基板溝槽270最遠離扇出封裝900的一部分保持未被第二底部填充材料部分填充的狀態(即，基板溝槽270內晶片側絕緣層262的頂部表面的部分保持顯露而未被第二底部填充材料部分292覆蓋)。
選擇性地，穩定結構294(例如：蓋結構或環結構)可附接至扇出封裝900及基板封裝200的組件，以減少後續處理步驟期間及/或組件使用期間的組件變形。
在一實施例中，扇出封裝900可具有矩形的水平剖面形狀，沿著第一水平方向具有第一長度L1且沿著第二水平方向具有第一寬度W1，第二水平方向垂直於第一水平方向。在一實施例中，第二底部填充材料部分292的外周緣291與扇出封裝900的側壁可為等距或可為實質上等距，外周緣291界定第二底部填充材料部分292的最外範圍。第二底部填充材料部分292的外周緣291與扇出封裝900最近端的一側壁之間的橫向距離(即，水平距離)在本文中稱為內圓角寬度(filet width)FW，可在500微米至1100微米之間的範圍內，但亦可用更小或更大的橫向尺寸。
在一實施例中，基板溝槽270的內周緣或內側壁270a與扇出封裝900的側壁可為等距或可為實質上等距，內周緣或內側壁270a界定基板溝槽270相對於扇出封裝900的最內範圍。在一實施例中，基板溝槽270的內周緣或內側壁270a與第二焊料材料部分290最靠近的部分可為等距或可為實質上等距，內周緣或內側壁270a界定基板溝槽270相對於扇出封裝900的最內範圍。內側壁270a與第二焊料材料部分290最近端的一側壁之間的橫向距離(即，水平距離)在本文中稱為距離S，可在100微米至300微米之間的範圍內，但亦可用更小或更大的橫向尺寸。
在一些實施例中，基板溝槽270的內側壁270a可在扇出封裝900的垂直下方，使得內側壁270a橫向地或水平地在近端第二焊料材料部分290與扇出封裝900的近端側壁之間。舉例來說，扇出封裝900的一部分可在基板溝槽270的垂直上方或可與基板溝槽270重疊。在一些實施例中，基板溝槽270的內側壁270a可在扇出封裝900的側壁的周緣的垂直外側，使得扇出封裝900的一部分可不在基板溝槽270的垂直上方或可不與基板溝槽270重疊。在一些實施例中，基板溝槽270的內側壁270a及外側壁270b可在扇出封裝900的垂直下方，使得內側壁270a及外側壁270b橫向地或水平地位在近端的第二焊料材料部分290與扇出封裝900的近端側壁之間。
第14C圖繪示第14A圖所示的示例性結構的一區域的放大圖。參照第14C圖，顯示了關於基板溝槽270、第二底部填充材料部分292及扇出封裝900的側壁的各種尺寸。基板溝槽270的最底部表面與基板封裝的最頂部表面(例如：焊料遮罩261的最頂部表面)之間的垂直距離在本文中稱為基板溝槽深度D，基板溝槽深度D可在10微米至100微米之間的範圍內，但亦可用更小或更大的垂直尺寸。
基板溝槽270可作用為用於第二底部填充材料部分292的儲存處，以減少內圓角寬度FW。減少內圓角寬度FW可減少基板封裝200被第二底部填充材料部分292覆蓋的總頂部表面面積，因此釋放更多用於其他構件(例如：表面黏著裝置(SMDs)及板加強材(圖未示))的表面面積。可藉由減少距離S及增加基板溝槽270的寬度(即，內側壁270a與外側壁270b之間的寬度)及深度D來減少內圓角寬度FW。對應地調整基板溝槽的尺寸以最大化基板溝槽的體積，這可容許更多的第二底部填充材料部分292被分配至基板溝槽270中，且因此較少的第二底部填充材料部分292可向外分配越過基板封裝200的頂部表面(即，內圓角寬度FW減少)。減少內圓角寬度FW亦有利於半導體封裝的整體結構，減少了第二底部填充材料部分292上的總機械應力，且在扇出封裝900變形或彎曲期間，扇出封裝900及對應的接觸第二底部填充材料部分292的互連件施加在第二底部填充材料部分292上。換句話說，減少基板封裝200被第二底部填充材料部分292覆蓋的總表面積可減少施加在第二底部填充材料部分292上的整體機械應力。
第15圖繪示示例性結構的第一替代性實施例。在一些實施例中，當如參照第14A圖及第14B圖所述來分配第二底部填充材料部分292時，一些數量的第二底部填充材料部分292可繼續流動至基板溝槽270的外側壁270b上方以及基板封裝200的頂部表面上(例如：焊料遮罩261的頂部表面)。在此種實施例中，基板溝槽270仍作用為用於第二底部填充材料部分292的儲存處，因此減少第二底部填充材料部分292從扇出封裝900近端側壁向外的擴散(即，減少內圓角寬度FW)，且空出板空間。
參照第16圖，繪示示例性結構的第二替代性實施例。從參照第11圖所述的設置焊料遮罩261之後的實施例及製造製程繼續，可透過電腦數值控制(CNC)加工或其他已知的鑽孔、銑切或物理蝕刻技術來形成一基板溝槽270。基板溝槽270可被鑽孔或者形成以延伸超過焊料遮罩261的深度而至晶片側絕緣層262中。基板溝槽270可形成以具有在10微米至100微米的範圍內的深度，例如：70微米或任何不大於基板封裝200深度的數值。在一些實施例中，基板溝槽270可通過基板溝槽而延伸至多層中，例如：通過一或多個晶片側絕緣層262、核基板210、及板側絕緣層242。在形成基板溝槽270之前或之後，焊料遮罩261可被微影圖案化以產生開口269在晶片側結合墊268的頂部表面上方，使得晶片側結合墊268的頂部表面可被顯露，為後續製程中與焊料材料形成結合連接做預備。
在形成基板溝槽270之後，可以類似的方式執行參照第13圖至第14B圖所述的製造製程，產生如第17圖所繪示的替代性實施例。參照第17圖，可分配第二底部填充材料部分292，且基板溝槽270的體積可被第二底部填充材料部分292填充。因此，更多的第二底部填充材料部分292可被分配在基板溝槽270內，且更少的第二底部填充材料部分292可從扇出封裝900向外延伸至基板封裝200的表面上方。更深且更寬的基板溝槽270可容許內圓角寬度FW的減少，提供更多空間用於其他構件，構件包括表面黏著裝置及板加強材(圖未示)。至少一個基板溝槽270可形成在焊料遮罩261中。至少一個基板溝槽270的每一者可具有位於至少一個基板溝槽270的外側壁與晶片側結合墊268的近端邊緣之間的內側壁。
參照第18圖，繪示示例性結構的第三替代性實施例。從參照第11圖所述的設置焊料遮罩261之後的實施例及製造製程繼續，可透過微影製程來形成基板溝槽270。焊料遮罩261可被微影圖案化及蝕刻，以產生開口269在晶片側結合墊268的頂部表面上方，使得晶片側結合墊268的頂部表面可被顯露，為後續製程中與焊料材料形成結合連接做預備。在相同的微影圖案化製程或在不同的微影圖案化製程中，焊料遮罩261可被微影圖案化且蝕刻以形成繞著開口269的至少一個基板溝槽270。在一些實施例中，透過微影圖案化製程形成的基板溝槽270的深度可在10微米至100微米之間的範圍內，例如：30微米或任何不大於焊料遮罩261深度的數值。在一些實施例中，基板溝槽270的深度可為15微米。在一些實施例中，焊料遮罩261可被蝕刻，且基板溝槽270可形成以顯露晶片側絕緣層262的頂部表面。在一些實施例中，焊料遮罩261可被蝕刻，且基板溝槽270可形成使得焊料遮罩261的一部分保持在基板溝槽270的最底部表面，如第18圖所繪示(即，晶片側絕緣層262的頂部表面在微影圖案化製程中不顯露)。
在一些實施例中，在剖面圖中，晶片側結合墊268的頂部表面可與晶片側絕緣層262的頂部表面在相同的水平平面中。在一些實施例中，在如第18圖所繪示的剖面圖中，晶片側結合墊268的側壁及頂部表面可垂直地延伸至晶片側絕緣層262的頂部表面上方。在此種實施例中，在剖面圖中，晶片側結合墊268顯露的頂部表面位在的水平平面可低於、相同於、或高於基板溝槽270的最底部表面。
參照第19A圖，繪示示例性結構的第三替代性實施例。與第12A圖及第12B圖所繪示的實施例的頂視圖相較，第12A圖及第12B圖顯示的基板溝槽270具有方形或垂直的角落，第19A圖的基板溝槽270可具有弧形、圓邊、或錐形的角落。基板溝槽270的內側壁270a可具有圓邊角落，且基板溝槽270的外側壁270b可具有圓邊角落。內側壁270a及外側壁270b可橫向地環繞晶片側結合墊268。在一些實施例中，內側壁270a與外側壁270b之間的距離可在整個基板溝槽270的形成中呈等距。在一些實施例中，角落部分處內側壁270a與外側壁270b之間的距離可小於或大於沿著基板溝槽270的垂直及水平線性部分處內側壁270a與外側壁270b之間的距離。在一些實施例中，沿著基板溝槽270的一或多個垂直及水平線性部分處內側壁270a與外側壁270b之間的距離可小於或大於沿著基板溝槽270的其他垂直及水平線性部分處內側壁270a與外側壁270b之間的距離。
參照第19B圖，繪示示例性結構的第四替代性實施例。與第12A圖及第12B圖所繪示的實施例的頂視圖相較，第12A圖及第12B圖顯示的單一基板溝槽270具有方形或垂直的角落，第19B圖的基板封裝200可具有複數個L型基板溝槽270，位於晶片側結合墊268的角落區域的外側。每一L型基板溝槽270可沿著縱向方向具有最大長度，且沿著橫向方向具有最大寬度，使得每一L型基板溝槽270的最大寬度及最大長度不侵入另一L型基板溝槽270的近端側壁。舉例來說，第一L型基板溝槽270及第二L型基板溝槽270可具有靠近彼此的部分，但不會匯聚產生單一基板溝槽。在一些實施例中，在平面視角中，每一L型基板溝槽270可具有弧形角落，相對於如第19B圖所示的垂直、方形的角落。
參照第19C圖，繪示示例性結構的第五替代性實施例。與第12A圖及第12B圖所繪示的實施例的頂視圖相較，第12A圖及第12B圖顯示的單一基板溝槽270具有方形或垂直的角落，第19C圖的基板封裝200可具有複數個矩形基板溝槽270，位於晶片側結合墊268的側邊區域附近。每一矩形基板溝槽270可沿著縱向方向具有最大長度，且沿著橫向方向具有最大寬度，使得每一矩形基板溝槽270的最大寬度及最大長度不侵入另一矩形基板溝槽270的近端側壁。舉例來說，第一矩形基板溝槽270及第二矩形基板溝槽270可在關於晶片側結合墊268的角落處具有靠近彼此的部分，但不會匯聚產生單一基板溝槽。在一些實施例中，在平面視角中，至少一個基板溝槽270可包括複數個基板溝槽270，位於扇出封裝900的角落區域附近，其中在平面視角中，複數個基板溝槽270具有平行於扇出封裝900的近端側壁的內側壁。
參照第20圖，可提供包括一印刷電路板基板110以及數個印刷電路板結合墊180的印刷電路板(PCB)100。印刷電路板100在印刷電路板基板110的至少一側上包括一印刷電路(圖未示)。可形成焊料接點190的一陣列以將板側結合墊248的陣列結合至印刷電路板結合墊180的陣列。焊料接點190可藉由將焊料球的一陣列設置在板側結合墊248的陣列與印刷電路板結合墊180的陣列之間，並迴焊焊料球的陣列而形成。藉由施加及塑形底部填充材料，可繞著焊料接點190形成底部填充材料部分192。封裝基板200透過焊料接點190的陣列附接至印刷電路板100。應注意的是，第20圖所示的實施例實現了如第14A圖至第14C圖所繪示的包括基板溝槽270的實施例。然而，任何及所有實施例(包括第15圖至第19C圖繪示的實施例)可以參照第20圖所述相似的方式而實現。
參照第21圖，根據本揭露的一實施例，繪示用於形成示例性結構的步驟的流程圖。
參照步驟2110以及第1A圖至第10B圖，可提供一封裝900(例如：扇出封裝900)，包括至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)及一重分佈結構920。
參照步驟2120以及第11圖至第12B圖和第16圖至第19C圖，在一基板封裝200內可形成至少一個基板溝槽270。在一些實施例中，在基板封裝200內形成至少一個基板溝槽270可更包括藉由微影圖案化基板封裝200的焊料遮罩261，而在基板封裝200內形成至少一個基板溝槽270。在一些實施例中，在基板封裝200內形成至少一個基板溝槽270可更包括藉由電腦數值控制(CNC)加工基板封裝200的晶片側絕緣層262，而在基板封裝200內形成至少一個基板溝槽270。在一些實施例中，在基板封裝200內形成至少一個基板溝槽270可更包括形成至少一個基板溝槽270的一內壁(例如：內側壁270a)及一外壁(例如：外側壁270b)，其中在平面視角中，扇出封裝900的一區塊的一周緣位於至少一個基板溝槽270的內壁(例如：內側壁270a)與外壁(例如：外側壁270b)之間。
參照步驟2130以及第13圖，可將封裝900結合至基板封裝200，使得重分佈結構920藉由焊料材料部分(例如：第二焊料材料部分290)而結合至基板封裝200。
參照步驟2140以及第14A圖至第15圖和第17圖，可繞著焊料材料部分(例如：第二焊料材料部分290)及在至少一個基板溝槽270內施加或者分配底部填充材料部分(例如：第二底部填充材料部分292)。
參照所有圖式及根據本揭露的各種實施例，提供一種半導體結構，半導體結構可包括：包括結合墊(例如：扇出結合墊928)的封裝900；可包括晶片側結合墊268及至少一個基板溝槽270的基板封裝200，其中至少一個基板溝槽270垂直地延伸至基板封裝200的頂部表面下方；結合至晶片側結合墊268及扇出結合墊928的焊料材料部分(例如：第二焊料材料部分290)；以及橫向地環繞焊料材料部分(例如：第二焊料材料部分290)且分配在至少一個基板溝槽270內的第二底部填充材料部分292。
在一些實施例中，封裝可為扇出封裝900，可包括至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)、重分佈結構920以及第一底部填充材料部分950。重分佈結構920可包括扇出結合墊928。第一底部填充材料部分950位於至少一個半導體晶粒(半導體晶粒700、半導體晶粒800)與重分佈結構920之間。
在一些實施例中，至少一個基板溝槽270可包括一內側壁(例如：內側壁270a)以及一外側壁(例如：外側壁270b)，在整個至少一個基板溝槽270中彼此等距。在一實施例中，第二底部填充材料部分292的外周緣與封裝900的近端側壁之間的橫向距離可在500微米至1100微米的範圍內。在一實施例中，至少一個基板溝槽270的一內側壁(例如：內側壁270a)與焊料材料部分(例如：第二焊料材料部分290)的一焊料材料部分的一近端邊緣之間的橫向距離可在100微米至300微米的範圍內。在一些實施例中，至少一個基板溝槽270可具有在10微米至100微米的範圍內的深度。
在一些實施例中，在剖面視角中，至少一個基板溝槽270的底部表面可在基板封裝200的焊料遮罩261的底部表面的垂直下方。在一些實施例中，在平面視角中，至少一個基板溝槽270的內側壁(例如：內側壁270a)可位於封裝900的一區塊的周緣內。在一些實施例中，在平面視角中，至少一個基板溝槽270的外側壁(例如：外側壁270b)可位於封裝900的區塊的周緣內。在一些實施例中，第二底部填充材料部分292的外周緣可位於至少一個基板溝槽270的內側壁(例如：內側壁270a)與至少一個基板溝槽270的外側壁(例如：外側壁270b)之間。
在一些實施例中，至少一個基板溝槽270可包括一框型內側壁(例如：內側壁270a)以及一框型外側壁(例如：外側壁270b)，框型外側壁橫向地環繞框型內側壁(例如：內側壁270a)，其中框型內側壁(例如：內側壁270a)橫向地環繞焊料材料部分(例如：第二焊料材料部分290)。在一些實施例中，在平面視角中，框型內側壁(例如：內側壁270a)及框型外側壁(例如：外側壁270b) 在接近封裝900的角落區域處可具有圓角。在一些實施例中，在平面視角中，至少一基板溝槽270在接近封裝900的角落區域處可包括複數個L型基板溝槽。在一些實施例中，在平面視角中，至少一個基板溝槽270可包括複數個矩形基板溝槽，位於鄰接封裝900的角落區域處，其中矩形基板溝槽具有複數個內側壁，在平面視角中平行於封裝900的近端側壁。
參照所有圖式及根據本揭露的各種實施例，提供一種基板封裝200，基板封裝200可包括晶片側表面增層線路(SLC)260，晶片側表面增層線路260可包括晶片側絕緣層262、嵌設在晶片側絕緣層262內的晶片側布線互連件264、以及嵌設在晶片側絕緣層262內且電性連接至晶片側布線互連件264的晶片側結合墊268；沉積在晶片側絕緣層262以及晶片側結合墊268的頂部表面上方的焊料遮罩261；以及至少一個基板溝槽270，基板溝槽270形成在焊料遮罩261中，其中至少一個基板溝槽270具有內側壁(例如：內側壁270a)，內側壁位於至少一個基板溝槽270的外側壁(例如：外側壁270b)與晶片側結合墊268的近端邊緣之間。
在一些實施例中，基板溝槽270可垂直地延伸通過焊料遮罩261且至晶片側絕緣層262中，其中內側壁(例如：內側壁270a)及外側壁(例如：外側壁270b)與晶片側絕緣層262的側壁及焊料遮罩261的側壁接觸。在一些實施例中，至少一個基板溝槽270可具有在10微米至100微米的範圍內的深度。
根據本揭露的一些實施例，提供一種形成半導體結構的方法，包括：提供一封裝，包括至少一半導體晶粒及一重分佈結構；形成至少一基板溝槽在一基板封裝內；將封裝結合至基板封裝，使得重分佈結構藉由複數個焊料材料部分而結合至基板封裝；以及在焊料材料部分的周圍及至少一基板溝槽內施加一底部填充材料部分。
在一些實施例中，形成至少一基板溝槽在基板封裝內更包括：藉由微影圖案化基板封裝的一焊料遮罩，而形成至少一基板溝槽在該基板封裝內。在一些實施例中，形成至少一基板溝槽在基板封裝內更包括：藉由電腦數值控制加工基板封裝的晶片側絕緣層，而形成至少一基板溝槽在基板封裝內。在一些實施例中，形成至少一基板溝槽在基板封裝內更包括：形成至少一基板溝槽的一內壁及一外壁，其中在平面視角中，封裝的一區塊的一周緣位於至少一基板溝槽的內壁及外壁之間。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:印刷電路板 110:印刷電路板基板 180:印刷電路板結合墊 190:焊料接點 192:底部填充材料部分 200:基板封裝 210:核基板 212:介電襯料 214:穿芯貫孔結構 240:板側表面增層線路 242:板側絕緣層 244:板側布線互連件 248:板側結合墊 260:晶片側表面增層線路 261:焊料遮罩 262:晶片側絕緣層 264:晶片側布線互連件 268:晶片側結合墊 269:開口 270:基板溝槽 270a:內側壁 270b:外側壁 290:第二焊料材料部分 291:外周緣 292:第二底部填充材料部分 294:穩定結構 300:第一載體基板 301:第一黏著層 400:第二載體基板 401:第二黏著層 700:半導體晶粒(單晶片系統晶粒) 780:晶粒側結合結構(單晶片系統金屬結合結構) 800:半導體晶粒(記憶體晶粒) 810:高帶寬記憶體晶粒 811:靜態隨機存取記憶體晶粒 812:靜態隨機存取記憶體晶粒 813:靜態隨機存取記憶體晶粒 814:靜態隨機存取記憶體晶粒 815:靜態隨機存取記憶體晶粒 816:環氧樹脂模製材料封閉框體 820:微凸塊 822:高帶寬記憶體底部填充材料部分 880:晶粒側結合結構(記憶體晶粒金屬結合結構) 900:扇出封裝(封裝) 900W:重組晶圓 910:模製化合物晶粒框體 910M:環氧樹脂模製化合物基質 920:重分佈結構 922:重分佈介電層 924:重分佈布線互連件 928:扇出結合墊 938:重分佈側結合結構 940:第一焊料材料部分 950:第一底部填充材料部分 2110,2120,2130,2140:步驟 B-B’:水平平面 D:基板溝槽深度 DA:晶粒面積 FW:內圓角寬度 hd1:一水平方向 hd2:第二水平方向 L1:第一長度 S:距離 W1:第一寬度 UA:單位面積
根據以下的詳細說明並配合所附圖式做完整揭露。應被強調的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1A圖為根據本揭露之一實施例，示例性結構的一區域的垂直剖面圖，包括第一載體基板及重分佈結構。 第1B圖為第1A圖的示例性結構的區域的頂視圖。 第2A圖為根據本揭露之一實施例，在形成重分佈側結合結構及第一焊料材料部分之後，示例性結構的一區域的垂直剖面圖。 第2B圖為第2A圖的示例性結構的區域的頂視圖。 第3A圖為根據本揭露之一實施例，在附接半導體晶粒之後，示例性結構的一區域的垂直剖面圖。 第3B圖為第3A圖的示例性結構的區域的頂視圖。 第3C圖為高帶寬記憶體晶粒的放大垂直剖面圖。 第4圖為在形成第一底部填充材料部分之後，示例性結構的一區域的垂直剖面圖。 第5A圖為根據本揭露之一實施例，在形成環氧樹脂模製化合物(epoxy molding compound，EMC)基質之後，示例性結構的一區域的垂直剖面圖。 第5B圖為第5A圖的示例性結構的區域的頂視圖。 第6圖為根據本揭露之一實施例，在附接一第二載體基板且拆卸第一載體基板之後，示例性結構的一區域的垂直剖面圖。 第7圖為根據本揭露之一實施例，在形成扇出結合墊之後，示例性結構的一區域的垂直剖面圖。 第8圖為根據本揭露之一實施例，在拆卸第二載體基板之後，示例性結構的一區域的垂直剖面圖。 第9圖為根據本揭露之一實施例，在切割重分佈結構及環氧樹脂模製化合物基質期間，示例性結構的一區域的垂直剖面圖。 第10A圖為根據本揭露之一實施例，扇出封裝的垂直剖面圖。 第10B圖為沿著第10A圖的水平平面B-B’，扇出封裝的水平剖面圖。 第11圖為根據本揭露之一實施例，基板封裝的垂直剖面圖。 第12A圖為根據本揭露之一實施例，在形成基板溝槽之後，基板封裝的垂直剖面圖。 第12B圖為第12A圖的基板封裝的頂視圖。 第13圖為根據本揭露之一實施例，在附接扇出封裝至基板封裝之後，示例性結構的垂直剖面圖。 第14A圖為根據本揭露之一實施例，在形成第二底部填充材料部分之後，示例性結構的垂直剖面圖。 第14B圖為沿著第14A圖的水平平面B-B’，示例性結構的水平剖面圖。 第14C圖為第14A圖的示例性結構的一區域的放大垂直剖面圖。 第15圖為第14A圖的示例性結構的一區域的第一替代性實施例的放大垂直剖面圖。 第16圖為第12A圖的示例性結構的第二替代性實施例的垂直剖面圖。 第17圖為第14A圖的示例性結構的第二替代性實施例的垂直剖面圖。 第18圖為第12A圖的示例性結構的第三替代性實施例的垂直剖面圖。 第19A圖為沿著一水平平面的示例性結構的第三替代性實施例的水平剖面圖，此水平平面對應於第14A圖的水平平面B-B’。 第19B圖為沿著一水平平面的示例性結構的第四替代性實施例的水平剖面圖，此水平平面對應於第14A圖的水平平面B-B’。 第19C圖為沿著一水平平面的示例性結構的第五替代性實施例的水平剖面圖，此水平平面對應於第14A圖的水平平面B-B’。 第20圖為根據本揭露之一實施例，在基板封裝附接至印刷電路板(printed circuit board，PCB)之後，示例性結構的垂直剖面圖。 第21圖為根據本揭露之一實施例，繪示用於形成示例性結構的步驟的流程圖。
200:基板封裝
210:核基板
212:介電襯料
214:穿芯貫孔結構
240:板側表面增層線路
242:板側絕緣層
244:板側布線互連件
248:板側結合墊
260:晶片側表面增層線路
261:焊料遮罩
262:晶片側絕緣層
264:晶片側布線互連件
268:晶片側結合墊
269:開口
270:基板溝槽
290:第二焊料材料部分
292:第二底部填充材料部分
294:穩定結構
700:半導體晶粒(單晶片系統晶粒)
780:晶粒側結合結構(單晶片系統金屬結合結構)
800:半導體晶粒(記憶體晶粒)
810:高帶寬記憶體晶粒
811:靜態隨機存取記憶體晶粒
812:靜態隨機存取記憶體晶粒
813:靜態隨機存取記憶體晶粒
814:靜態隨機存取記憶體晶粒
815:靜態隨機存取記憶體晶粒
816:環氧樹脂模製材料封閉框體
820:微凸塊
822:高帶寬記憶體底部填充材料部分
880:晶粒側結合結構(記憶體晶粒金屬結合結構)
900:扇出封裝(封裝)
910:模製化合物晶粒框體
920:重分佈結構
922:重分佈介電層
924:重分佈布線互連件
928:扇出結合墊
938:重分佈側結合結構
940:第一焊料材料部分
950:第一底部填充材料部分
B-B’:水平平面

Claims (20)

  1. 一種半導體結構，包括： 一封裝，包括複數個結合墊； 一基板封裝，包括： 複數個晶片側結合墊；以及 至少一基板溝槽，其中該至少一基板溝槽在該基板封裝的一頂部表面下方垂直地延伸； 複數個焊料材料部分，結合至該些晶片側結合墊及該些結合墊；以及 一底部填充材料部分，橫向地環繞該些焊料材料部分，且分配在該至少一基板溝槽內。
  2. 如請求項1之半導體結構，其中該至少一基板溝槽包括一內側壁以及一外側壁，在整個該至少一基板溝槽中彼此等距。
  3. 如請求項1之半導體結構，其中該底部填充材料部分的一外周緣與該封裝的一近端側壁之間的一橫向距離在500微米至1100微米的範圍內。
  4. 如請求項1之半導體結構，其中該至少一基板溝槽的一內側壁與該些焊料材料部分的一焊料材料部分的一近端邊緣之間的一橫向距離在100微米至300微米的範圍內。
  5. 如請求項1之半導體結構，其中該至少一基板溝槽具有一深度，該深度在10微米至100微米的範圍內。
  6. 如請求項5之半導體結構，其中在剖面視角中，該至少一基板溝槽的一底部表面在該基板封裝的一焊料遮罩的一底部表面的垂直下方。
  7. 如請求項1之半導體結構，其中在平面視角中，該至少一基板溝槽的一內側壁位於該封裝的一區塊的一周緣內。
  8. 如請求項7之半導體結構，其中在平面視角中，該至少一基板溝槽的一外側壁位於該封裝的該區塊的該周緣內。
  9. 如請求項1之半導體結構，其中該底部填充材料部分的一外周緣位於該至少一基板溝槽的一內側壁與該至少一基板溝槽的一外側壁之間。
  10. 如請求項1之半導體結構，其中： 該至少一基板溝槽包括一框型內側壁以及一框型外側壁，該框型外側壁橫向地環繞該框型內側壁；以及 該框型內側壁橫向地環繞該些焊料材料部分。
  11. 如請求項10之半導體結構，其中在平面視角中，該框型內側壁以及該框型外側壁在接近該封裝的角落區域處具有圓角。
  12. 如請求項1之半導體結構，其中在平面視角中，該至少一基板溝槽在接近該封裝的角落區域處包括複數個L型基板溝槽。
  13. 如請求項1之半導體結構，其中在平面視角中，該至少一基板溝槽包括複數個矩形基板溝槽，位於鄰接該封裝的角落區域處，其中該些矩形基板溝槽具有複數個內側壁，在平面視角中平行於該封裝的近端側壁。
  14. 一種基板封裝，包括： 一晶片側表面增層線路，包括： 複數個晶片側絕緣層； 複數個晶片側布線互連件，嵌設在該些晶片側絕緣層內；以及 複數個晶片側結合墊，嵌設在該些晶片側絕緣層內，且電性連接至該些晶片側布線互連件； 一焊料遮罩，沉積在該些晶片側絕緣層及該些晶片側結合墊的頂部表面上方；以及 至少一基板溝槽，形成在該焊料遮罩中，其中該至少一基板溝槽具有一內側壁，位於該至少一基板溝槽的一外側壁與該些晶片側結合墊的近端邊緣之間。
  15. 如請求項14之基板封裝，其中該至少一基板溝槽垂直地延伸通過該焊料遮罩且至該些晶片側絕緣層中，其中該內側壁及該外側壁與該些晶片側絕緣層的側壁及該焊料遮罩的側壁接觸。
  16. 如請求項14之基板封裝，其中該至少一基板溝槽具有一深度，該深度在10微米至100微米的範圍內。
  17. 一種形成半導體結構的方法，包括： 提供一封裝，包括至少一半導體晶粒及一重分佈結構； 形成至少一基板溝槽在一基板封裝內； 將該封裝結合至該基板封裝，使得該重分佈結構藉由複數個焊料材料部分而結合至該基板封裝；以及 在該些焊料材料部分的周圍及該至少一基板溝槽內施加一底部填充材料部分。
  18. 如請求項17之方法，其中形成該至少一基板溝槽在該基板封裝內更包括：藉由微影圖案化該基板封裝的一焊料遮罩，而形成該至少一基板溝槽在該基板封裝內。
  19. 如請求項17之方法，其中形成該至少一基板溝槽在該基板封裝內更包括：藉由電腦數值控制加工該基板封裝的該些晶片側絕緣層，而形成該至少一基板溝槽在該基板封裝內。
  20. 如請求項17之方法，其中形成該至少一基板溝槽在該基板封裝內更包括：形成該至少一基板溝槽的一內壁及一外壁，其中在平面視角中，該封裝的一區塊的一周緣位於該至少一基板溝槽的該內壁及該外壁之間。
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