JP2020136628A - 半導体装置 - Google Patents

Abstract

【課題】 基板の凹部の傾斜面に半導体素子を搭載する際、コレットが複数の柱状配線に干渉することを防止できる半導体装置を提供する。【解決手段】 厚さ方向ｚを向く第１面１０Ａ、および第１面１０Ａから凹む凹部１１を有する基板１０と、凹部１１に配置された第１部２１１、および第１面１０Ａに配置された第２部２１２を有する複数の配線２１と、複数の配線２１の第１部２１１に接合された半導体素子３０と、複数の配線２１の第２部２１２に配置され、かつ厚さ方向ｚの第１面１０Ａから離れる向きに突出した複数の柱状配線２２と、を備え、半導体素子３０は、複数の配線２１の第１部２１１のうち、凹部１１の第１傾斜面１１１に配置された搭載部２１１Ａに接合され、第１境界１２１から第２境界１２２までに至る第１方向ｘにおける第１距離Ｌ１が、第３境界１２３から第４境界１２４までに至る第１方向ｘにおける第２距離Ｌ２と異なる。【選択図】 図４

Description

本発明は、異方性エッチングにより凹部が形成された基板と、当該凹部の傾斜面に搭載された半導体素子とを備える半導体装置に関する。

特許文献１には、異方性エッチングにより形成された凹部（特許文献１ではホーン）を有するシリコン基板と、凹部の底面に搭載された半導体素子（特許文献１ではＬＥＤチップ）とを備える半導体装置の一例が開示されている。凹部は、シリコン基板の厚さ方向の一方側に位置する表面から凹んでいる。異方性エッチングにより形成された凹部は、比較的微細なものである。これにより、当該半導体装置の小型化を図ることができる。

異方性エッチングにより形成された凹部は、底面に対して所定の角度で傾斜した複数の傾斜面を有する。半導体装置に求められる性能に応じて、半導体素子を複数の傾斜面のいずれかに搭載することがある。あわせて、シリコン基板の当該表面から厚さ方向に突出する柱状配線を設けることがある。これらの構成を備える半導体装置の製造において、コレットを用いて半導体素子を複数の傾斜面に搭載する際、コレットが複数の柱状配線に干渉することが懸念される。したがって、このような干渉を回避することができる半導体装置の構成が求められる。

特開２００５−２７７３８０号公報

本発明は上述の事情に鑑み、基板の凹部の傾斜面に半導体素子を搭載する際、コレットが複数の柱状配線に干渉することを防止できる半導体装置を提供することをその課題とする。

本発明によれば、厚さ方向において互いに反対側を向く第１面および第２面、並びに前記第１面から凹む凹部を有する基板と、前記凹部に配置された第１部、および前記第１面に配置された第２部を有する複数の配線と、前記複数の配線の前記第１部に接合された半導体素子と、前記複数の配線の前記第２部に配置され、かつ前記厚さ方向の前記第１面から離れる向きに突出した複数の柱状配線と、を備え、前記基板は、前記第１面および前記第２面の双方につながり、かつ前記厚さ方向に対して直交する第１方向において互いに離間した第１側面および第２側面を有し、前記凹部は、前記厚さ方向において前記第１面と前記第２面との間に位置する底面と、前記底面および前記第１面の双方につながり、かつ前記底面に対して傾斜するとともに、前記第１方向において互いに離間した第１傾斜面および第２傾斜面を有し、前記第２傾斜面は、前記第１傾斜面と前記第２側面との間に位置し、前記半導体素子は、前記複数の配線の前記第１部のうち、前記第１傾斜面に配置された搭載部に接合され、前記第１面と前記第１側面との第１境界から、前記第１面と前記第１傾斜面との第２境界までに至る前記第１方向における第１距離が、前記第１面と前記第２側面との第３境界から、前記第１面と前記第２傾斜面との第４境界までに至る前記第１方向における第２距離と異なることを特徴とする半導体装置が提供される。

本発明の実施において好ましくは、前記半導体素子は、前記第１傾斜面に対向する裏面と、前記裏面に設けられた複数の電極と、を有し、前記複数の電極が、前記搭載部に接合されている。

本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記凹部の面積は、前記第１面から前記底面に向けて徐々に小である。

本発明の実施において好ましくは、前記基板は、単結晶の真性半導体材料からなる。

本発明の実施において好ましくは、前記凹部は、前記底面、前記第１面、前記第１傾斜面および前記第２傾斜面につながり、かつ前記底面に対して傾斜した一対の第３傾斜面を有し、前記一対の第３傾斜面は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向において互いに離間している。

本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記複数の柱状配線は、前記一対の第３傾斜面と前記第１面との一対の第５境界の延長線に挟まれた領域に位置する部分を含む。

本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記複数の柱状配線の少なくともいずれかは、前記一対の第５境界の延長線のいずれかを跨いでいる。

本発明の実施において好ましくは、前記第１距離は、前記第２距離よりも小であり、前記複数の柱状配線は、前記厚さ方向に沿って視て前記第１境界と前記第２境界との間に位置する部分を含む複数の第１柱状部と、前記厚さ方向に沿って視て前記第３境界と前記第４境界との間に位置する部分を含む複数の第２柱状部と、を含み、前記厚さ方向に沿って視て、前記複数の第１柱状部と前記第２境界との最小距離は、前記複数の第２柱状部と前記第４境界との最小距離よりも小である。

本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記複数の配線の前記第１部は、前記第１方向に延びている。

本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記複数の柱状配線は、前記一対の第３傾斜面と前記第１面との一対の第５境界の延長線に挟まれた領域の外方に位置する。

本発明の実施において好ましくは、前記複数の配線の前記第１部は、前記第１傾斜面と前記一対の第３傾斜面との一対の境界、および前記第２傾斜面と前記一対の第３傾斜面との一対の境界を避けて配置されている。

本発明の実施において好ましくは、前記第１距離は、前記第２距離よりも大であり、前記複数の配線の前記第２部は、前記第１境界と前記第２境界とに挟まれた前記第１面の領域に配置された部分を含む。

本発明の実施において好ましくは、前記複数の配線の前記第２部は、前記第３境界と前記第４境界とに挟まれた前記第１面の領域を避けて配置されている。

本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記複数の配線の形状は、前記第１方向に延び、かつ前記底面の中央を通過する軸に対して線対称をなしている。

本発明の実施において好ましくは、前記第１面と同じ側を向く実装面を有するとともに、前記凹部に収容された部分を含み、かつ前記第１面に接する封止樹脂をさらに備え、前記封止樹脂は、前記半導体素子および前記複数の配線と、前記複数の柱状配線の各々の一部と、を覆い、前記複数の柱状配線の各々は、前記実装面から露出する頂面を有する。

本発明の実施において好ましくは、前記半導体素子は、前記第１面から前記厚さ方向に向けて突出した部分を含む。

本発明の実施において好ましくは、前記半導体素子は、ホール素子である。

本発明にかかる半導体装置によれば、基板の凹部の傾斜面に半導体素子を搭載する際、コレットが複数の柱状配線に干渉することを防止できる。

本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

本発明の第１実施形態にかかる半導体装置の底面図（封止樹脂を透過）である。 図１に対して、半導体素子および複数の端子を透過した底面図である。 図１に示す半導体装置の正面図である。 図１のＩＶ−ＩＶ線に沿う断面図である。 図１のＶ−Ｖ線に沿う断面図である。 図４の部分拡大図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 本発明の第２実施形態にかかる半導体装置の底面図（封止樹脂を透過）である。 図１９に対して、半導体素子および複数の端子を透過した底面図である。 図１９に示す半導体装置の正面図である。 図１９のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 図１９のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。

本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。

〔第１実施形態〕
図１〜図６に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１０、複数の配線２１、複数の柱状配線２２、複数の接合層２９、半導体素子３０、封止樹脂４０および複数の端子５０を備える。これらの図が示す半導体装置Ａ１０は、様々な電子機器の配線基板に表面実装される樹脂パッケージ形式によるものである。ここで、図１は、理解の便宜上、封止樹脂４０を透過している。図２は、理解の便宜上、図１に対して半導体素子３０および複数の端子５０を透過し、かつ透過した半導体素子３０を想像線（二点鎖線）で示している。また、図１において、ＩＶ−ＩＶ線を一点鎖線で示している。

半導体装置Ａ１０の説明においては、基板１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。第１方向ｘは、半導体装置Ａ１０の長手方向に対応する。第２方向ｙは、半導体装置Ａ１０の短手方向に対応する。

基板１０には、図４および図５に示すように、複数の配線２１、および封止樹脂４０が配置されている。基板１０は、単結晶の真性半導体材料からなる。半導体装置Ａ１０が示す例においては、当該真性半導体材料は、シリコン（Ｓｉ）である。図１〜図５に示すように、基板１０は、第１面１０Ａ、第２面１０Ｂ、第１側面１０Ｃ、第２側面１０Ｄおよび一対の第３側面１０Ｅを有する。

図３〜図５に示すように、第１面１０Ａおよび第２面１０Ｂは、厚さ方向ｚにおいて互いに反対側を向く。基板１０の結晶構造に基づく第１面１０Ａおよび第２面１０Ｂの面方位は、ともに（１００）面である。これらの面のうち、第２面１０Ｂは、半導体装置Ａ１０の外部に対して露出している。図１〜図４に示すように、第１側面１０Ｃおよび第２側面１０Ｄは、第１方向ｘにおいて互いに離間している。第１側面１０Ｃおよび第２側面１０Ｄの各々は、第１側面１０Ｃおよび第２側面１０Ｄの双方につながっている。図１〜図５（図４を除く）に示すように、一対の第３側面１０Ｅは、第２方向ｙにおいて互いに離間している。一対の第３側面１０Ｅの各々は、第１面１０Ａ、第２面１０Ｂ、第１側面１０Ｃおよび第２側面１０Ｄにつながっている。

図１〜図５に示すように、基板１０は、凹部１１を有する。凹部１１は、第１面１０Ａから凹んでいる。凹部１１は、底面１１０、第１傾斜面１１１、第２傾斜面１１２および一対の第３傾斜面１１３を有する。

図３〜図５に示すように、底面１１０は、厚さ方向ｚにおいて第１面１０Ａと第２面１０Ｂとの間に位置する。底面１１０は、厚さ方向ｚに沿って視て矩形状である。図１〜図５に示すように、第１傾斜面１１１、第２傾斜面１１２および一対の第３傾斜面１１３の各々は、いずれも底面１１０および第１面１０Ａの双方につながっている。第１傾斜面１１１、第２傾斜面１１２および一対の第３傾斜面１１３の各々は、いずれも底面１１０に対して傾斜角５４．７４°で傾斜している。第１傾斜面１１１および第２傾斜面１１２は、第１方向ｘにおいて互いに離間している。第２傾斜面１１２は、第１方向ｘにおいて第１傾斜面１１１と第２面１０Ｂとの間に位置する。一対の第３傾斜面１１３は、第２方向ｙにおいて互いに離間している。一対の第３傾斜面１１３の各々は、第１傾斜面１１１および第２傾斜面１１２につながっている。

図１および図２に示すように、厚さ方向ｚに沿って視て、凹部１１の面積は、第１面１０Ａから底面１１０に向けて徐々に小である。これにより、図３〜図５に示すように、底面１１０、第１傾斜面１１１、第２傾斜面１１２および一対の第３傾斜面１１３により囲まれた凹部１１の空洞部分は、四角錐台をなしている。

図２に示すように、第１面１０Ａと第１側面１０Ｃとの第１境界１２１から、第１面１０Ａと第１傾斜面１１１との第２境界１２２までに至る第１方向ｘにおける距離を、第１距離Ｌ１と呼ぶ。第１面１０Ａと第１側面１０Ｃとの第３境界１２３から、第１面１０Ａと第２傾斜面１１２との第４境界１２４までに至る第１方向ｘにおける距離を、第２距離Ｌ２と呼ぶ。第１距離Ｌ１は、第２距離Ｌ２と異なっている。半導体装置Ａ１０においては、第１距離Ｌ１は、第２距離Ｌ２よりも小である。

複数の配線２１は、図１〜図５（図３を除く）に示すように、基板１０の凹部１１、および基板１０の第１面１０Ａに配置されている。複数の配線２１の各々は、第１部２１１および第２部２１２を含む。

図１〜図５（図３を除く）に示すように、複数の配線２１の第１部２１１は、凹部１１に配置されている。複数の配線２１は、複数の柱状配線２２および複数の端子５０とともに、半導体素子３０と半導体装置Ａ１０が実装される配線基板との導電経路を構成している。半導体装置Ａ１０においては、複数の配線２１の第１部２１１は、凹部１１の底面１１０、第１傾斜面１１１および第２傾斜面１１２に配置されている。ここで、複数の配線２１の第１部２１１のうち、第１傾斜面１１１に配置された部分を搭載部２１１Ａと呼ぶ。厚さ方向ｚに沿って視て、複数の配線２１の第１部２１１は、第１方向ｘに延びる帯状である。

図１、図２および図４に示すように、複数の配線２１の第２部２１２は、第１面１０Ａに配置されている。半導体装置Ａ１０においては、複数の配線２１の第２部２１２は、第２境界１２２から第１境界１２１寄りに位置する第１面１０Ａの領域と、第４境界１２４から第３境界１２３寄りに位置する第１面１０Ａの領域とに配置されている。複数の配線２１の第２部２１２の各々は、帯状部２１２Ａおよびパッド部２１２Ｂを有する。半導体装置Ａ１０においては、帯状部２１２Ａは、第２境界１２２または第４境界１２４にて複数の配線２１の第１部２１１のいずれかにつながっている。帯状部２１２Ａは、第１方向ｘに延びている。帯状部２１２Ａの第２方向ｙの寸法は、複数の配線２１の第１部２１１の各々の第２方向ｙの寸法に等しい。パッド部２１２Ｂは、帯状部２１２Ａから一対の第３側面１０Ｅのいずれかに向けて延びている。厚さ方向ｚに沿って視て、パッド部２１２Ｂは、矩形状である。

図２に示すように、厚さ方向ｚに沿って視て、複数の配線２１は、軸Ｎに対して線対称をなしている。軸Ｎは、第１方向ｘに延び、かつ凹部１１の底面１１０の中央１１０Ａを通過している。なお、底面１１０の中央１１０Ａは、底面１１０の２つの対角線の交点である。

図６に示すように、複数の配線２１は、下地層２１Ａおよびめっき層２１Ｂから構成される。下地層２１Ａは、凹部１１または第１面１０Ａのいずれかに接している。下地層２１Ａは、これらのいずれかに接するバリア層と、当該バリア層の上に積層されたシード層から構成される。当該バリア層は、たとえばチタン（Ｔｉ）からなる。当該シード層は、たとえば銅（Ｃｕ）からなる。めっき層２１Ｂは、下地層２１Ａの上に積層されている。複数の配線２１において、めっき層２１Ｂが主たる導電経路となる。めっき層２１Ｂは、たとえば銅からなる。

複数の柱状配線２２は、図１、図２および図４に示すように、複数の配線２１の第２部２１２のパッド部２１２Ｂに個別に配置されている。複数の柱状配線２２は、厚さ方向ｚの基板１０の第１面１０Ａから離れる向きに突出している。半導体装置Ａ１０が示す例においては、複数の柱状配線２２の各々は、直方体状である。複数の柱状配線２２の各々は、厚さ方向ｚの第１面１０Ａから離れる向きを向く頂面２２Ａを有する。図２に示すように、半導体装置Ａ１０においては、厚さ方向ｚに沿って視て、複数の柱状配線２２は、凹部１１の一対の第３傾斜面１１３と、第１面１０Ａとの一対の第５境界１２５の延長線ＥＬに挟まれた領域に位置する部分を含む。あわせて、厚さ方向ｚに沿って視て、複数の柱状配線２２の少なくともいずれかは、一対の第５境界１２５の延長線ＥＬのいずれかを跨いでいる。半導体装置Ａ１０においては、厚さ方向ｚに沿って視て、複数の柱状配線２２の各々は、一対の第５境界１２５の延長線ＥＬを跨いでいる。

図２および図４に示すように、半導体装置Ａ１０においては、複数の第１柱状部２２１および複数の第２柱状部２２２を含む。複数の第１柱状部２２１は、厚さ方向ｚに沿って視て、第１境界１２１と第２境界１２２との間に位置する部分を含む。複数の第２柱状部２２２は、厚さ方向ｚに沿って視て、第３境界１２３と第４境界１２４との間に位置する部分を含む。厚さ方向ｚに沿って視て、複数の第１柱状部２２１と第２境界１２２との最小距離Ｌ１ｍｉｎは、複数の第２柱状部２２２と第４境界１２４との最小距離Ｌ２ｍｉｎよりも小である。

複数の接合層２９は、図２および図６に示すように、複数の配線２１の第１部２１１の搭載部２１１Ａに配置されている。複数の接合層２９は、導電性を有する。複数の接合層２９は、搭載部２１１Ａから近い方からニッケル（Ｎｉ）層、錫（Ｓｎ）を含む合金層の順に積層された複数の金属層から構成される。当該合金層は、たとえば、錫−銀（Ａｇ）系合金、または錫−アンチモン（Ｓｂ）系合金からなる。

半導体素子３０は、図１および図４に示すように、複数の配線２１の第１部２１１の搭載部２１１Ａに接合されている。半導体装置Ａ１０が示す例においては、半導体素子３０は、たとえばＧａＡｓ（ヒ化ガリウム）型のホール素子である。なお、ＧａＡｓ型のホール素子は、磁束密度の変化に対するホール電圧の直線性に優れるとともに、温度変化の影響を受けにくいという利点を有する。なお、半導体素子３０は、ホール素子に限定されない。半導体素子３０は、フリップチップ実装型の素子である。図６に示すように、半導体素子３０は、裏面３０Ａおよび複数の電極３１を有する。裏面３０Ａは、凹部１１の第１傾斜面１１１に対向し、かつ第１傾斜面１１１に対して平行である。このため、裏面３０Ａは、凹部１１の底面１１０に対して傾斜している。複数の電極３１は、裏面３０Ａに設けられている。複数の電極３１は、半導体素子３０の内部に構成された回路に導通している。複数の電極３１は、複数の接合層２９に個別に接合されている。これにより、複数の電極３１は、複数の接合層２９を介して搭載部２１１Ａに接合された構成となっている。

図３および図４に示すように、半導体素子３０は、基板１０の第１面１０Ａから厚さ方向に向けて突出した部分を含む。半導体素子３０のこれを除いた部分は、凹部１１に収容されている。

封止樹脂４０は、図４および図５に示すように、凹部１１に収容された部分を含み、かつ基板１０の第１面１０Ａに接している。封止樹脂４０は、たとえば黒色のエポキシ樹脂を含む絶縁材料からなる。封止樹脂４０は、複数の配線２１、接合層２９および半導体素子３０と、複数の柱状配線２２の各々の一部とを覆っている。

図３〜図５に示すように、封止樹脂４０は、実装面４０Ａを有する。実装面４０Ａは、基板１０の第１面１０Ａと同じ側を向く。半導体装置Ａ１０を配線基板に実装した際、実装面４０Ａは、当該配線基板に対向する。複数の柱状配線２２の頂面２２Ａは、実装面４０Ａから露出している。

複数の端子５０は、図１および図４に示すように、複数の柱状配線２２の頂面２２Ａに個別に配置されている。複数の端子５０は、半導体装置Ａ１０の外部に対して露出している。複数の端子５０がはんだを介して配線基板に接合されることによって、半導体装置Ａ１０が当該配線基板に実装される。複数の端子５０の各々は、たとえば、頂面２２Ａから近い順にニッケル層、パラジウム（Ｐｄ）層、金（Ａｕ）層の順に積層された複数の金属層から構成される。

次に、図７〜図１８に基づき、半導体装置Ａ１０の製造方法の一例について説明する。なお、図７〜図１８の断面位置は、図４の断面位置と同一である。

最初に、図７に示すように、基材８１の主面８１Ａおよび裏面８１Ｂにマスク層８８を形成する。基材８１は、シリコンウエハである。主面８１Ａおよび裏面８１Ｂは、厚さ方向ｚにおいて互いに反対側を向く。基材８１の結晶構造に基づく主面８１Ａおよび裏面８１Ｂの面方位は、ともに（１００）面である。マスク層８８は、厚さが０．５μｍ〜１．０μｍの酸化膜（ＳｉＯ₂）からなる。主面８１Ａに形成されたマスク層８８は、厚さ方向ｚに貫通する開口８８１が設けられている。まず、主面８１Ａおよび裏面８１Ｂに、熱酸化法により酸化膜を形成する。次いで、リソグラフィパターニングと、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）とにより、主面８１Ａに形成された酸化膜を部分的に除去する。ここで除去された部分が、開口８８１となる。最後に、リソグラフィパターニングで用いたレジストを除去する。これにより、主面８１Ａおよび裏面８１Ｂにマスク層８８が形成される。

次いで、図８に示すように、主面８１Ａから凹む凹部１１を基材８１に形成する。まず、水酸化カリウム（ＫＯＨ）水溶液を用いたウエットエッチングにより、基材８１に凹部１１を形成する。本エッチングは、異方性エッチングである。これにより、底面１１０、第１傾斜面１１１、第２傾斜面１１２および一対の第３傾斜面１１３を有する凹部１１が形成される。最後に、図７に示す工程において形成されたマスク層８８を除去する。マスク層８８は、フッ化水素酸（ＨＦ）を用いたウエットエッチングにより除去される。

次いで、図９に示すように、基材８１の主面８１Ａおよび凹部１１を覆う下地層８２Ａを形成する。下地層８２Ａは、スパッタリング法により主面８１Ａおよび凹部１１を覆うバリア層を成膜させた後、スパッタリング法により当該バリア層にシード層を積層させることにより形成される。なお、当該バリア層は、厚さが１００ｎｍ〜３００ｎｍのチタンからなる。当該シード層は、厚さが２００ｎｍ〜６００ｎｍの銅からなる。

次いで、図１０に示すように、下地層８２Ａの上に複数のめっき層８２Ｂを形成する。複数のめっき層８２Ｂは、リソグラフィパターニングを経た後、下地層８２Ａを導電経路とした電解めっきにより形成される。なお、複数のめっき層８２Ｂは、厚さが２μｍ〜４μｍの銅からなる。

次いで、図１１に示すように、凹部１１の第１傾斜面１１１に位置する複数のめっき層８２Ｂの上に、複数の接合層２９を形成する。複数の接合層２９は、リソグラフィパターニングを経た後、下地層８２Ａおよび複数のめっき層８２Ｂを導電経路とした電解めっきにより形成される。

次いで、図１２に示すように、基材８１の主面８１Ａに位置する複数のめっき層８２Ｂの上に、複数の柱状配線２２を形成する。複数の柱状配線２２は、リソグラフィパターニングを経た後、下地層８２Ａおよび複数のめっき層８２Ｂを導電経路とした電解めっきにより形成される。本工程では、凹部１１の第１傾斜面１１１に近接して形成された複数の柱状配線２２に対して、第１方向ｘにおいて凹部１１を挟んで反対側に位置する複数の柱状配線２２は、凹部１１から極力遠くに離れた位置に形成する。

次いで、図１３に示すように、下地層８２Ａの一部を除去する。下地層８２Ａの除去対象は、複数のめっき層８２Ｂが積層されていない部分である。下地層８２Ａは、硫酸（Ｈ₂ＳＯ₄）および過酸化水素（Ｈ₂Ｏ₂）の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、凹部１１の位置する残存した下地層８２Ａと、これに積層された複数のめっき層８２Ｂとが、複数の配線２１の第１部２１１となる。複数の配線２１の第１部２１１のうち、凹部１１の第１傾斜面１１１に位置する部分が搭載部２１１Ａとなる。基材８１の主面８１Ａに位置する残存した下地層８２Ａと、これに積層された複数のめっき層８２Ｂとが、複数の配線２１の第２部２１２となる。

次いで、図１４に示すように、複数の配線２１の第１部２１１の搭載部２１１Ａに半導体素子３０を接合する。本工程では、フリップチップボンディングにより半導体素子３０を接合する。まず、コレット８９を用いて、半導体素子３０の複数の電極３１を、複数の接合層２９に仮付けする。コレット８９は、厚さ方向ｚに沿って視て第１方向ｘに延びている。次いで、リフローにより複数の接合層２９を溶融させる。最後に、複数の接合層２９を冷却により固化させることにより、半導体素子３０の接合が完了する。

次いで、図１５に示すように、基材８１の主面８１Ａに接し、かつ凹部１１に収容された部分を含む封止樹脂４０を形成する。封止樹脂４０は、コンプレッション成型により形成される。本工程では、複数の配線２１、複数の柱状配線２２、および半導体素子３０が封止樹脂４０に覆われる。

次いで、図１６に示すように、封止樹脂４０の厚さ方向ｚの片側を機械研削により部分除去する。本工程では、複数の柱状配線２２も部分除去される。本工程を経ることにより、封止樹脂４０には、基材８１の主面８１Ａと同じ側を向く実装面４０Ａが現れる。あわせて、複数の柱状配線２２の各々には、実装面４０Ａから露出する頂面２２Ａが現れる。

次いで、図１７に示すように、複数の柱状配線２２の頂面２２Ａに個別に接する複数の端子５０を形成する。複数の端子５０は、無電解めっきにより形成される。

最後に、図１８に示すように、基材８１および封止樹脂４０を切断線ＣＬに沿ってダイシングブレードなどで切断することにより、複数の個片に分割する。当該個片には、１つの半導体素子３０が含まれるようにする。本工程を経て、個片となった基材８１が基板１０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。

次に、半導体装置Ａ１０の作用効果について説明する。

半導体装置Ａ１０においては、半導体素子３０は、複数の配線２１の第１部２１１のうち、基板１０の凹部１１の第１傾斜面１１１に配置された搭載部２１１Ａに接合されている。凹部１１の第２傾斜面１１２は、第１傾斜面１１１と、基板１０の第２側面１０Ｄとの間に位置する。さらに、半導体装置Ａ１０においては、第１境界１２１から第２境界１２２までに至る第１方向ｘにおける第１距離Ｌ１が、第３境界１２３から第４境界１２４までに至る第１方向ｘにおける第２距離Ｌ２と異なる。これにより、図１４に示す半導体装置Ａ１０の製造工程において、コレット８９が複数の柱状配線２２に干渉することなく、第１傾斜面１１１に配置された搭載部２１１Ａに半導体素子３０を接合することができる。したがって、半導体装置Ａ１０によれば、凹部１１の傾斜面に半導体素子３０を搭載する際、コレット８９が複数の柱状配線２２に干渉することを防止できる。

半導体装置Ａ１０においては、第１距離Ｌ１は、第２距離Ｌ２よりも小である。複数の柱状配線２２は、複数の第１柱状部２２１と、複数の第２柱状部２２２とを含む。厚さ方向ｚに沿って視て、複数の第１柱状部２２１と第２境界１２２との最小距離Ｌ１ｍｉｎは、複数の第２柱状部２２２と第４境界１２４との最小距離Ｌ２ｍｉｎよりも小である。これにより、図１４に示す半導体装置Ａ１０の製造工程において、コレット８９が干渉しない複数の柱状配線２２の配置形態をとることができる。

さらに半導体装置Ａ１０においては、厚さ方向ｚに沿って視て、複数の柱状配線２２は、一対の第５境界１２５の延長線ＥＬに挟まれた領域に位置する部分を含む。このような構成であっても、図１４に示す半導体装置Ａ１０の製造工程において、コレット８９は複数の柱状配線２２（複数の第２柱状部２２２）の上方を通過する。このため、コレット８９が複数の柱状配線２２に干渉することを防止できる。あわせて、基板１０の第２方向ｙにおける寸法を抑制することができる。

半導体素子３０は、凹部１１の第１傾斜面１１１に対向する裏面３０Ａに設けられた複数の電極３１を有する。すなわち、半導体素子３０は、フリップチップ実装型の素子である。これにより、半導体装置Ａ１０の製造工程において、半導体素子３０を複数の配線２１に導通させるためのワイヤボンディングが不要となる。

厚さ方向ｚに沿って視て、複数の配線２１の第１部２１１は、第１方向ｘに延びている。これにより、凹部１１に配置される複数の配線２１の第１部２１１の形状が簡略なものとなるため、半導体装置Ａ１０の製造がより効率的なものとなる。

半導体素子３０は、基板１０の第１面１０Ａから厚さ方向ｚに向けて突出した部分を含む。これにより、凹部１１の厚さ方向ｚの寸法が抑制される。したがって、半導体装置Ａ１０の製造工程において、ウエットエッチングにより凹部１１を形成するための所要時間を短縮できるとともに、基板１０の厚さを抑制することができる。

半導体素子３０は、ホール素子である。先述のとおり、半導体素子３０は、凹部１１の第１傾斜面１１１に搭載されている。これにより、半導体素子３０は、厚さ方向ｚの磁界に加え、第１方向ｘの磁界を同時に検出することができる。

〔第２実施形態〕
図１９〜図２３に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１９は、理解の便宜上、封止樹脂４０を透過している。図２０は、理解の便宜上、図１９に対して半導体素子３０および複数の端子５０を透過し、かつ透過した半導体素子３０を想像線で示している。また、図１９において、ＸＸＩＩ−ＸＸＩＩ線およびＸＸＩＩＩ−ＸＸＩＩＩ線を一点鎖線で示している。

半導体装置Ａ２０においては、基板１０、複数の配線２１および複数の柱状配線２２の構成が、先述した半導体装置Ａ１０におけるこれらの構成と異なる。

図２０、図２１および図２２に示すように、半導体装置Ａ２０においては、第１距離Ｌ１は、第２距離Ｌ２よりも大である。

図２０に示すように、半導体装置Ａ２０においては、複数の柱状配線２２は、基板１０の一対の第５境界１２５の延長線ＥＬに挟まれた領域の外方に位置する。半導体装置Ａ２０の説明においては、基板１０において第１境界１２１寄りに位置する複数の柱状配線２２を、複数の第１柱状部２２１と呼ぶ。あわせて、基板１０において第２境界１２２寄りに位置する複数の柱状配線２２を、複数の第２柱状部２２２と呼ぶ。

図１９、図２０、図２２および図２３に示すように、複数の配線２１の第１部２１１は、凹部１１の底面１１０、第１傾斜面１１１および一対の第３傾斜面１１３に配置されている。複数の配線２１の第１部２１１のうち底面１１０に配置された部分の各々は、厚さ方向ｚに沿って視て第１方向ｘに延びる部分と、第２方向ｙに延びる部分とを含むＬ字状である。複数の配線２１の第１部２１１のうち一対の第３傾斜面１１３に配置された部分は、厚さ方向ｚに沿って視て第２方向ｙに延びる帯状である。

図１９および図２０に示すように、複数の配線２１の第１部２１１は、第１傾斜面１１１と一対の第３傾斜面１１３との一対の境界１２６を避けて配置されている。あわせて、複数の配線２１の第１部２１１は、第２傾斜面１１２と一対の第３傾斜面１１３との一対の境界１２７を避けて配置されている。

図２０に示すように、複数の第１柱状部２２１が配置された複数の配線２１の第２部２１２は、第１境界１２１と第２境界１２２とに挟まれた基板１０の第１面１０Ａに配置された部分を含む。複数の第１柱状部２２１が配置された複数の配線２１の第２部２１２の各々において、帯状部２１２Ａは、第１方向ｘに延びている。あわせて、パッド部２１２Ｂは、帯状部２１２Ａから基板１０の一対の第３側面１０Ｅのいずれかに向けて延びている。複数の第２柱状部２２２が配置された複数の配線２１の第２部２１２の各々において、帯状部２１２Ａは、第２方向ｙに延びている。あわせて、パッド部２１２Ｂは、帯状部２１２Ａから基板１０の第２側面１０Ｄに向けて延びている。

図２０に示すように、複数の第２柱状部２２２が配置された複数の配線２１の第２部２１２は、第３境界１２３と第４境界１２４とに挟まれた基板１０の第１面１０Ａの領域を避けて配置されている。

図２０に示すように、半導体装置Ａ２０においても厚さ方向ｚに沿って視て、複数の配線２１は、軸Ｎに対して線対称をなしている。

次に、半導体装置Ａ２０の作用効果について説明する。

半導体装置Ａ２０においては、半導体装置Ａ１０と同じく、半導体素子３０は、複数の配線２１の第１部２１１のうち、基板１０の凹部１１の第１傾斜面１１１に配置された搭載部２１１Ａに接合されている。凹部１１の第２傾斜面１１２は、第１傾斜面１１１と、基板１０の第２側面１０Ｄとの間に位置する。さらに、半導体装置Ａ１０においては、第１境界１２１から第２境界１２２までに至る第１方向ｘにおける第１距離Ｌ１が、第３境界１２３から第４境界１２４までに至る第１方向ｘにおける第２距離Ｌ２と異なる。したがって、半導体装置Ａ２０によっても、凹部１１の傾斜面に半導体素子３０を搭載する際、コレット８９が複数の柱状配線２２に干渉することを防止できる。

半導体装置Ａ２０においては、厚さ方向ｚに沿って視て、複数の柱状配線２２は、一対の第５境界１２５の延長線ＥＬに挟まれた領域の外方に位置する。図１４に示す半導体装置Ａ１０の製造工程において、厚さ方向ｚに沿って視て、コレット８９は、一対の第５境界１２５の延長線ＥＬに挟まれた領域からはみ出さない形態をなす。したがって、本製造工程において、コレット８９が干渉しない複数の柱状配線２２の配置形態をとることができる。

さらに半導体装置Ａ２０においては、第１距離Ｌ１は、第２距離Ｌ２よりも大である。複数の配線２１の第２部２１２は、第１境界１２１と第２境界１２２とに挟まれた基板１０の第１面１０Ａの領域に配置された部分を含む。あわせて、複数の配線２１の第２部２１２は、第３境界１２３と第４境界１２４とに挟まれた第１面１０Ａの領域を避けて配置されている。これにより、基板１０の第１方向ｘにおける寸法を抑制することができる。

半導体装置Ａ２０においては、複数の配線２１の第１部２１１は、凹部１１の第１傾斜面１１１と、凹部１１の一対の第３傾斜面１１３との一対の境界１２６を避けて配置されている。あわせて、複数の配線２１の第１部２１１は、凹部１１の第２傾斜面１１２と、一対の第３傾斜面１１３との一対の境界１２７を避けて配置されている。これにより、半導体装置Ａ１０の製造工程において、複数の配線２１の第１部２１１を構成するめっき層８２Ｂを形成するためのリソグラフィパターニングの際、ハレーションにより意図しないパターニングが形成されることを防止できる。したがって、当該めっき層８２Ｂの形状に不具合が発生することを防止できる。

本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。

Ａ１０，Ａ２０：半導体装置
１０：基板
１０Ａ：第１面
１０Ｂ：第２面
１０Ｃ：第１側面
１０Ｄ：第２側面
１０Ｅ：第３側面
１１：凹部
１１０：底面
１１１：第１傾斜面
１１２：第２傾斜面
１１３：第３傾斜面
１２１：第１境界
１２２：第２境界
１２３：第３境界
１２４：第４境界
１２５：第５境界
２１：配線
２１Ａ：下地層
２１Ｂ：めっき層
２１１：第１部
２１１Ａ：搭載部
２１２：第２部
２１２Ａ：帯状部
２１２Ｂ：パッド部
２９：接合層
３０：半導体素子
３０Ａ：裏面
３１：電極
４０：封止樹脂
４０Ａ：実装面
５０：端子
８１：基材
８１Ａ：主面
８１Ｂ：裏面
８２Ａ：下地層
８２Ｂ：めっき層
８８：マスク層
８８１：開口
８９：コレット
Ｌ１：第１距離
Ｌ２：第２距離
Ｌ１ｍｉｎ，Ｌ２ｍｉｎ：最小距離
ＥＬ：延長線
Ｎ：軸
ＣＬ：切断線
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims (17)

1. 厚さ方向において互いに反対側を向く第１面および第２面、並びに前記第１面から凹む凹部を有する基板と、
   前記凹部に配置された第１部、および前記第１面に配置された第２部を有する複数の配線と、
   前記複数の配線の前記第１部に接合された半導体素子と、
   前記複数の配線の前記第２部に配置され、かつ前記厚さ方向の前記第１面から離れる向きに突出した複数の柱状配線と、を備え、
   前記基板は、前記第１面および前記第２面の双方につながり、かつ前記厚さ方向に対して直交する第１方向において互いに離間した第１側面および第２側面を有し、
   前記凹部は、前記厚さ方向において前記第１面と前記第２面との間に位置する底面と、前記底面および前記第１面の双方につながり、かつ前記底面に対して傾斜するとともに、前記第１方向において互いに離間した第１傾斜面および第２傾斜面を有し、
   前記第２傾斜面は、前記第１傾斜面と前記第２側面との間に位置し、
   前記半導体素子は、前記複数の配線の前記第１部のうち、前記第１傾斜面に配置された搭載部に接合され、
   前記第１面と前記第１側面との第１境界から、前記第１面と前記第１傾斜面との第２境界までに至る前記第１方向における第１距離が、
   前記第１面と前記第２側面との第３境界から、前記第１面と前記第２傾斜面との第４境界までに至る前記第１方向における第２距離と異なることを特徴とする、半導体装置。
2. 前記半導体素子は、前記第１傾斜面に対向する裏面と、前記裏面に設けられた複数の電極と、を有し、
   前記複数の電極が、前記搭載部に接合されている、請求項１に記載の半導体装置。
3. 前記厚さ方向に沿って視て、前記凹部の面積は、前記第１面から前記底面に向けて徐々に小である、請求項２に記載の半導体装置。
4. 前記基板は、単結晶の真性半導体材料からなる、請求項３に記載の半導体装置。
5. 前記凹部は、前記底面、前記第１面、前記第１傾斜面および前記第２傾斜面につながり、かつ前記底面に対して傾斜した一対の第３傾斜面を有し、
   前記一対の第３傾斜面は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向において互いに離間している、請求項３または４に記載の半導体装置。
6. 前記厚さ方向に沿って視て、前記複数の柱状配線は、前記一対の第３傾斜面と前記第１面との一対の第５境界の延長線に挟まれた領域に位置する部分を含む、請求項５に記載の半導体装置。
7. 前記厚さ方向に沿って視て、前記複数の柱状配線の少なくともいずれかは、前記一対の第５境界の延長線のいずれかを跨いでいる、請求項６に記載の半導体装置。
8. 前記第１距離は、前記第２距離よりも小であり、
   前記複数の柱状配線は、前記厚さ方向に沿って視て前記第１境界と前記第２境界との間に位置する部分を含む複数の第１柱状部と、前記厚さ方向に沿って視て前記第３境界と前記第４境界との間に位置する部分を含む複数の第２柱状部と、を含み、
   前記厚さ方向に沿って視て、前記複数の第１柱状部と前記第２境界との最小距離は、前記複数の第２柱状部と前記第４境界との最小距離よりも小である、請求項６または７に記載の半導体装置。
9. 前記厚さ方向に沿って視て、前記複数の配線の前記第１部は、前記第１方向に延びている、請求項８に記載の半導体装置。
10. 前記厚さ方向に沿って視て、前記複数の柱状配線は、前記一対の第３傾斜面と前記第１面との一対の第５境界の延長線に挟まれた領域の外方に位置する、請求項５に記載の半導体装置。
11. 前記複数の配線の前記第１部は、前記第１傾斜面と前記一対の第３傾斜面との一対の境界、および前記第２傾斜面と前記一対の第３傾斜面との一対の境界を避けて配置されている、請求項１０に記載の半導体装置。
12. 前記第１距離は、前記第２距離よりも大であり、
    前記複数の配線の前記第２部は、前記第１境界と前記第２境界とに挟まれた前記第１面の領域に配置された部分を含む、請求項１１に記載の半導体装置。
13. 前記複数の配線の前記第２部は、前記第３境界と前記第４境界とに挟まれた前記第１面の領域を避けて配置されている、請求項１２に記載の半導体装置。
14. 前記厚さ方向に沿って視て、前記複数の配線の形状は、前記第１方向に延び、かつ前記底面の中央を通過する軸に対して線対称をなしている、請求項６ないし１３のいずれかに記載の半導体装置。
15. 前記第１面と同じ側を向く実装面を有するとともに、前記凹部に収容された部分を含み、かつ前記第１面に接する封止樹脂をさらに備え、
    前記封止樹脂は、前記半導体素子および前記複数の配線と、前記複数の柱状配線の各々の一部と、を覆い、
    前記複数の柱状配線の各々は、前記実装面から露出する頂面を有する、請求項１ないし１４のいずれかに記載の半導体装置。
16. 前記半導体素子は、前記第１面から前記厚さ方向に向けて突出した部分を含む、請求項１５に記載の半導体装置。
17. 前記半導体素子は、ホール素子である、請求項１ないし１６のいずれかに記載の半導体装置。

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