JP2018190900A - 半導体装置 - Google Patents

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Abstract

【課題】 半導体素子から発生した熱を効率よく外部に放出することが可能な半導体装置を提供する。【解決手段】 真性半導体材料から構成され、かつ厚さ方向ｚを向く基板主面１１を有するとともに、基板主面１１から窪む凹部１３が設けられた基板１と、基板主面１１および凹部１３に配置された内部配線層２１と、基板主面１１に配置された内部配線層２１から基板主面１１が向く方向に向けて突出する柱状導電体２２と、基板主面１１と同方向を向く素子主面３１１と有し、かつ内部配線層２１に導通する半導体素子３１と、凹部１３に充填され、かつ柱状導電体２２および半導体素子３１のそれぞれ一部ずつを覆う封止樹脂４と、を備え、基板１の厚さ方向ｚ視において、半導体素子３１は、凹部１３に重なる部分を有し、素子主面３１１に接し、かつ外部に露出する放熱層５９が配置されている。【選択図】 図１

Description

本発明は、単結晶の真性半導体材料から構成され、かつ微細加工された基板に半導体素子を搭載した半導体装置に関する。
近年、ＬＳＩ製造技術を応用することで、微細加工したＳｉ基板（シリコンウエハ）に様々な半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。このようなマイクロマシンの製造にあたっては、Ｓｉ基板の微細加工手法としてアルカリ溶液を用いた異方性エッチングが適用されている。異方性エッチングによって、半導体素子を搭載する微細な凹部がＳｉ基板に精度良く形成することができる。
たとえば特許文献１に、先述のマイクロマシンの製造技術に基づく半導体装置（ＬＥＤパッケージ）が開示されている。当該半導体装置は、底面および側面を有す凹部（ホーン）をＳｉ基板に形成し、凹部の底面にＬＥＤチップが搭載されたものである。ＬＥＤチップは、凹部に収容された構成となる。また、凹部の底面および側面には、ＬＥＤチップに導通する電極が形成されている。電極は、凹部を含むＳｉ基板にスパッタリング法などにより成膜されたＴｉ層およびＣｕ層に対し、フォトリソグラフィおよびエッチングによりパターニングされたものである。電極を形成した後、凹部の底面にＬＥＤチップを搭載し、凹部に充填された封止樹脂（樹脂モールド）を形成することによって、当該半導体装置が製造される。
たとえば、特許文献１に開示されている半導体装置において、ＬＥＤチップとは異なる半導体素子を搭載した場合であっても、当該半導体素子は凹部に収容され、かつ封止樹脂により覆われた構成となる。当該半導体素子が通電時に比較的多くの熱を発生する特性を有する場合、封止樹脂の熱伝導率はＳｉ基板よりも低いため、当該半導体素子から発生した熱が効率よく外部に放熱されにくいという課題がある。
特開２００５−２７７３８０号公報
本発明は上記事情に鑑み、半導体素子から発生した熱を効率よく外部に放出することが可能な半導体装置を提供することをその課題とする。
本発明によって提供される半導体装置は、真性半導体材料から構成され、かつ厚さ方向を向く基板主面を有するとともに、前記基板主面から窪む凹部が設けられた基板と、前記基板主面および前記凹部に配置された内部配線層と、前記基板主面に配置された前記内部配線層から前記基板主面が向く方向に向けて突出する柱状導電体と、前記基板主面と同方向を向く素子主面を有し、かつ前記内部配線層に導通する半導体素子と、前記凹部に充填され、かつ前記柱状導電体および前記半導体素子のそれぞれ一部ずつを覆う封止樹脂と、を備える半導体装置であって、前記基板の厚さ方向視において、前記半導体素子は、前記凹部に重なる部分を有し、前記素子主面に接し、かつ外部に露出する放熱層が配置されていることを特徴としている。
本発明の実施において好ましくは、前記内部配線層は、前記基板主面に配置された第１配線層と、前記凹部に配置された第２配線層と、を含み、前記半導体素子は、前記厚さ方向視において前記凹部を跨いだ状態で前記第１配線層に搭載されている。
本発明の実施において好ましくは、前記第２配線層に搭載され、かつ前記凹部に収容された受動素子をさらに備える。
本発明の実施において好ましくは、前記内部配線層は、前記基板主面に配置された第１配線層と、前記凹部に配置された第２配線層と、を含み、前記半導体素子は、前記第２配線層に搭載され、前記厚さ方向において前記素子主面が、前記基板主面に対して前記凹部から離れて位置する。
本発明の実施において好ましくは、前記第１配線層から前記基板主面が向く方向に向けて突出し、かつ前記柱状導電体から離間して位置する接合層が前記第１配線層に設けられ、前記半導体素子は、前記接合層に接合されている。
本発明の実施において好ましくは、前記第２配線層から前記凹部の内方に向けて突出する接合層が前記第２配線層に設けられ、前記半導体素子は、前記接合層に接合されている。
本発明の実施において好ましくは、前記第１配線層および前記第２配線層を覆う保護膜をさらに備え、前記柱状導電体および前記接合層は、各々の一部が前記保護膜から突出している。
本発明の実施において好ましくは、前記凹部は、前記基板主面に対して平行である底面と、前記底面および前記基板主面の双方につながり、かつ前記底面に対して傾斜している中間面と、を有し、前記基板主面、前記底面および前記中間面を覆う内部絶縁膜をさらに備え、前記内部配線層は、前記内部絶縁膜の表面に接している。
本発明の実施において好ましくは、前記内部絶縁膜は、ＡｌＮから構成される。
本発明の実施において好ましくは、前記底面は、矩形状であり、前記中間面は、前記底面の端縁を取り囲んでいる。
本発明の実施において好ましくは、前記真性半導体材料は、Ｓｉである。
本発明の実施において好ましくは、前記柱状導電体は、前記基板主面と同方向を向く頂面を有し、前記封止樹脂は、前記基板主面と同方向を向く樹脂主面を有し、前記頂面および前記樹脂主面は、ともに前記素子主面と面一である。
本発明の実施において好ましくは、前記素子主面の一部および前記樹脂主面を覆い、かつ外部に露出する外部絶縁膜をさらに備え、前記放熱層は、前記外部絶縁膜から露出している。
本発明の実施において好ましくは、前記柱状導電体に導通し、かつ外部に接続される端子をさらに備え、前記端子は、前記外部絶縁膜から露出している。
本発明の実施において好ましくは、前記外部絶縁膜は、前記素子主面の一部および前記樹脂主面に接する第１絶縁膜と、前記第１絶縁膜に接し、かつ外部に露出する第２絶縁膜と、を有し、前記第１絶縁膜および前記第２絶縁膜の内部に配置され、かつ前記柱状導電体と前記端子とを接続する外部配線層をさらに備える。
本発明の実施において好ましくは、前記第１絶縁膜には、前記厚さ方向に沿って前記第１絶縁膜を貫通し、かつ前記柱状導電体の前記頂面に通じる第１開口部が形成され、前記第２絶縁膜には、前記厚さ方向に沿って前記第２絶縁膜を貫通する第２開口部が形成され、前記外部配線層は、前記第１開口部に埋め込まれ、かつ前記頂面に接する第１埋込部と、前記第２開口部に埋め込まれ、かつ前記端子に接する第２埋込部と、を有する。
本発明の実施において好ましくは、前記外部配線層は、前記第１絶縁膜と前記第２絶縁膜との間に介在し、かつ前記第１埋込部および前記第２埋込部の双方につながる中間部をさらに有する。
本発明にかかる半導体装置によれば、半導体素子から発生した熱を効率よく外部に放出することが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体装置の斜視図（封止樹脂および外部絶縁膜を透過）である。 図１に示す半導体装置の平面図である。 図１に示す半導体装置の平面図（外部絶縁膜、外部配線層、放熱層および端子を省略）である。 図１に示す半導体装置の平面図（半導体素子を透過し、かつ封止樹脂、外部絶縁膜、外部配線層、放熱層および端子を省略）である。 図２のＶ−Ｖ線に沿う断面図である。 図２のＶＩ−ＶＩ線に沿う断面図である。 図５の部分拡大図である。 図５の部分拡大図である。 図５の部分拡大図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する平面図である。 図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造方法を説明する平面図である。 本発明の第２実施形態にかかる半導体装置の平面図である。 図３１に示す半導体装置の平面図（封止樹脂、外部絶縁膜、外部配線層、放熱層および端子を省略）である。 図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図である。 図３１のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。
本発明を実施するための形態（以下「実施形態」という。）について、添付図面に基づいて説明する。
〔第１実施形態〕
図１〜図９に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、基板１、内部配線層２１、柱状導電体２２、半導体素子３１および封止樹脂４を備え、半導体素子３１には、放熱層５９が配置されている。本実施形態では、半導体装置Ａ１０はさらに、内部絶縁膜１９、保護膜２９、受動素子３２、外部絶縁膜５１、外部配線層５２および端子６を備える。また、内部配線層２１には、第１接合層２７および第２接合層２８が設けられている。ここで、本発明の特許請求の範囲において、「接合層」は、第１接合層２７を指す。
図１は、理解の便宜上、封止樹脂４および外部絶縁膜５１を透過している。なお、図１において透過した封止樹脂４および外部絶縁膜５１を、ともに想像線（二点鎖線）で示している。図３は、理解の便宜上、外部絶縁膜５１、外部配線層５２、放熱層５９および端子６を省略している。図４は、理解の便宜上、図３に対して半導体素子３１を透過し、かつ封止樹脂４を省略している。図４において透過した半導体素子３１を想像線で示している。
半導体装置Ａ１０は、様々な電子機器の回路基板に表面実装される。図１および図２に示すように、基板１の厚さ方向ｚ視（以下「平面視」と呼ぶ。）における半導体装置Ａ１０は、矩形状である。ここで、説明の便宜上、基板１の厚さ方向ｚ（以下、単に「厚さ方向ｚ」と呼ぶ。）に対して直角である半導体装置Ａ１０の長手方向を第１方向ｘと呼ぶ。また、基板１の厚さ方向ｚおよび第１方向ｘの双方に対して直角である半導体装置Ａ１０の短手方向を第２方向ｙと呼ぶ。
基板１は、図１〜図６に示すように、内部配線層２１および柱状導電体２２が配置され、かつ半導体装置Ａ１０を回路基板に実装するための部材である。本実施形態では、基板１は、半導体素子３１および受動素子３２を搭載している。基板１は、単結晶の真性半導体材料から構成される。本実施形態にかかる当該真性半導体材料は、Ｓｉである。平面視における基板１は、第１方向ｘが長手方向である矩形状である。基板１は、基板主面１１、裏面１２および凹部１３を有する。
図５および図６に示すように、基板主面１１は、厚さ方向ｚを向く。基板主面１１は、平面視において凹部１３を囲む枠状である。基板主面１１には、内部配線層２１の第１配線層２１１（詳細は後述）と、柱状導電体２２が配置されている。
図５および図６に示すように、裏面１２は、厚さ方向ｚにおいて基板主面１１とは反対側を向く。裏面１２は、矩形状で、かつ外部に露出している。半導体装置Ａ１０を回路基板に実装した際、裏面１２は、当該回路基板と同方向を向く。
図４〜図６に示すように、凹部１３は、基板主面１１から窪むように形成された基板１の空洞領域である。凹部１３には、内部配線層２１の第２配線層２１２（詳細は後述）が配置されている。本実施形態では、凹部１３には、受動素子３２が収容され、かつ封止樹脂４が充填されている。凹部１３は、底面１３１および中間面１３２を有する。
図４〜図６に示すように、底面１３１は、厚さ方向ｚにおいて基板主面１１と裏面１２との間に位置し、かつ基板主面１１対して平行である。底面１３１は、矩形状である。
図４〜図６に示すように、中間面１３２は、底面１３１および基板主面１１の双方につながり、かつ底面１３１に対して傾斜している。中間面１３２は、底面１３１の端縁である四辺を取り囲む４つの面から構成される。底面１３１に対する各々の中間面１３２の傾斜角はいずれも同一で、当該傾斜角の大きさは、５４．７４°である。このため、真性半導体材料から構成された基板１において、基板主面１１は、（１００）面に設定され、かつ中間面１３２は、（１１１）面に設定されている。
内部絶縁膜１９は、図５〜図８に示すように、基板主面１１と、凹部１３の底面１３１および中間面１３２とを覆っている。内部絶縁膜１９は、電気絶縁性を有し、かつ熱伝導性に富んだ材料から構成される。本実施形態にかかる内部絶縁膜１９は、ＡｌＮ（窒化アルミニウム）から構成される。内部絶縁膜１９の構成材料は、ＡｌＮ以外に、たとえばＳｉ3Ｎ4（窒化ケイ素）であってもよい。
内部配線層２１は、図４〜図６に示すように、基板主面１１および凹部１３に配置された導電部材である。内部配線層２１は、内部絶縁膜１９の表面に接している。図７および図８に示すように、内部配線層２１は、互いに積層された下地層２０ａおよびめっき層２０ｂから構成される。下地層２０ａは、内部絶縁膜１９の表面に接し、かつ厚さが２００〜３００ｎｍの金属層である。下地層２０ａは、互いに積層されたＴｉ層およびＣｕ層から構成され、Ｔｉ層が内部絶縁膜１９に接している。めっき層２０ｂは、下地層２０ａのＣｕ層に接し、かつ厚さが３〜１０μｍの金属層である。このため、めっき層２０ｂの厚さは、下地層２０ａの厚さよりも厚く設定されている。めっき層２０ｂは、Ｃｕから構成される。内部配線層２１は、第１配線層２１１および第２配線層２１２を含む。
図４〜図６に示すように、第１配線層２１１は、基板主面１１に配置されている。本実施形態では、第１配線層２１１は、６箇所配置され、いずれも第１方向ｘに延びる帯状である。
図４〜図６に示すように、第２配線層２１２は、凹部１３に配置されている。本実施形態では、第２配線層２１２は、２箇所配置され、ともに平面視において第１方向ｘに延びる帯状である。第２配線層２１２は、底面部２１２ａおよび中間面部２１２ｂを有する。底面部２１２ａは、凹部１３の底面１３１に配置されている。中間面部２１２ｂは、凹部１３の中間面１３２に配置されている。中間面部２１２ｂは、底面部２１２ａおよび第１配線層２１１の双方につながっている。
柱状導電体２２は、図３〜図６に示すように、第１配線層２１１に配置された導電部材である。柱状導電体２２は、第１配線層２１１から基板主面１１が向く方向（厚さ方向ｚ）に向けて突出している。柱状導電体２２は、Ｃｕから構成される。本実施形態では、柱状導電体２２は、４箇所配置され、いずれも平面視において半導体素子３１の外周に位置する。本実施形態にかかる柱状導電体２２は、角柱状である。柱状導電体２２は、角柱状以外に、たとえば円柱状であってもよい。柱状導電体２２は、頂面２２１および側面２２２を有する。頂面２２１は、基板主面１１と同方向（厚さ方向ｚ）を向く。頂面２２１は、封止樹脂４から露出している。側面２２２は、厚さ方向ｚに対して直角である方向を向く。本実施形態では、側面２２２は、４つの面から構成され、各々の側面２２２は、第１方向ｘおよび第２方向ｙのいずれか一方を向く。図７に示すように、側面２２２は、いずれも封止樹脂４に覆われている。
第１接合層２７は、図３〜図５および図７に示すように、第１配線層２１１に配置された導電部材である。第１接合層２７は、第１配線層２１１から基板主面１１が向く方向（厚さ方向ｚ）に向けて突出し、かつ柱状導電体２２から離間して位置する。第１接合層２７は、互いに積層されたＮｉ層およびＳｎを主成分とする合金層から構成される。Ｎｉ層は、第１配線層２１１と合金層との間に介在する。また、合金層は、たとえばＳｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。本実施形態では、第１接合層２７は、５箇所配置され、いずれも平面視において凹部１３と柱状導電体２２との間に位置する。本実施形態にかかる第１接合層２７は、直方体状である。
第２接合層２８は、図４〜図６および図８に示すように、第２配線層２１２の底面部２１２ａに配置された導電部材である。第２接合層２８は、凹部１３の内方に向けて突出している。第２接合層２８は、互いに積層されたＮｉ層およびＳｎを主成分とする合金層から構成される。Ｎｉ層は、底面部２１２ａと合金層との間に介在する。また、合金層は、たとえばＳｎ−Ｓｂ系合金またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。本実施形態では、第２接合層２８は、２箇所配置され、ともに第１方向ｘに延びる直方体状である。なお、第２接合層２８は、第２配線層２１２の中間面部２１２ｂに配置することができる。
保護膜２９は、図４〜図８に示すように、第１配線層２１１および第２配線層２１２を覆っている。本実施形態では、第１配線層２１１および第２配線層２１２が配置されていない内部絶縁膜１９の部分も、保護膜２９が覆っている。保護膜２９は、電気絶縁性および耐熱性を有する材料から構成される。当該材料は、たとえばポリイミドである。図７およｂ図８に示すように、柱状導電体２２、第１接合層２７および第２接合層２８は、各々の一部が保護膜２９から突出している。
半導体素子３１は、図３、図５および図７に示すように、内部配線層２１に導通する。平面視において、半導体素子３１は、凹部１３に重なる部分を有する。本実施形態では、半導体素子３１は、第１接合層２７に接合され、かつ平面視において凹部１３を跨いだ状態で第１配線層２１１に搭載されている。半導体素子３１は、いわゆるフリップチップ型の素子である。本実施形態では、柱状導電体２２によって、半導体素子３１の収容空間が構成されている。本実施形態にかかる半導体素子３１は、たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチング素子を駆動させるための回路が形成された集積回路（ＩＣ）である。なお、半導体素子３１は、これに限定されず様々な回路が形成された素子とすることができる。半導体素子３１は、素子主面３１１、素子裏面３１２および素子側面３１３を有する。
図３および図５〜図７に示すように、素子主面３１１は、基板主面１１と同方向（厚さ方向ｚ）を向く。素子主面３１１は、封止樹脂４から露出している。また、素子主面３１１の中央には、放熱層５９が配置されている。素子裏面３１２は、厚さ方向ｚにおいて素子主面３１１とは反対側を向き、かつ基板主面１１および凹部１３に対向する。図７に示すように、素子裏面３１２には、複数の電極バンプ３１ａが配置されている。各々の電極バンプ３１ａは、第１接合層２７に接合されている。本実施形態にかかる電極バンプ３１ａは、たとえばＡｌから構成される。図３および図７に示すように、素子側面３１３は、厚さ方向ｚに対して直角である方向を向く。本実施形態では、素子側面３１３は、４つの面から構成され、各々の素子側面３１３は、第１方向ｘおよび第２方向ｙのいずれか一方を向く。素子裏面３１２および素子側面３１３は、いずれも封止樹脂４に覆われている。
受動素子３２は、図４〜図６および図８に示すように、第２配線層２１２の底面部２１２ａに搭載され、かつ凹部１３に収容されている。受動素子３２は、第２接合層２８に接合された、いわゆるフリップチップ型の素子である。受動素子３２の裏面には、電極バンプ３２ａが設けられ、電極バンプ３２ａが第２接合層２８に接合されている。本実施形態にかかる受動素子３２は、薄膜チップインダクタである。なお、受動素子３２は、これ以外にコンデンサや水晶振動子などでもよい。また、第２接合層２８が第２配線層２１２の中間面部２１２ｂに配置されている場合は、受動素子３２は、中間面部２１２ｂに搭載される。
封止樹脂４は、図３および図５〜図７に示すように、凹部１３に充填され、かつ柱状導電体２２および半導体素子３１のそれぞれ一部ずつを覆う。封止樹脂４は、電気絶縁性を有する合成樹脂であり、たとえば黒色のエポキシ樹脂である。封止樹脂４は、樹脂主面４１を有する。樹脂主面４１は、基板主面１１と同方向（厚さ方向ｚ）を向く。柱状導電体２２の頂面２２１と、半導体素子３１の素子主面３１１とは、ともに樹脂主面４１と面一である。
外部絶縁膜５１は、図５〜図７に示すように、半導体素子３１の素子主面３１１の一部と、封止樹脂４の樹脂主面４１とを覆う。外部絶縁膜５１は、電気絶縁性および耐熱性を有する材料である感光性ポリイミドから構成される。外部絶縁膜５１は、互いに積層された第１絶縁膜５１１および第２絶縁膜５１２を有する。第１絶縁膜５１１は、素子主面３１１の一部および樹脂主面４１に接する。図２および図７に示すように、第１絶縁膜５１１には、厚さ方向ｚに沿って第１絶縁膜５１１を貫通し、かつ柱状導電体２２の頂面２２１に通じる第１開口部５１１ａが形成されている。第２絶縁膜５１２は、第１絶縁膜５１１に接し、かつ外部に露出する。図２および図７に示すように、第２絶縁膜５１２には、厚さ方向ｚに沿って第２絶縁膜５１２を貫通する第２開口部５１２ａが形成されている。
外部配線層５２は、図２、図５および図７に示すように、第１絶縁膜５１１および第２絶縁膜５１２の内部に配置され、かつ柱状導電体２２と端子６とを接続する導電部材である。本実施形態では、外部配線層５２は、４箇所配置されている。外部配線層５２は、第１埋込部５２１、第２埋込部５２２および中間部５２３を有する。
図２、図５および図７に示すように、第１埋込部５２１は、第１絶縁膜５１１に形成された第１開口部５１１ａに埋め込まれ、かつ柱状導電体２２の頂面２２１に接する。第１埋込部５２１は、内部配線層２１と同じく、互いに積層された下地層２０ａおよびめっき層２０ｂから構成される。下地層２０ａおよびめっき層２０ｂの構成材料は、内部配線層２１と同一である。第１埋込部５２１では、下地層２０ａが頂面２２１に接する。本実施形態にかかる第１埋込部５２１は、角柱状である。第１埋込部５２１は、角柱状以外に、たとえば円柱状であってもよい。
図２、図５および図７に示すように、第２埋込部５２２は、第２絶縁膜５１２に形成された第２開口部５１２ａに埋め込まれ、かつ端子６に接する。第２埋込部５２２は、内部配線層２１と同じく、互いに積層された下地層２０ａおよびめっき層２０ｂから構成される。下地層２０ａおよびめっき層２０ｂの構成材料は、内部配線層２１と同一である。第２埋込部５２２では、めっき層２０ｂが端子６に接する。本実施形態にかかる第２埋込部５２２は、角柱状である。第２埋込部５２２は、角柱状以外に、たとえば円柱状であってもよい。
図２、図５および図７に示すように、中間部５２３は、第１絶縁膜５１１と第２絶縁膜５１２との間に介在し、かつ第１埋込部５２１および第２埋込部５２２の双方につながる。中間部５２３は、内部配線層２１と同じく、互いに積層された下地層２０ａおよびめっき層２０ｂから構成される。下地層２０ａおよびめっき層２０ｂの構成材料は、内部配線層２１と同一である。中間部５２３では、下地層２０ａが第１埋込部５２１および第１絶縁膜５１１の双方に接し、めっき層２０ｂが第２埋込部５２２に接する。平面視における中間部５２３は、矩形状である。なお、平面視において第２埋込部５２２が、いずれも第１埋込部５２１と重なる部分を有する場合は、中間部５２３の配置を省略することができる。
放熱層５９は、図２、図５および図６に示すように、半導体素子３１の素子主面３１１に接し、かつ外部に露出した状態で配置されている。放熱層５９は、平面視において半導体素子３１の中央に配置され、かつ外部絶縁膜５１から露出している。図９に示すように、放熱層５９は、互いに積層された第１層５９１、第２層５９２、第３層５９３および第４層５９４から構成される。
図９に示すように、第１層５９１は、素子主面３１１に接する。第１層５９１は、構成材料が外部配線層５２の第１埋込部５２１と同一であり、その厚さは、第１絶縁膜５１１および第１埋込部５２１の各々の厚さと同一である。第２層５９２は、第１層５９１に接する。第２層５９２は、構成材料が外部配線層５２の中間部５２３と同一であり、その厚さは、中間部５２３の厚さと同一である。第３層５９３は、第２層５９２に接する。第３層５９３は、構成材料が外部配線層５２の第２埋込部５２２と同一であり、その厚さは、第２埋込部５２２の厚さと同一である。第２層５９２と第３層５９３との合計の厚さは、第２絶縁膜５１２の厚さに等しい。第４層５９４は、第３層５９３に接し、かつ外部に露出する。第４層５９４は、構成材料が端子６と同一であり、その厚さは、端子６の厚さと同一である。なお、外部配線層５２において中間部５２３の配置を省略する場合は、第２層５９２の配置があわせて省略される。また、第４層５９４の配置を省略することが可能である。この場合は、第３層５９３が外部に露出する。
端子６は、図２および図５〜図７に示すように、外部配線層５２を介して柱状導電体２２に導通し、かつ外部に接続される導電部材である。端子６は、放熱層５９と同じく外部絶縁膜５１から露出している。半導体装置Ａ１０を実装する際、端子６にクリームはんだなどが付着する。本実施形態にかかる端子６は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。この場合では、Ｎｉ層が外部配線層５２の第１埋込部５２１に接し、かつＡｕ層が外部に露出するとともに、Ｐｄ層がＮｉ層とＡｕ層との間に介在する。本実施形態では、端子６は、４箇所配置され、いずれも平面視において放熱層５９の外周に位置する。
次に、図１０〜図３０に基づき、半導体装置Ａ１０の製造方法の一例について説明する。
図１０および図１２〜図２９の断面位置および範囲は、いずれも図５のこれらと同一である。図１０〜図３０において示される基材８０（詳細は後述）の厚さ方向ｚ、第１方向ｘおよび第２方向ｙは、図１〜図６において示される厚さ方向ｚ、第１方向ｘおよび第２方向ｙに相当する。
最初に、図１０〜図１２に示すように、厚さ方向ｚを向く主面８０１を有し、かつ単結晶の真性半導体材料から構成される基材８０に、主面８０１から窪む凹部８１を形成する。基材８０は、半導体装置Ａ１０の基板１に相当する部分の集合体である。本実施形態にかかる基材８０を構成する真性半導体材料はＳｉであり、たとえば基材８０はシリコンウエハである。凹部８１は、次の手順により形成される。
まず、図１０に示すように、基材８０の主面８０１に対して第１絶縁膜８０２を形成する。本実施形態にかかる第１絶縁膜８０２は、たとえばＳｉ3Ｎ4から構成される薄膜であり、プラズマＣＶＤにより形成される。この場合において、主面８０１は（１００）面であり、かつ第１絶縁膜８０２により全面が覆われた状態になる。そして、形成した第１絶縁膜８０２に対してフォトリソグラフィによりマスクを形成した後、ドライエッチングの代表例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により第１絶縁膜８０２を部分除去する。第１絶縁膜８０２がＳｉ3Ｎ4から構成される場合は、たとえばＣＦ4をエッチングガスとする。これにより、第１絶縁膜８０２には、平面視において矩形状である開口部８０３が形成される。開口部８０３から主面８０１が露出する。
次いで、図１１および図１２に示すように、開口部８０３から露出する主面８０１から窪む凹部８１を基材８０に形成する。凹部８１が半導体装置Ａ１０の基板１の凹部１３に相当する。凹部８１は、主面８０１と平行であり、かつ矩形状の底面８１１と、底面８１１および主面８０１の双方につながり、かつ底面８１１に対して傾斜している４つの中間面８１２とを有する。凹部８１は、アルカリ性の溶液を用いた異方性エッチングにより形成される。当該溶液は、たとえばＫＯＨ（水酸化カリウム）溶液またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液である。この場合において、各々の中間面８１２は、いずれも（１１１）面である。凹部８１を形成した後、基材８０に形成された第１絶縁膜８０２を全て除去する。第１絶縁膜８０２がＳｉ3Ｎ4から構成される場合は、たとえばＣＦ4をエッチングガスとした反応性イオンエッチングまたは加熱リン酸溶液を用いたウェットエッチングにより除去される。このとき、図１１に示すように、基材８０において互いに離間する複数の凹部８１と、各々の凹部８１を囲む主面８０１とが現れる。図１１において、半導体装置Ａ１０の基板１に相当する範囲を想像線で示す。以上の手順により凹部８１が形成される。
次いで、図１３に示すように、主面８０１および凹部８１に接する第２絶縁膜８０４と、第２絶縁膜８０４に接する第１下地層８２１をそれぞれ形成する。第２絶縁膜８０４が半導体装置Ａ１０の内部絶縁膜１９に相当する。第２絶縁膜８０４は、ＡｌＮから構成される薄膜であり、たとえばＣＶＤにより形成される。なお、第２絶縁膜８０４は、Ｓｉ3Ｎ4から構成される薄膜とすることができ、その場合は第１絶縁膜８０２と同じくプラズマＣＶＤにより形成される。また、第１下地層８２１は、互いに積層されたＴｉ層およびＣｕ層であり、それぞれスパッタリング法により形成される。第１下地層８２１の形成にあたっては、先にＴｉ層を形成し、その後にＣｕ層を形成する。
次いで、図１４に示すように、第１下地層８２１に接する第１めっき層８２２を形成する。第１めっき層８２２は、Ｃｕから構成される。第１めっき層８２２は、フォトリソグラフィによりパターンを形成した後、第１下地層８２１を活用した電解めっきにより形成される。第１めっき層８２２は、パターンを構成するレジスト層（図示略）から露出した第１下地層８２１に形成される。第１めっき層８２２を形成した後、当該レジスト層を除去する。
次いで、図１５に示すように、主面８０１および凹部８１に配置された第１めっき層８２２に接する接合層８２３を形成する。接合層８２３は、互いに積層されたＮｉ層およびＳｎを主成分とする合金層から構成される。接合層８２３は、フォトリソグラフィによりパターンを形成した後、第１下地層８２１を活用した電解めっきにより形成される。接合層８２３は、パターンを構成するレジスト層（図示略）から露出した第１めっき層８２２に形成される。接合層８２３の形成にあたっては、先にＮｉ層を形成し、その後に合金層を形成する。接合層８２３を形成した後、当該レジスト層を除去する。
次いで、図１６に示すように、主面８０１に配置された第１めっき層８２２に接する柱状体８２４を形成する。柱状体８２４は、Ｃｕから構成される。柱状体８２４は、フォトリソグラフィによりパターンを形成した後、第１下地層８２１を活用した電解めっきにより形成される。柱状体８２４は、パターンを構成するレジスト層（図示略）から露出した第１めっき層８２２に形成される。柱状体８２４を形成した後、当該レジスト層を除去する。
次いで、図１７に示すように、第１めっき層８２２に覆われていない第１下地層８２１を除去した後、第２絶縁膜８０４および第１めっき層８２２を覆う保護膜８２５を形成する。保護膜８２５が半導体装置Ａ１０の保護膜２９に相当する。まず、第１下地層８２１を、たとえばウェットエッチングにより除去する。当該ウェットエッチングでは、たとえばＨ2ＳＯ4（硫酸）およびＨ2Ｏ2（過酸化水素）の混合溶液が用いられる。第１下地層８２１を除去した部分から第２絶縁膜８０４が現れる。次に、保護膜８２５を形成する。保護膜８２５は、たとえばスピンコータ（回転式塗布装置）を用いて感光性ポリイミドを主面８０１および凹部８１に塗布した後、フォトリソグラフィの露光・現像により形成される。露光・現像によって、接合層８２３および柱状体８２４のそれぞれ一部を露出させることができる。保護膜８２５の形成が完了した状態において、互いに積層された第１下地層８２１および第１めっき層８２２が半導体装置Ａ１０の内部配線層２１に相当し、接合層８２３が半導体装置Ａ１０の第１接合層２７および第２接合層２８に相当する。
次いで、図１８に示すように、第１素子８３１および第２素子８３２を接合層８２３に接合させる。第１素子８３１が半導体装置Ａ１０の受動素子３２に相当する。また、第２素子８３２は、半導体素子である。第１素子８３１および第２素子８３２の接合層８２３への接合は、ともにフリップチップボンディングにより行う。まず、第１素子８３１の電極バンプ８３１ａにフラックスを塗布した後、フリップチップボンダを用いて第１素子８３１を凹部８１の底面８１１に配置された接合層８２３に仮付けする。このとき、第１素子８３１が凹部８１に収容される。次に、第２素子８３２の電極バンプ８３２ａにフラックスを塗布した後、フリップチップボンダを用いて第２素子８３２を主面８０１に配置された接合層８２３に仮付けする。次に、リフローにより接合層８２３を溶融させ、その後冷却により接合層８２３を固化させることによって、第１素子８３１および第２素子８３２の接合層８２３への接合が完了する。
次いで、図１９に示すように、凹部８１に充填され、かつ柱状体８２４および第２素子８３２を覆う封止樹脂８４を形成する。本実施形態にかかる封止樹脂８４は、黒色のエポキシ樹脂である。封止樹脂８４は、コンプレッション成形により形成される。
次いで、図２０に示すように、厚さ方向ｚにおける柱状体８２４、第２素子８３２および封止樹脂８４の各々の一端を除去する。除去は、機械研削により行われる。また、厚さ方向ｚにおける除去の範囲は、回路が形成されていない第２素子８３２の部分に対応する範囲である。これらの除去が完了した状態において、柱状体８２４が半導体装置Ａ１０の柱状導電体２２に相当し、第２素子８３２が半導体装置Ａ１０の半導体素子３１に相当し、封止樹脂８４が半導体装置Ａ１０の封止樹脂４に相当する。
次いで、図２１に示すように、厚さ方向ｚにおいて柱状体８２４、第２素子８３２および封止樹脂８４の各々の一端に接する第３絶縁膜８５１を形成する。第３絶縁膜８５１が半導体装置Ａ１０の外部絶縁膜５１の第１絶縁膜５１１に相当する。第３絶縁膜８５１は、たとえばスピンコータを用いて感光性ポリイミドをこれらの一端に塗布した後、フォトリソグラフィの露光・現像により形成される。このとき、露光・現像によって、第３絶縁膜８５１には、柱状体８２４の端面に通じる第１開口８５１ａと、第２素子８３２の端面に通じる第２開口８５１ｂとが形成される。
次いで、図２２に示すように、第３絶縁膜８５１に接する第２下地層８６１を形成する。第２下地層８６１は、構成材料が第１下地層８２１と同一であり、かつスパッタリング法により形成される。このとき、第１開口８５１ａから露出する柱状体８２４と、第２開口８５１ｂから露出する第２素子８３２とが、ともに第２下地層８６１に覆われる。
次いで、図２３に示すように、第２下地層８６１に接し、かつ第１開口８５１ａおよび第２開口８５１ｂを埋める第２めっき層８６２を形成する。第２めっき層８６２は、構成材料が第１めっき層８２２と同一である。第２めっき層８６２は、フォトリソグラフィによりパターンを形成した後、第２下地層８６１を活用した電解めっきにより形成される。第２めっき層８６２を形成した後、パターンを構成するレジスト層（図示略）と、第１開口８５１ａおよび第２開口８５１ｂ以外に形成された第２下地層８６１を除去する。第２下地層８６１の除去方法は、図１７に示す工程における第１下地層８２１の除去方法と同一である。第２下地層８６１の除去が完了した状態において、第１開口８５１ａを埋める第２下地層８６１および第２めっき層８６２が、半導体装置Ａ１０の外部配線層５２の第１埋込部５２１に相当する。あわせて、第２開口８５１ｂを埋める第２下地層８６１および第２めっき層８６２が、半導体装置Ａ１０の放熱層５９の第１層５９１に相当する。
次いで、図２４に示すように、第３絶縁膜８５１および第２めっき層８６２に接する第３下地層８６３を形成する。第３下地層８６３は、構成材料が第１下地層８２１と同一であり、かつスパッタリング法により形成される。
次いで、図２５に示すように、第３下地層８６３に接する第３めっき層８６４を形成する。第３めっき層８６４は、構成材料が第１めっき層８２２と同一である。第３めっき層８６４は、フォトリソグラフィによりパターンを形成した後、第３下地層８６３を活用した電解めっきにより形成される。第３下地層８６３は、パターンを構成するレジスト層（図示略）から露出した第３下地層８６３に形成される。第３めっき層８６４を形成した後、当該レジスト層と、第３めっき層８６４に覆われていない第３下地層８６３とを除去する。第３下地層８６３の除去方法は、図１７に示す工程における第１下地層８２１の除去方法と同一である。第３下地層８６３の除去が完了した状態において、互いに積層された第３下地層８６３および第３めっき層８６４が、半導体装置Ａ１０の外部配線層５２の中間部５２３と、放熱層５９の第２放熱層とに相当する。
次いで、図２６に示すように、第３絶縁膜８５１に接する第４絶縁膜８５２を形成する。第４絶縁膜８５２が半導体装置Ａ１０の外部絶縁膜５１の第２絶縁膜５１２に相当する。第４絶縁膜８５２は、構成材料が第３絶縁膜８５１と同一であり、その形成方法は、図２０に示す工程における第３絶縁膜８５１の形成方法と同一である。フォトリソグラフィの露光・現像によって、第４絶縁膜８５２には、柱状体８２４の端面の上方に形成された第３めっき層８６４に通じる第３開口８５２ａが形成される。あわせて、第４絶縁膜８５２には、第２素子８３２の端面の上方に形成された第３めっき層８６４に通じる第４開口８５２ｂが形成される。
次いで、図２７に示すように、第４絶縁膜８５２に接する第４下地層８６５を形成する。第４下地層８６５は、構成材料が第１下地層８２１と同一であり、かつスパッタリング法により形成される。このとき、第３開口８５２ａから露出する第３めっき層８６４と、第４開口８５２ｂから露出する第３めっき層８６４とが、ともに第４下地層８６５に覆われる。
次いで、図２８に示すように、第４下地層８６５に接し、かつ第３開口８５２ａおよび第４開口８５２ｂを埋める第４めっき層８６６を形成する。第４めっき層８６６は、構成材料が第１めっき層８２２と同一である。第４めっき層８６６は、フォトリソグラフィによりパターンを形成した後、第４下地層８６５を活用した電解めっきにより形成される。第４めっき層８６６を形成した後、パターンを構成するレジスト層（図示略）と、第３開口８５２ａおよび第４開口８５２ｂ以外に形成された第４下地層８６５を除去する。第４下地層８６５の除去方法は、図１７に示す工程における第１下地層８２１の除去方法と同一である。第４下地層８６５の除去が完了した状態において、第３開口８５２ａを埋める第４下地層８６５および第４めっき層８６６が、半導体装置Ａ１０の外部配線層５２の第２埋込部５２２に相当する。あわせて、第４開口８５２ｂを埋める第４下地層８６５および第４めっき層８６６が、半導体装置Ａ１０の放熱層５９の第３層５９３に相当する。
次いで、図２９に示すように、第４めっき層８６６に接する金属薄膜８７を形成する。金属薄膜８７は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層から構成される。金属薄膜８７は、Ｎｉ層、Ｐｄ層、Ａｕ層の順に無電解めっきにより各金属層を析出させることによって形成される。金属薄膜８７の形成が完了した状態において、第３開口８５２ａを埋める第４めっき層８６６に接する金属薄膜８７が、半導体装置Ａ１０の端子６に相当する。あわせて、第４開口８５２ｂを埋める第４めっき層８６６に接する金属薄膜８７が、半導体装置Ａ１０の放熱層５９の第４層５９４に相当する。なお、金属薄膜８７の形成の際、第４開口８５２ｂを埋める第４めっき層８６６にマスキングを施すことによって、第４層５９４の配置が省略された放熱層５９を得ることができる。
最後に、図３０に示すように、切断線ＣＬに沿って基材８０および封止樹脂８４などを切断することによって、様々な構成要素が搭載された基材８０を半導体装置Ａ１０に相当する個片に分割する。切断にあたっては、たとえばプラズマダイシングを適用する。分割された各々の個片が半導体装置Ａ１０となる。以上の工程を経ることによって、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０の作用効果について説明する。
半導体装置Ａ１０は、基板１の凹部１３に収容され、かつ柱状導電体２２および半導体素子３１のそれぞれ一部ずつを覆う封止樹脂４を備える。また、半導体装置Ａ１０では、平面視において凹部１３に重なる部分を半導体素子３１が有するとともに、半導体素子３１の素子主面３１１に接し、かつ外部に露出する放熱層５９が配置されている。このような構成をとることによって、半導体装置Ａ１０の通電時に半導体素子３１から発生した熱は、放熱層５９を経由して外部に効率よく放熱される。したがって、半導体装置Ａ１０によれば、半導体素子３１から発生した熱を効率よく外部に放出することが可能となる。
半導体装置Ａ１０は、基板主面１１および凹部１３を覆う内部絶縁膜１９を備える。このような構成をとることによって、半導体素子３１から発生した熱の放熱性をより向上させることができる。なお、内部絶縁膜１９の構成物質は、ＡｌＮであることが好ましい。
半導体装置Ａ１０では、半導体素子３１は、平面視において凹部１３を跨いだ状態で第１配線層２１１に搭載されている。このような構成をとることによって、凹部１３に受動素子３２を収容することができるため、半導体装置Ａ１０における回路構成の幅を拡げることができる。
半導体装置Ａ１０では、第１配線層２１１から基板主面１１が向く方向に向けて突出し、かつ柱状導電体２２から離間して位置する第１接合層２７が第１配線層２１１に設けられている。半導体素子３１は、第１接合層２７に接合されている。このような構成をとることによって、フリップチップ実装により半導体素子３１を第１配線層２１１に搭載できるため、半導体装置Ａ１０の小型化を図ることが可能である。
半導体装置Ａ１０は、第１配線層２１１および第２配線層２１２を覆う保護膜２９を備える。柱状導電体２２および第１接合層２７は、各々の一部が保護膜２９から突出している。このような構成をとることによって、フリップチップ実装により半導体素子３１を第１配線層２１１に搭載する際、溶融した第１接合層２７が第１配線層２１１から溢れ出た場合であっても、内部配線層２１に意図しない導線経路が形成されない。
半導体装置Ａ１０は、素子主面３１１の一部および樹脂主面４１を覆い、かつ外部に露出する外部絶縁膜５１を備える。このような構成をとることによって、柱状導電体２２と端子６とを接続する外部配線層５２を外部絶縁膜５１の内部に配置することができる。このため、平面視において半導体素子３１に重なる外部配線層５２の配置パターンをとることができる。したがって、半導体装置Ａ１０の大型化を回避しつつ、外部配線層５２の配線パターンを自在に設定することができる。
また、外部絶縁膜５１を備えることによって、外部配線層５２とともに端子６が平面視において半導体素子３１と重なる配置形態をとることができる。このため、平面視における端子６の面積を極力拡大し、半導体装置Ａ１０の放熱性をさらに向上させることが可能となる。
柱状導電体２２の頂面２２１と、樹脂主面４１とは、ともに素子主面３１１と面一である。このような構成をとることによって、半導体装置Ａ１０の厚さ方向ｚの寸法を短く設定し、装置の低背化を図ることができる。また、フォトリソグラフィおよび電解めっきによって、外部配線層５２および放熱層５９を同時に形成することができる。
〔第２実施形態〕
図３１〜図３４に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。
図３２は、理解の便宜上、封止樹脂４、外部絶縁膜５１、外部配線層５２、放熱層５９および端子６を省略している。また、図３３は、図３１に示す一点鎖線に沿う断面図である。
本実施形態にかかる半導体装置Ａ２０は、内部配線層２１に搭載される半導体素子３１の構成が先述した半導体装置Ａ１０と異なる。
図３１〜図３４に示すように、半導体素子３１は、凹部１３に配置された第２配線層２１２の底面部２１２ａに搭載されている。この場合において、半導体素子３１は、その一部が凹部１３に収容されているとともに、厚さ方向ｚにおいて素子主面３１１が、基板主面１１に対して凹部１３から離れて位置する。なお、本実施形態においても、柱状導電体２２の頂面２２１と、樹脂主面４１とは、ともに素子主面３１１と面一である。
図３２〜図３４に示すように、第１接合層２７は、第２配線層２１２の底面部２１２ａに設けられている。第１接合層２７は、第２配線層２１２から凹部１３の内方に向けて突出している。内部配線層２１、柱状導電体２２および第１接合層２７は、半導体素子３１の電極バンプ３１ａに対応した配置形態となり、いずれも１０箇所配置されている。また、図３１に示すように、柱状導電体２２の配置形態に対応して、外部配線層５２および端子６の配置形態が設定されている。
本実施形態では、受動素子３２が内部配線層２１に搭載されない構成となっている。このため、受動素子３２を内部配線層２１に接合するための第２接合層２８が省略されている。
なお、半導体装置Ａ２０の製造方法は、先述した半導体装置Ａ１０の製造方法の一例と同様である。
次に、半導体装置Ａ２０の作用効果について説明する。
半導体装置Ａ２０は、先述した半導体装置Ａ１０と同様に、基板１の凹部１３に収容され、かつ柱状導電体２２および半導体素子３１のそれぞれ一部ずつを覆う封止樹脂４を備える。また、半導体装置Ａ２０においても、平面視において凹部１３に重なる部分を半導体素子３１が有するとともに、半導体素子３１の素子主面３１１に接し、かつ外部に露出する放熱層５９が配置されている。したがって、半導体装置Ａ２０によっても、半導体素子３１から発生した熱を効率よく外部に放出することが可能となる。
半導体装置Ａ２０では、第２配線層２１２から凹部１３の内方に向けて突出する第１接合層２７が第２配線層２１２に設けられている。半導体素子３１は、第１接合層２７に接合されている。このような構成をとることによって、フリップチップ実装により半導体素子３１を第２配線層２１２に搭載できるため、半導体装置Ａ２０の小型化を図ることが可能である。
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ２０：半導体装置
１：基板
１１：基板主面
１２：裏面
１３：凹部
１３１：底面
１３２：中間面
１９：内部絶縁膜
２０ａ：下地層
２０ｂ：めっき層
２１：内部配線層
２１１：第１配線層
２１２：第２配線層
２１２ａ：底面部
２１２ｂ：中間面部
２２：柱状導電体
２２１：頂面
２２２：側面
２７：第１接合層
２８：第２接合層
２９：保護膜
３１：半導体素子
３１ａ：電極バンプ
３１１：素子主面
３１２：素子裏面
３１３：素子側面
３２：受動素子
３２ａ：電極バンプ
４：封止樹脂
４１：樹脂主面
５１：外部絶縁膜
５１１：第１絶縁膜
５１１ａ：第１開口部
５１２：第２絶縁膜
５１２ａ：第２開口部
５２：外部配線層
５２１：第１埋込部
５２２：第２埋込部
５２３：中間部
５９：放熱層
５９１：第１層
５９２：第２層
５９３：第３層
５９４：第４層
６：端子
８０：基材
８０１：主面
８０２：第１絶縁膜
８０３：開口部
８０４：第２絶縁膜
８１：凹部
８１１：底面
８１２：中間面
８２１：第１下地層
８２２：第１めっき層
８２３：接合層
８２４：柱状体
８２５：保護膜
８３１：第１素子
８３１ａ：電極パッド
８３２：第２素子
８３２ａ：電極パッド
８４：封止樹脂
８５１：第３絶縁膜
８５１ａ：第１開口
８５１ｂ：第２開口
８５２：第４絶縁膜
８５２ａ：第３開口
８５２ｂ：第４開口
８６１：第２下地層
８６２：第２めっき層
８６３：第３下地層
８６４：第３めっき層
８６５：第４下地層
８６６：第４めっき層
８７：金属薄膜
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims (17)

  1. 真性半導体材料から構成され、かつ厚さ方向を向く基板主面を有するとともに、前記基板主面から窪む凹部が設けられた基板と、
    前記基板主面および前記凹部に配置された内部配線層と、
    前記基板主面に配置された前記内部配線層から前記基板主面が向く方向に向けて突出する柱状導電体と、
    前記基板主面と同方向を向く素子主面を有し、かつ前記内部配線層に導通する半導体素子と、
    前記凹部に充填され、かつ前記柱状導電体および前記半導体素子のそれぞれ一部ずつを覆う封止樹脂と、を備える半導体装置であって、
    前記基板の厚さ方向視において、前記半導体素子は、前記凹部に重なる部分を有し、
    前記素子主面に接し、かつ外部に露出する放熱層が配置されていることを特徴とする、半導体装置。
  2. 前記内部配線層は、前記基板主面に配置された第１配線層と、前記凹部に配置された第２配線層と、を含み、
    前記半導体素子は、前記厚さ方向視において前記凹部を跨いだ状態で前記第１配線層に搭載されている、請求項１に記載の半導体装置。
  3. 前記第２配線層に搭載され、かつ前記凹部に収容された受動素子をさらに備える、請求項２に記載の半導体装置。
  4. 前記内部配線層は、前記基板主面に配置された第１配線層と、前記凹部に配置された第２配線層と、を含み、
    前記半導体素子は、前記第２配線層に搭載され、
    前記厚さ方向において前記素子主面が、前記基板主面に対して前記凹部から離れて位置する、請求項１に記載の半導体装置。
  5. 前記第１配線層から前記基板主面が向く方向に向けて突出し、かつ前記柱状導電体から離間して位置する接合層が前記第１配線層に設けられ、
    前記半導体素子は、前記接合層に接合されている、請求項２または３に記載の半導体装置。
  6. 前記第２配線層から前記凹部の内方に向けて突出する接合層が前記第２配線層に設けられ、
    前記半導体素子は、前記接合層に接合されている、請求項４に記載の半導体装置。
  7. 前記第１配線層および前記第２配線層を覆う保護膜をさらに備え、
    前記柱状導電体および前記接合層は、各々の一部が前記保護膜から突出している、請求項５または６に記載の半導体装置。
  8. 前記凹部は、前記基板主面に対して平行である底面と、前記底面および前記基板主面の双方につながり、かつ前記底面に対して傾斜している中間面と、を有し、
    前記基板主面、前記底面および前記中間面を覆う内部絶縁膜をさらに備え、
    前記内部配線層は、前記内部絶縁膜の表面に接している、請求項１ないし７のいずれかに記載の半導体装置。
  9. 前記内部絶縁膜は、ＡｌＮから構成される、請求項８に記載の半導体装置。
  10. 前記底面は、矩形状であり、
    前記中間面は、前記底面の端縁を取り囲んでいる、請求項８または９に記載の半導体装置。
  11. 前記真性半導体材料は、Ｓｉである、請求項８ないし１０のいずれかに記載の半導体装置。
  12. 前記柱状導電体は、前記基板主面と同方向を向く頂面を有し、
    前記封止樹脂は、前記基板主面と同方向を向く樹脂主面を有し、
    前記頂面および前記樹脂主面は、ともに前記素子主面と面一である、請求項１ないし１１のいずれかに記載の半導体装置。
  13. 前記素子主面の一部および前記樹脂主面を覆い、かつ外部に露出する外部絶縁膜をさらに備え、
    前記放熱層は、前記外部絶縁膜から露出している、請求項１２に記載の半導体装置。
  14. 前記柱状導電体に導通し、かつ外部に接続される端子をさらに備え、
    前記端子は、前記外部絶縁膜から露出している、請求項１３に記載の半導体装置。
  15. 前記外部絶縁膜は、前記素子主面の一部および前記樹脂主面に接する第１絶縁膜と、前記第１絶縁膜に接し、かつ外部に露出する第２絶縁膜と、を有し、
    前記第１絶縁膜および前記第２絶縁膜の内部に配置され、かつ前記柱状導電体と前記端子とを接続する外部配線層をさらに備える、請求項１４に記載の半導体装置。
  16. 前記第１絶縁膜には、前記厚さ方向に沿って前記第１絶縁膜を貫通し、かつ前記柱状導電体の前記頂面に通じる第１開口部が形成され、
    前記第２絶縁膜には、前記厚さ方向に沿って前記第２絶縁膜を貫通する第２開口部が形成され、
    前記外部配線層は、前記第１開口部に埋め込まれ、かつ前記頂面に接する第１埋込部と、前記第２開口部に埋め込まれ、かつ前記端子に接する第２埋込部と、を有する、請求項１５に記載の半導体装置。
  17. 前記外部配線層は、前記第１絶縁膜と前記第２絶縁膜との間に介在し、かつ前記第１埋込部および前記第２埋込部の双方につながる中間部をさらに有する、請求項１６に記載の半導体装置。
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