KR101122689B1 - 계단형으로 형성한 ｔｓｖ 및 칩 위에 캐리어를 구비한 적층형 마이크로전자 조립체 - Google Patents

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conductive
opening
microelectronic
forming
exposed
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KR1020110027368A
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베이그 오가네시안
벨가셈 하바
일야스 모하메드
크레이그 미셀
피유시 사발리아
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테세라, 인코포레이티드
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Abstract

본 발명의 마이크로전자 조립체는, 반도체 재료 또는 무기 유전 재료 중의 하나 이상을 포함해서 이루어지고, 다수의 전도성 패드가 노출된 마이크로전자 요소의 주 표면과 대면하는 면을 가지며 마이크로전자 요소의 주 표면에 부착되는 제1 요소를 포함한다. 마이크로전자 요소는 능동의 반도체 소자를 내부에 포함한다. 제1 개구는 제1 요소의 노출된 면으로부터 마이크로전자 요소에 부착된 면을 향해 연장되고, 제2 개구는 제1 개구로부터 전도성 패드 중의 제1 전도성 패드까지 연장된다. 제1 개구와 제2 개구가 만나는 위치에서, 제1 개구의 안쪽 면과 제2 개구의 안쪽 면이 마이크로전자 요소의 주 표면에 대하여 각각 상이한 각도로 연장된다. 전도성 요소는 제1 개구 및 제2 개구 내에서 연장하며 하나 이상의 전도성 패드와 접한다.

Description

계단형으로 형성한 ＴＳＶ 및 칩 위에 캐리어를 구비한 적층형 마이크로전자 조립체{STACKED MICROELECTRONIC ASSEMBLY WITH TSVS FORMED IN STAGES AND CARRIER ABOVE CHIP}
본 발명은 마이크로전자 소자의 패키징에 관한 것으로서, 특히 반도체 소자의 패키징에 관한 것이다.
마이크로전자 소자(microelectronic device)는 실리콘이나 갈륨 비소 등의 반도체 재료로 구성된, 일반적으로 다이(die) 또는 반도체 칩이라고 부르는 얇은 슬래브(slab)로 이루어진다. 반도체 칩은 개별의 패키지화된 유닛으로서 제공되는 것이 일반적이다. 일부 유닛의 설계에서는, 반도체 칩을 기판 또는 칩 캐리어에 실장하고, 이것을 인쇄 회로 기판 등의 회로판 위에 장착한다.
반도체 칩의 제1 면(예를 들어, 앞면)에 능동 회로(active circuitry)를 제조한다. 능동 회로에의 전기적 접속을 가능하도록 하기 위해, 반도체 칩의 해당 면에 본딩 패드(bond pad)를 제공한다. 본딩 패드는 다이의 에지부 주변에 또는 많은 메모리 소자에서와 같이, 다이의 중심에 규칙적인 배열로 배치되는 것이 일반적이다. 본딩 패드는 구리나 알루미늄 등의 전도성 금속(conductive metal)을 대략 0.5 미크론(㎛)의 두께로 해서 구성하는 것이 일반적이다. 본딩 패드는 단일 금속 층 또는 다수의 금속 층을 포함할 수 있다. 본딩 패드의 크기는 소자의 타입에 따라 달라지지만, 통상적으로는 한 변이 수십 내지 수백 미크론이 될 것이다.
반도체 칩의 본딩 패드가 배치되는 앞면과 이 앞면에 대하여 반대 방향을 향하는 반도체 칩의 뒷면을 전기적으로 연결하기 위해 실리콘 관통 전극(through-silicon via: 이하 간단히 "TSV"라 한다)를 사용한다. 종래의 TSV 홀은 제1 면 중에서 능동 회로를 포함하기 위해 사용될 수 있는 부분을 감소시킬 수 있다. 이러한 제1 면에서 능동 회로에 사용할 수 있는 유효 공간의 감소는 반도체 칩을 생산하는 데에 요구되는 실리콘 함량을 증가시킬 수 있기 때문에, 결국 반도체 칩의 비용을 증가시키게 된다.
반도체 칩의 물리적인 배치에서는 크기가 중요한 고려 사항이다. 휴대형 전자 장치가 급격히 진보함에 따라 반도체 칩의 보다 콤팩트한 물리적 배치를 위한 요구가 더욱 많아지고 있다. 예를 들어, 일반적으로 "스마트 폰"이라고 부르는 장치는 강력한 데이터 처리기, 메모리, 및 고해상도 디스플레이와 관련 이미지 처리용 칩을 가진, 지구 위치 확인 시스템(GPS) 수신기(global positioning system receiver), 전자 카메라 및 근거리 통신망 접속과 같은 보조 장치를 집적한 것이다. 이러한 장치는 포켓 크기의 장치에, 풀 해상도 비디오(full-resolution video), 내비게이션, 전자 금융 등의 엔터테인먼트와 풀 인터넷 접속(full internet connectivity)과 같은 능력을 제공할 수 있다. 복합의 휴대형 장치는 수많은 칩을 작은 공간에 포함시켜야 한다. 또한, 일부의 칩은 많은 입력 및 출력 접속, 일반적으로 "I/O"라 부르는 접속을 갖는다. 이들 I/O는 다른 칩의 I/O와 상호접속되어야 한다. 이러한 상호접속(interconnection)은 거리가 짧고 낮은 임피던스를 유지하여야 신호 전파 지연을 최소로 할 수 있다. 상호접속을 형성하는 구성요소는 마이크로전자 조립체의 크기를 크게 증가시키지 않아야 한다. 인터넷 검색 엔진에서 사용되는 것과 같은 데이터 서버와 같은 다른 애플리케이션에서도 유사한 요구가 있다. 예를 들어, 복합 칩들 사이에 상호접속이 거리가 짧고 낮은 임피던스를 갖는 상호접속 구조를 갖는 구조체는 검색 엔진의 대역폭을 증가시키고 전력 소모를 감소시킬 수 있다.
반도체 비아(semiconductor via)의 형성 및 상호접속에 대하여 기술적 진보가 이루어졌지만, 반도체 칩의 앞면과 뒷면을 연결시키기 위한 프로세스를 개선하고 이러한 프로세스에 의해 생길 수 있는 구조에 대하여 추가의 개선이 이루어질 수 있다.
본 발명의 하나의 관점에 의하면, 마이크로전자 조립체는 반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소, 상기 제1 요소에 부착되고, 상기 제1 요소의 표면과 대면하는 주 표면(major surface)을 가지며, 상기 주 표면에 다수의 전도성 패드(conductive pad)가 노출되어 있고, 내부에 능동의 반도체 소자를 구비하는 마이크로전자 요소(microelectronic element), 상기 제1 요소의 노출된 면으로부터 상기 제1 요소의 상기 마이크로전자 요소와 대면하는 면을 향해 연장된 제1 개구(opening) 및 상기 제1 개구로부터 상기 다수의 전도성 패드 중의 제1 전도성 패드까지 연장된 제2 개구, 및 상기 제1 개구 및 제2 개구 내에서 연장하고, 상기 다수의 전도성 패드 중의 하나 이상의 전도성 패드와 접촉(contact)하는 전도성 요소(conductive element)를 포함할 수 있다. 상기 제1 개구와 상기 제2 개구가 만나는 위치에서, 상기 제1 개구의 안쪽 면(interior surface)과 상기 제2 개구의 안쪽 면이 상기 마이크로전자 요소의 주 표면에 대하여 각각 상이한 각도로 연장될 수 있다.
본 발명의 다른 관점에 의하면, 마이크로전자 조립체는, 반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소, 상기 제1 요소에 부착되고, 상기 제1 요소의 표면과 대면하는 주 표면을 가지며, 상기 주 표면에 다수의 전도성 패드(conductive pad)가 노출되어 있고, 내부에 능동의 반도체 소자를 구비하는 마이크로전자 요소, 상기 제1 요소의 노출된 면으로부터 상기 제1 요소의 상기 마이크로전자 요소와 대면하는 면을 향해 연장된 제1 개구(opening) 및 상기 제1 개구로부터 상기 다수의 전도성 패드 중의 제1 전도성 패드를 통해 연장된 제2 개구, 및 상기 제1 및 제2 개구 내에서 연장하고, 상기 다수의 전도성 패드 중의 하나 이상의 전도성 패드와 접촉(contact)하는 전도성 요소를 포함할 수 있다. 상기 제1 개구와 상기 제2 개구가 만나는 위치에서, 상기 제1 개구의 안쪽 면(interior surface)과 상기 제2 개구의 안쪽 면이 상기 마이크로전자 요소의 주 표면에 대하여 각각 상이한 각도로 연장될 수 있다.
본 발명의 실시예에서, 전도성 요소는 상기 제1 개구 및 상기 제2 개구 중의 하나 이상의 개구의 안쪽 면의 윤곽(contour)에 일치할 수 있다. 본 발명의 실시예에서, 상기 전도성 요소는 상기 제1 개구 및 상기 제2 개구 중의 하나 이상의 개구의 안쪽 면의 윤곽과 다른 형상을 가질 수 있다. 본 발명의 실시예에서, 상기 전도성 요소는 원통형 또는 절두 원추형(frusto-conical) 중의 하나 이상의 형상을 가질 수 있다. 본 발명의 실시예에서, 상기 제1 요소는 내부에 능동의 반도체 소자(active semiconductor device)를 구비하지 않는 캐리어(carrier)가 될 수 있다. 본 발명의 실시예에서, 상기 제1 요소는 내부에 하나 이상의 수동 회로(passive circuit)를 더 포함할 수 있다. 본 발명의 실시예에서, 상기 하나 이상의 수동 회로는 인덕터, 저항, 또는 커패시터를 포함하는 그룹에서 선택된 하나 이상을 포함할 수 있다. 본 발명의 실시예에서, 상기 캐리어는 상기 마이크로전자 요소를 기계적으로 지지할 수 있다.
본 발명의 실시예에서, 상기 제1 요소는 제1 두께를 가지며, 상기 마이크로전자 요소는 상기 제1 두께와 같거나 이보다 작은 제2 두께를 가질 수 있다. 본 발명의 실시예에서, 상기 마이크로전자 요소의 주 표면은 앞면이 될 수 있다. 본 발명의 실시예에서, 상기 마이크로전자 요소는 상기 앞면과 반대 방향을 향하는 뒷면을 포함할 수 있으며, 상기 뒷면으로부터 연장되며 상기 하나 이상의 전도성 패드 중의 적어도 일부를 노출시키는 개구를 가질 수 있다. 제2 전도성 요소는 상기 마이크로전자 요소의 개구 내에서 연장하며 상기 전도성 패드와 전기적으로 접속될 수 있다. 본 발명의 실시예에서, 상기 마이크로전자 요소는 다수의 개구를 포함하며, 상기 제2 개구 내에서 연장하며 상기 전도성 패드와 전기적으로 접속되는 다수의 제2 전도성 요소를 포함할 수 있다. 본 발명의 실시예에서, 상기 제2 전도성 요소는 상기 다수의 전도성 패드와 각각 전기적으로 접속될 수 있다.
본 발명의 또 다른 관점에 의하면, 마이크로전자 조립체는, 반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소, 상기 제1 요소에 부착되고, 상기 제1 요소의 표면과 대면하는 주 표면을 가지며, 상기 주 표면에, 노출된 상면과 상기 상면과 반대 방향을 향하는 하면을 구비하는 다수의 전도성 패드(conductive pad)가 노출되고, 내부에 능동의 반도체 소자를 구비하는 마이크로전자 요소, 상기 제1 요소의 제1 개구 내에서 연장하며, 상기 전도성 패드 중의 하나 이상의 전도성 패드의 상면과 접촉하는 제1 전도성 요소, 및 상기 마이크로전자 요소의 제2 개구를 통해 연장하며, 상기 전도성 패드 중의 하나 이상의 전도성 패드와 접촉하는 제2 전도성 요소를 포함할 수 있다. 상기 제1 전도성 요소와 상기 제2 전도성 요소는, 상기 마이크로전자 조립체의 외부에 있는 하나 이상의 부품과의 전기 전도성 상호접속을 위해, 상기 마이크로전자 조립체의 서로 반대 방향을 향하는 면에 노출될 수 있다.
본 발명의 실시예에서, 상기 제1 개구의 안쪽 면과 상기 제2 개구의 안쪽 면은 상기 하나 이상의 전도성 패드의 상면 및 하면으로부터 각각 멀어지는 방향으로 상이한 제1 각도 및 제2 각도로 각각 연장될 수 있다. 본 발명의 실시예에서, 상기 마이크로전자 요소는 다수의 제2 개구를 포함하며, 마이크로전자 조립체는 상기 제2 개구 내에서 연장하며 상기 전도성 패드와 전기적으로 접속되고 상기 제1 개구 내에서 연장하는 제1 전도성 요소와 전기적으로 접속되는 다수의 제2 전도성 요소를 더 포함할 수 있다. 본 발명의 실시예에서, 상기 제1 요소는 내부에 하나 이상의 수동 회로를 더 포함할 수 있다. 본 발명의 실시예에서, 상기 제1 요소의 개구는, 상기 제1 요소의 뒷면으로부터 상기 앞면을 향해 연장하는 제3 개구와, 상기 제3 개구로부터 연장하고 상기 하나 이상의 전도성 패드의 상면의 적어도 일부를 노출시키는 제4 개구를 포함하고, 상기 제1 전도성 요소는 적어도 상기 제3 개구 내에서 그리고 상기 제4 개구를 통해 연장하여, 상기 하나 이상의 전도성 패드의 상면과 접촉할 수 있다.
본 발명의 실시예에서, 상기 전도성 요소는 상기 제1 개구 및 상기 제2 개구 중의 하나 이상의 개구의 안쪽 면의 윤곽과 다른 형상을 가질 수 있다. 본 발명의 실시예에서, 상기 전도성 요소는 원통형 또는 절두 원추형(frusto-conical) 중의 하나 이상의 형상을 가질 수 있다. 본 발명의 실시예에서, 상기 전도성 요소는 상기 제1 요소의 노출된 면 부근의 제1 폭(width)으로부터 상기 마이크로전자 요소의 전도성 패드 부근의 제2 폭까지 균일하게 폭이 감소된 구성을 가질 수 있다. 본 발명의 실시예에서, 상기 전도성 요소는 상기 제1 개구 및 상기 제2 개구 중의 하나 이상의 개구의 안쪽 면의 윤곽(contour)에 일치할 수 있다. 본 발명의 실시예에서, 상기 제2 개구 내의 전도성 요소의 일부는 상기 제2 개구의 안쪽 면의 윤곽과 일치할 수 있다. 본 발명의 실시예에서, 상기 제1 개구 및 상기 제2 개구 내에서 연장하는 상기 전도성 요소의 일부는 원통형 또는 절두 원추형 중의 하나 이상의 형상을 가질 수 있다.
본 발명의 실시예에서, 상기 전도성 요소의 제1 부분은 상기 제1 요소의 노출된 면 부근의 제1 폭(width)으로부터 상기 제2 개구 내의 제1 위치에서의 제2 폭까지 균일하게 폭이 감소되며, 상기 전도성 요소의 제2 부분은 상기 마이크로전자 요소의 뒷면 부근의 제3 폭으로부터 상기 제1 위치에서의 제4 폭까지 균일하게 폭이 감소된 구성을 가질 수 있다. 본 발명의 실시예에서, 상기 마이크로전자 요소의 제2 개구는 상기 마이크로전자 요소의 뒷면으로부터 상기 전도성 패드를 통해 연장하고, 상기 제2 전도성 요소는 상기 전도성 패드를 통해 연장하며, 상기 제1 개구 내의 위치에서 상기 제1 전도성 요소에 전기적으로 연결될 수 있다. 본 발명의 실시예에서, 상기 제1 전도성 요소는 상기 마이크로전자 요소 내의 제2 개구의 윤곽과 일치할 수 있다. 본 발명의 실시예에서, 상기 제1 전도성 요소는 상기 마이크로전자 요소 내의 제2 개구의 윤곽과 상이한 형상을 가질 수 있다.
본 발명의 다른 관점은 본 발명의 앞서 설명한 특징에 의한 마이크로전자 구조체와 이러한 구조체에 전기적으로 접속된 하나 이상의 다른 전자 부품을 사용하는 시스템을 제공한다. 예를 들어, 시스템은 하우징을 포함할 수 있으며, 상기 전자 부품과 상기 구조체가 하우징에 설치될 수 있다. 이러한 본 발명의 특징에서의 바람직한 실시예에 의한 시스템은 종래의 시스템보다 더 소형화할 수 있다.
본 발명의 또 다른 관점에 의하면, 마이크로전자 조립체를 형성하는 방법은, (a) 반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소를 마이크로전자 조립체에 부착하는 부착 단계로서, 상기 제1 요소의 제1 면이 상기 마이크로전자 요소의 주 표면과 대면하도록 부착되며, 상기 마이크로전자 요소가 상기 주 표면에 노출된 상면을 갖는 하나 이상의 전기 전도성 패드와 상기 주 표면에 이웃하는 능동의 반도체 소자를 구비하는, 부착 단계; (b) 상기 제1 요소를 통해 연장하며 상기 하나 이상의 전도성 패드의 상면과 접촉하는 제1 전도성 요소를 형성하는 단계; 및 (c) 상기 단계 (b)를 수행하기 이전 또는 이후에, 상기 마이크로전자 요소를 통해 연장하며, 상기 제1 전도성 패드 또는 제2 전도성 패드 중의 하나 이상의 전도성 패드와 상기 주 표면에서 접촉하는 제2 전도성 요소를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 전도성 요소와 상기 제2 전도성 요소는 상기 마이크로전자 조립체의 서로 반대 방향을 향하는 면에 노출될 수 있다. 본 발명의 실시예에서, 상기 마이크로전자 요소는 다이싱 레인(dicing lane)에서 서로 부착된 다수의 칩을 포함할 수 있다. 본 방법은, 상기 마이크로전자 조립체를, 상기 다이싱 레인을 따라, 상기 다수의 칩 중의 하나 이상의 칩을 각각 포함하는 유닛으로 분리하는 단계를 더 포함할 수 있다. 본 발명의 실시예에서, 상기 제1 요소는 내부에 능동의 반도체 소자를 구비하지 않는 캐리어(carrier)가 될 수 있다. 본 발명의 실시예에서, 상기 제1 요소는 내부에 하나 이상의 수동 소자를 더 포함할 수 있다.
본 발명의 실시예에서, 상기 캐리어는 상기 마이크로전자 요소를 기계적으로 지지할 수 있다. 본 발명의 실시예에서, 상기 제1 전도성 요소를 형성하는 단계는, 상기 부착 단계를 수행한 후에, 상기 제1 요소의 두께를 통해 연장하는 개구를 형성하는 단계와 상기 제1 요소의 개구 내에, 상기 개구 내에 노출된 하나 이상의 전도성 패드의 상면과 접촉하는 금속층을 증착하는 단계를 포함할 수 있다. 본 발명의 실시예에서, 상기 제2 전도성 요소를 형성하는 단계는, 상기 제2 개구 내에, 상기 마이크로전자 요소의 상기 개구 내에 노출된 하나 이상의 전도성 패드의 하면과 접촉하는 제2 금속층을 증착하는 단계를 포함할 수 있다.
본 발명의 다른 관점에 의하면, 마이크로전자 조립체를 형성하는 방법은, (a) 반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소를 마이크로전자 조립체에 부착하는 부착 단계로서, 상기 제1 요소의 제1 면이 상기 마이크로전자 요소의 주 표면과 대면하도록 부착하며, 상기 마이크로전자 요소가 상기 주 표면에 노출된 상면을 갖는 다수의 전기 전도성 패드와 상기 주 표면에 이웃하는 능동의 반도체 소자를 구비하는, 부착 단계; (b) 상기 제1 요소를 통해 연장하며 상기 하나 이상의 전도성 패드의 상면과 접촉하는 제1 전도성 요소를 형성하는 단계; 및 (c) 상기 단계 (b)를 수행하기 이전 또는 이후에, 상기 마이크로전자 요소의 뒷면으로부터 상기 마이크로전자 요소의 폭을 감소시키는 단계 또는 상기 마이크로전자 요소 내에 상기 마이크로전자 요소의 뒷면으로부터 연장하는 개구를 형성하는 단계 중의 하나 이상의 단계를 수행하는 단계를 포함할 수 있다. 상기 마이크로전자 요소 내의 제2 전도성 요소는 상기 뒷면에 노출될 수 있다.
본 발명의 실시예에서, 상기 단계 (c)는 상기 마이크로전자 요소의 폭을 감소시키는 단계를 포함할 수 있다. 본 발명의 실시예에서, 상기 단계 (c)는 상기 마이크로전자 요소의 뒷면으로부터 연장하며 상기 제2 전도성 요소를 노출시키는 개구를 형성하는 단계를 포함할 수 있다. 본 발명의 실시예에서, 상기 단계 (c)는 상기 마이크로전자 요소의 폭을 감소시키는 단계를 수행한 후에, 상기 마이크로전자 요소의 감소된 뒷면으로부터 연장하고 상기 제2 전도성 요소를 노출시키는 개구를 형성하는 단계를 포함할 수 있다. 본 발명의 실시예에서, 상기 제1 개구를 형성하는 단계는, 상기 제1 요소 내에 상기 제1 요소의 제1 면으로부터 주 표면을 향해 연장하는 개구를 형성하는 단계와, 상기 제1 요소 내에 상기 개구로부터 연장하며 하나 이상의 전도성 패드를 적어도 부분적으로 노출시키는 추가의 개구를 형성하는 단계를 포함하며, 상기 개구의 안쪽 면과 상기 추가의 개구의 안쪽 면은 각도를 두고 서로 교차하도록 되어 있을 수 있다.
본 발명의 실시예에서, 상기 마이크로전자 요소는 제1 마이크로전자 요소가 도리 수 있다. 본 방법은 상기 제2 마이크로전자 요소의 주 표면을 상기 제1 마이크로전자 요소의 뒷면에 부착하는 단계와, 상기 제2 마이크로전자 요소를 통해 연장하며 상기 제2 전도성 요소를 적어도 부분적으로 노출시키는 제3 개구를 형성하는 단계와, 상기 제3 개구 내에 상기 제2 전도성 요소와 접촉하는 제3 전도성 요소를 형성하는 단계를 더 포함할 수 있다. 본 발명의 실시예에서, 상기 제1 전도성 요소와 상기 제3 전도성 요소는 상기 마이크로전자 조립체의 서로 반대 방향을 향하는 면에 노출될 수 있다.
본 발명의 또 다른 관점에 의하면, 마이크로전자 조립체를 형성하는 방법은, 제1 요소의 제1 면으로부터 상기 제1 요소의 적어도 일부분을 통해 상기 제1 표면으로부터 멀리 있는 제2 면을 향해 연장하는 제1 개구 내에, 상기 제1 면에 적어도 일부분이 노출된 제1 전도성 요소를 형성하는 단계, 상기 제1 요소를 내부에 능동의 반도체 소자를 갖는 마이크로전자 요소에 부착하는 부착 단계로서, 상기 제1 요소의 제1 면이 상기 마이크로전자 요소의 주 표면과 대면하도록 부착하며, 상기 제1 전도성 요소가 상기 마이크로전자 요소의 주 표면에 노출된 하나 이상의 제2 전도성 요소의 위에 적어도 부분적으로 위치하는, 부착 단계, 상기 마이크로전자 요소 내의 개구를 통해 그리고 상기 하나 이상의 제2 전도성 요소를 통해 연장하며, 상기 제1 전도성 요소와 접속하는 제3 전도성 요소를 형성하는 단계, 및 상기 부착 단계 이후에, 상기 제1 요소의 제2 면에 노출되며 상기 제3 전도성 요소와 전기적으로 접속되는 콘택(contact)을 제공하도록 처리하는 단계를 포함할 수 있다.
본 발명의 실시예에서, 상기 제1 전도성 요소는 상기 제1 요소를 통해 부분적으로만 연장하도록 형성되며, 상기 콘택을 형성하는 단계는 상기 제1 전도성 요소의 일부가 상기 제1 요소의 노출된 면에 노출될 때까지 상기 제1 요소의 노출된 면으로부터 상기 제1 요소의 폭을 감소시키는 단계를 포함하며, 상기 콘택은 상기 제1 요소 내의 개구와 정렬될 수 있다. 본 발명의 실시예에서, 상기 콘택을 제공하는 단계는 상기 제1 전도성 요소의 일부가 상기 노출된 면의 위로 원하는 거리만큼 돌출되고, 상기 마이크로전자 조립체의 외부 부품과의 전기적인 상호접속을 위한 포스트로서 노출될 때까지 상기 노출된 면으로부터 상기 제1 요소의 재료를 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에서, 상기 방법은 상기 제1 요소에 상기 제2 면으로부터 상기 제1 요소의 개구까지 연장하는 하나 이상의 추가의 개구를 형성하는 단계를 더 포함하며,상기 콘택을 형성하는 단계는 상기 추가의 개구를 통해 연장하며 상기 제1 전도성 요소와 전기적으로 연결되는 비아(via)를 형성하는 단계를 포함할 수 있다. 본 발명의 실시예에서, 상기 제1 전도성 요소의 일부는 상기 제1 요소의 주 표면을 따라 연장하며, 상기 하나 이상의 전도성 패드는 상기 주 표면을 따라 연장하는 상기 제1 전도성 요소의 일부 위에 위치하며, 상기 제2 전도성 요소는 상기 제1 전도성 요소의 일부에 접합될 수 있다. 본 발명의 실시예에서, 상기 제1 전도성 요소를 형성하는 단계는, 상기 제1 요소의 적어도 개구 내에 제4 전도성 요소를 상기 제1 전도성 요소와 동시에 형성하는 단계를 포함할 수 있다. 상기 제3 전도성 요소를 형성하는 단계는 상기 마이크로전자 요소의 개구를 통해, 그리고 상기 다수의 전도성 패드 중의 제2 전도성 패드를 통해, 상기 제4 전도성 요소와 접하는 제5 전도성 요소를 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 관점에 의하면, 마이크로전자 조립체를 형성하는 방법은, (a) (i) 제1 면으로부터 제1 요소를 적어도 부분적으로 통해 상기 제1 면으로부터 떨어진 제2 면을 향해 연장하는 개구 내에, 정면에 일부분이 노출된 제1 전도성 요소를 형성하고, (ii) 상기 제1 요소의 일면을 따라 연장하며 상기 제1 전도성 요소로부터 멀어지는 방향으로 연장하는 금속성의 재분배 층(redistribution layer: RDL)을 형성하는 단계, (b) 상기 제1 요소를 상기 제1 요소를 내부에 능동의 반도체 소자를 갖는 마이크로전자 요소에 부착하는 부착 단계로서, 상기 제1 요소의 제1 면이 상기 마이크로전자 요소의 주 표면과 대면하도록 되고, 상기 RDL이 상기 마이크로전자 요소의 주 표면에 노출된 다수의 전도성 패드 중 하나 이상의 전도성 패드와 병치되는, 부착 단계, (c) 상기 마이크로전자 요소의 개구를 통해 그리고 상기 하나 이상의 전도성 패드를 통해 연장하며, 상기 RDL과 접촉하는 제2 전도성 요소를 형성하는 단계; 및 (d) 상기 부착 단계를 수행한 후에, 상기 제1 요소의 제2 면에 노출되고, 상기 제1 전도성 요소와 전기적으로 연결되는 콘택(contact)을 형성하는 단계를 포함할 수 있다.
도 1은 회로판에 부착되는 본 발명의 실시예에 의한 마이크로전자 패키지를 나타내는 단면도이다.
도 1a는 도 1에 나타낸 마이크로전자 패키지의 부분 단면도이다.
도 2는 도 1의 마이크로전자 패키지에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 3은 도 1에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체의 부분 단면도이다.
도 3a는 도 1에 나타낸 실시예의 변형예에 따른 마이크로전자 패키지의 단면도이다.
도 4는 도 3에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체의 부분 단면도이다.
도 5는 도 3에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체의 부분 단면도이다.
도 6~도 16은 본 발명의 실시예에 의한 마이크로전자 조립체를 제조하는 방법의 단계들을 나타내는 부분 단면도이다.
도 17은 도 3에 나타낸 본 발명의 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 18은 도 17에 나타낸 본 발명의 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 19는 도 17에 나타낸 본 발명의 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 20은 도 19에 나타낸 본 발명의 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 21은 도 3에 나타낸 본 발명의 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 22~도 32는 본 발명의 실시예에 따라, 도 21에 나타낸 마이크로전자 조립체를 제조하는 방법의 각각의 단계를 나타내는 부분 단면도이다.
도 33~도 35는 도 21에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 제조하는 방법의 단계를 나타내는 부분 단면도이다.
도 36 및 도 37은 도 21에 나타낸 실시예의 변형예에 따른 마이크로전자 조립체를 제조하는 방법에서의 각 단계를 나타내는 부분 단면도이다.
도 38은 도 3a에 나타낸 실시예의 변형예에서, 회로판 위에 회로판과 접합되는 마이크로전자 패키지를 나타내는 단면도이다.
도 39는 도 21에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 단면도이다.
도 40은 도 39에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 41은 도 21에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 42는 도 41에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 43은 도 42에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 44는 도 43에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 45는 도 2에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 46은 도 45 및 도 3에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 47은 도 46에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 48은 도 47에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타는 부분 단면도이다.
도 49는 도 48에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 50은 도 49에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 51은 도 18에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 52 및 도 53은 도 46에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 54~도 62는 본 발명의 실시예에 따라, 도 45에 나타낸 마이크로전자 조립체를 제조하는 방법에서의 각 단계를 나타내는 부분 단면도이다.
도 63은 도 62에 나타낸 실시예의 변형예에 의한 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 64는 본 발명의 실시예에 따른 시스템을 개략적으로 나타낸 도면이다.
도 1은 본 발명의 실시예에 의한 마이크로전자 패키지(microelectronic package: 100)를 나타낸다. 이 마이크로전자 패키지는 마이크로전자 요소(102), 예를 들어 반도체 칩에 내장된 집적회로를 포함하는데, 이러한 마이크로전자 요소는 실리콘(silicon), 실리콘 합금, 또는 III-V족 반도체 물질이나 II-VI족 반도체 물질과 같은 다른 반도체 물질을 포함할 수 있다. 상세 확대 도면인 도 1a를 보면, 마이크로전자 요소(102)는 콘택이 있는 면(contact-bearing face)이라고 하는 앞면(front suface)(104)을 포함하는데, 이 앞면은 마이크로전자 요소의 주 면(major surface)이며, 마이크로전자 요소의 유전층(dielectric layer)(105)이 이 앞면에 노출되어 있다. 유전층(105)은 마이크로전자 요소의 트랜지스터, 다이오드 또는 그외 다른 능동 소자가 배치된 반도체 영역(107) 위에 위치한다. 도 1을 보면, 앞면(104)에 다수의 전도성 패드(conductive pad)(106)가 노출되어 있다.
일례로, 유전층(105)은 마이크로전자 요소에 대하여 전기적 상호접속을 제공하는 금속 배선 패턴들 사이 및 그 주위에, 낮은 유전 상수(dielectric constant) k를 갖는, 즉 저유전(low-k)의 유전층을 구비하는 하나 이상의 유전체 재료를 포함할 수 있다. 저유전의 유전체 재료에는 다공성의 실리콘 이산화물(porous silicon dioxide), 탄소 도핑된 실리콘 이산화물(carbon-doped silicon dioxide), 폴리머 유전체(polymeric dielectric) 및 다공성의 폴리머 유전체 등이 있다. 다공성의 저유전 유전층에서, 유전층은 동일 물질의 비공질(nonporous)의 층에 비해 유전체 재료의 유전 상수를 감소시킨 실질적인 다공성(porosity)을 가질 수 있다. 유전체 재료는 통상적으로 1.0을 크게 초과하는 유전 상수를 갖지만, 다공성 유전 재료 내의 자유 공간을 차지하는 공기는 대략 1.0의 유전 상수를 갖는다. 이에 의하면, 일부 유전체 재료는 실질적인 다공성을 가짐으로써 유전체 상수를 감소시킬 수 있다.
그러나, 폴리머 유전체 재료 및 다공질의 유전체 재료와 같은 일부 저유전의 유전체 재료는 통상적인 유전체 재료에 비해 기계적 응력(mechanical stress)에 대한 내성이 훨씬 작다. 특정의 동작 환경과 마이크로전자 요소를 검사하는 과정에서는 저유전의 유전체 재료가 견딜 수 있는 한계 또는 그 부근에 응력(stress)이 존재할 수 있다. 본 발명에 의한 마이크로전자 조립체는, 응력이 마이크로전자 요소에 가해지는 위치를 저유전의 유전층(105)으로부터 멀어지게 이동시킴으로써, 마이크로전자 요소의 저유전 유전층에 대한 보호 기능을 향상시킬 수 있다. 이러한 구성에 의하면, 제조, 동작 및 검사 과정에서 저유전의 유전층에 가해지는 응력을 훨씬 감소시킬 수 있어서, 저유전의 유전층을 보호할 수 있다. 도 1로부터 알 수 있는 바와 같이, 제1 요소(110)의 표면(103)은 접착제(adhesive)와 같은 유전체 재료에 의해 앞면(104)에 부착된다. 그외 다른 접착 재료로는, 유리(glass)가 가능한데, 일례로 도핑이 가능하며 500℃ 이하의 유리 전이 온도(glass transition temperature)를 가진 유리가 가능하다. 제1 요소는 반도체 재료, 무기 유전체 재료, 또는 섭씨 온도당 10 ppm(parts per million), 즉 10 ppm/℃ 이하의 열팽창 계수("CTE")를 갖는 물질로 이루어질 수 있다. 통상적으로, 제1 요소(110)는 마이크로전자 요소와 동일한 반도체 재료로 이루어지거나, 마이크로전자 요소의 CTE 또는 이에 가까운 CTE를 갖는 유전체 재료로 이루어진다. 이러한 경우, 제1 요소는 마이크로전자 요소와 열팽창 계수가 정합되어 있다("CTE-matched")고 할 수 있다. 도 1에 나타낸 바와 같이, 제1 요소(110)는 마이크로전자 요소의 전도성 패드(106)와 전기적으로 연결하기 위한 다수의 "계단형 비아"(staged via)를 포함할 수 있다. 예를 들어, 제1 요소는 외측 방향을 향해 노출된 면(118)으로부터 마이크로전자 요소의 앞면(104)을 향해 연장하는 다수의 제1 개구(111)를 구비할 수 있다. 이 제1 개구(111)로부터 마이크로전자 요소의 전도성 패드(106)를 향해 연장하는 제2 개구(113)가 다수 개 있을 수 있다. 도 1a를 보면, 제1 개구와 제2 개구가 만나는 위치에, 제1 개구와 제2 개구의 안쪽 면(121, 123)이 주 표면에 의해 규정된 평면에 대하여 상이한 각도(140, 142)로 연장되는데, 다시 말하면 주 표면에 평행한 임의의 평면(125)에 대한 각도(140, 142)와 동일한 각도가 된다.
다수의 전도성 요소(114)는 제1 및 제2 개구 내에서 연장되고 전도성 패드(106)에 전기적으로 연결된다. 이 전도성 요소(114)는 제1 요소의 외측 방향을 향해 노출된 면(118)에 노출되어 있다. 일례로, 전도성 요소(114)는 전도성 패드(106)의 노출된 면과 접하도록 금속을 증착함으로써 형성되는 금속 부재를 포함할 수 있다. 이하 상세하게 설명하는 바와 같이, 전도성 요소를 형성하기 위해 다양한 금속 증착 단계가 사용될 수 있다. 제1 요소는 하나 이상의 수동 회로 요소, 예를 들어 커패시터, 저항, 인덕터, 또는 이들의 조합을 포함할 수 있으며, 이들에 대해서는 도 1에 구체적으로 도시하고 있지 않지만, 마이크로전자 요소와 패키지(100)의 기능에 기여할 수 있다.
패키지(100)에 의해 추가로 제공되는 것으로서, 제1 요소는 마이크로전자 요소를 기계적으로 지지하는 캐리어(carrier)로서 기능할 수 있다. 전형적으로, 마이크로전자 요소의 두께(112)는 제1 요소의 두께(116)보다 작거나 같다. 제1 요소와 마이크로전자 요소의 CTE 정합되고 제1 요소가 마이크로전자 요소의 앞면에 부착되는 경우, 마이크로전자 요소는 제1 요소에 비해 상대적으로 얇게 할 수 있다. 예를 들어, 제1 요소가 마이크로전자 요소와 정합하는 CTE를 갖는 경우, 마이크로전자 요소의 두께(112)는 수 미크론이 될 수 있는데, 이는 전도성 요소(114)에 인가되는 응력이 전도성 패드(106)에 직접 가해지는 것이 아니라, 제1 요소의 크기와 두께(116)에 넓게 퍼지기 때문이다. 예를 들어, 특정의 실시예에서, 마이크로전자 요소의 반도체 영역(107)의 두께(120)는 1 미크론 내지 수 미크론보다 작게 할 수 있다. 마이크로전자 요소, 마이크로전자 요소에 부착된 제1 요소, 및 전도성 요소(114)는 마이크로전자 패키지에 장착되고 상호연결될 수 있는 마이크로전자 조립체(122)에 함께 설치된다.
도 1에 나타낸 바와 같이, 전도성 요소(114)는, 플립칩(flip-chip) 방식과 유사하게, 솔더, 주석, 인듐, 또는 이들의 조합 등의 본딩 금속(bond metal)의 부재(128)를 사용해서 유전체 요소(126)의 콘택(124)에 전도가능하게 부착될 수 있다. 이에 따라, 유전체 요소는, 유전체 요소(126)로부터 멀어지는 방향으로 돌출된, 솔더 볼(solder ball)과 같은 전도성의 부재(132)를 사용해서, 패키지(100)를 회로판(134)의 대응하는 콘택(136)에 전기적으로 연결하기 위한 다수의 단자(130)를 구비할 수 있다.
도 2는 마이크로전자 조립체(122)의 구조를 나타내는 부분 단면도이다. 제1 요소가 반도체 재료로 구성된 경우, 유전층(138)은 제1 개구(111) 및 제2 개구(113)의 안쪽 면(121, 123)의 윤곽에 일치하는 코팅으로서 제공될 수 있다. 일례로, 제1 요소가 반도체 재료로 이루어진 경우, 이러한 안쪽 면의 윤곽에 일치하는 유전층(138)은 개구(111, 113)의 안쪽 면과 제1 요소의 노출된 면(148)상에 전기영동 증착(electrophoretic deposition)에 의해 선택적으로 형성될 수 있다. 이에 대해서는 나중에 더 구체적으로 설명한다. 이후, 예를 들어 전도성 패드(106) 및 유전층(138)과 접촉하도록 금속 또는 전도성의 금속 화합물을 증착함으로써, 개구 내에 전도층(114A)을 형성할 수 있다. 전도층을 형성한 후에, 개구(111) 내의 남은 부분에는 유전체 재료(150)로 채워질 수 있다. 이어서, 유전체 재료(150) 위에 금속 등의 전도성 재료를 증착함으로써, 유전체 재료(150) 위에 전도성 콘택(114B)을 형성할 수 있다.
도 3은 도 2에 나타낸 실시예의 변형예를 나타낸다. 본 변형예에서, 제2 전도성 요소(154)는 전도성 패드(106)에 전기적으로 연결되며 마이크로전자 요소의 주 표면에 노출된다. 이 마이크로전자 요소의 주 표면은 앞면(104)과 떨어져 있는 마이크로전자 요소의 뒷면(152)이다. 개구(153)는 마이크로전자 요소의 뒷면(152)으로부터 연장될 수 있으며 전도성 패드(106)의 적어도 일부분에 노출될 수 있다. 유전층(158)은 마이크로전자 요소에 있는 개구(153)의 막을 형성할 수 있으며, 제2 전도성 요소(154)를 마이크로전자 요소의 반도체 영역(107)으로부터 전기적으로 절연시킬 수 있다. 도 3에 나타낸 예에서, 유전층(158)은 개구(153) 내에 노출된 반도체 영역의 안쪽 면(159)의 윤곽과 일치할 수 있다. 또한, 전도성 요소(114)와 마찬가지로, 제2 전도성 요소는 유전층(158)을 따라 연장하는 전도층(154A)을 포함할 수 있으며, 전도층은 개구(153) 내의 반도체 영역의 안쪽 면(159)의 윤곽과 일치할 수 있다. 도 3에 구체적으로 나타낸 바와 같이, 앞서 설명한 전도성 요소(114)와 유사하게(도 2), 유전층(160)은 전도층(154A)의 위에 증착될 수 있으며 유전체 재료의 위에 외부 전도성 콘택(154B)이 제공될 수 있다. 도 3에 나타낸 바와 같이, 제2 전도성 콘택(154B)은 전도성 패드(106)의 적어도 일부분 위에 배치되어 직접 또는 간접적으로 전기 접속된다. 도 3에 나타낸 바와 같이, 패키지 층과 웨이퍼의 개구의 안쪽 면(123, 159)은 유전층(138, 158)의 윤곽 및 전도층(114A, 154A)에 일치하는 윤곽을 갖는다. 안쪽 면(123, 159)은 웨이퍼의 앞면, 즉 주 면으로부터 멀어지는 방향으로 실질적으로 상이한 각도(162, 163)로 각각 연장될 수 있다. 그 결과, 전도층(114A, 154A)이 전도성 패드와 만나는 개구(113, 153)의 폭(190, 192)은 개구(113, 153)의 폭(191, 193)에 비해 실질적으로 작게 할 수 있는데, 전도성 패드(106)로부터 각각의 방향(181, 183)에서의 실질적인 거리만큼 작게 할 수 있다. 일례로, 개구(113, 153)는 전도성 패드(106)의 각각의 면과 만나는 부분에서 가장 작은 폭(190, 192)을 가질 수 있다.
더 잘 이해할 수 있는 바와 같이, 제2 전도성 요소(154B)는 웨이퍼(200)의 표면에 노출되며 마이크로전자 조립체(도 3)와 마이크로전자 조립체의 외부 부품 사이에 전기 전도성의 상호접속을 형성하는 데에 사용될 수 있다. 예를 들어, 도 3a에 나타낸 바와 같이, 마이크로전자 조립체의 마이크로전자 요소(102)의 일부 전도성 패드(106A)는 마이크로전자 요소의 뒷면에 노출된 전도성 요소(154)를 구비하며 솔더 등의 본딩 금속(155)에 의해 제2 유전체 요소(196) 위에 배치된 전도성 패드 등의 전도성 부재(194)와 전기적으로 상호접속될 수 있다. 유전체 요소(196)는 전도성 패드와 전기적으로 연결될 수 있는 전도성 트레이스(198) 등의 다른 부재를 더 포함할 수 있다. 도 3a에 나타낸 바와 같이, 전도성 패드 중에는, 전도성 패드와 연결되고 마이크로전자 요소(102)의 뒷면에 노출된 전도성 요소(154)를 포함하지 않는 전도성 패드(106B)가 제공될 수 있다.
도 4는 제2 전도성 요소(164)가 고형(solid)의 전도성 구조체로서 제공된 변형예를 나타낸다. 이 경우, 제2 전도성 요소(164)는 마이크로전자 요소의 개구의 공간 중에서 안쪽 면의 윤곽에 일치하는 유전층(158)을 형성한 후에 남은 부분을 적어도 실질적으로 채울 수 있다. 도 4에 나타낸 바와 같이, 제2 전도성 요소의 전도성 콘택 또는 패드 부분(164B)은 마이크로전자 요소의 뒷면(152)을 따라 개구(153)를 넘어 연장될 수 있다.
도 5는 제2 전도성 요소가 유전층(158)을 따라 연장하는 전도층(166)을 포함하는 다른 변형예를 나타낸다. 상기 설명한 실시예에서와 같이, 유전층(158)과 전도층(166)은 개구의 안쪽 면(159)의 윤곽과 일치할 수 있다. 도 5에 나타낸 바와 같이, 솔더, 주석, 인듐 또는 이들의 조합 등의 본딩 금속이 될 수 있는 전도성 부재(168)는 전도층에 연결될 수 있다. 전도성 부재(168)는 개구를 적어도 실질적으로 채울 수 있으며, 도 5에 나타낸 바와 같이, 마이크로전자 요소의 뒷면(152)을 넘어 돌출될 수 있다.
도 6을 참조하여, 상기 설명한 실시예들 중 임의의 실시예에 따른 마이크로전자 조립체를 제조하는 방법에 대하여 설명한다. 도 6에 나타낸 바와 같이, 반도체 웨이퍼(200) 또는 웨이퍼의 일부는 다이싱 레인(dicing lane)(201)에서 서로 연결된 다수의 마이크로전자 요소(102)를 포함할 수 있다. 마이크로전자 요소는 앞면(104)에 노출된 다수의 전도성 패드(106)를 각각 갖는 것이 일반적이다. 도 7에 나타낸 바와 같이, 패턴화되지 않은 반도체 웨이퍼, 유리 웨이퍼, 또는 10 ppm/℃보다 작은 CTE를 갖는 다른 요소 등의 제1 요소(110)는 접착제(108) 또는 500℃ 이하의 온도 등의 비교적 낮은 용융 온도를 갖는 도핑 유리와 같은 유전체 접착 재료 등을 사용해서 앞면(104)에 접착된다. 이 제1 요소(110)는 일반적으로 반도체 웨이퍼(200)의 CTE와 동일하거나 이에 가까운 CTE를 갖는다. 예를 들어, 반도체 웨이퍼(200)가 실리콘으로 이루어진 경우, 제1 요소(110)는 웨이퍼(200)와 CTE 정합되도록 실리콘으로 이루어질 수 있다. 이와 달리, 도핑 유리로 된 제1 요소(110)는 반도체 웨이퍼(200)와 CTE 정합될 수 있다. 일례로, 제1 요소(110)가 웨이퍼(200)와 CTE 정합된 경우, 유전체 접착 재료는 웨이퍼(200)와 CTE 정합될 수 있다.
제1 요소(110)를 웨이퍼(200)에 접착(bonding)한 후에, 제1 요소(110)의 두께를, 도 8에 나타낸 바와 같이 두께(116)까지 감소시킬 수 있다. 제1 요소(110)는 그라인딩(grinding), 래핑(lapping), 폴리싱(polishing), 또는 이들을 조합한 공정에 의해 두께를 감소시킬 수 있다. 일례로, 이러한 공정 동안 달성되는 감소된 두께(116)를 제1 요소(110)의 최종 두께로 할 수 있다.
이후, 본 발명의 실시예에 따라 마이크로전자 조립체를 제조하는 방법의 단계에 대하여 일련의 부분 단면도를 사용해서 설명한다. 이들 단계는 웨이퍼 레벨에서, 즉 반도체 웨이퍼(도 6 참조)를 개별의 마이크로전자 요소(102)로 절단하기 전에 수행되는 것이 일반적이다. 다만, 도면에는 각각의 마이크로전자 요소의 일부분만 도시하고 있다. 이하의 마이크로전자 조립체를 제조하는 방법에 대한 설명은 구체적으로 기술된 것에 관계없이, 또한 이하의 설명에서 언급하는 공정이 웨이퍼인지 마이크로전자 요소(반도체 칩)에 대한 것인지에 관계없이, 칩 레벨 또는 웨이퍼 레벨 제조 기술에 모두 해당되는 것으로 이해하여야 한다.
도 9는 도 8에 나타낸 단계에 후속하는 제조 단계를 나타낸다. 도 9에 나타낸 바와 같이, 제1 요소(110)의 바깥쪽 면(148)으로부터 전도성 패드(106) 위에 배치된 유전성 접착층(108)의 표면(108A)까지 연장하는 개구(170)를 형성한다. 개구(170)는 계단형으로 형성되는데, 제1 개구(111)가 제1 요소(110)의 노출된 면(148)으로부터 마이크로전자 요소의 앞면(104)을 향해 연장되고, 제2 개구(113)가 제1 개구로부터 마이크로전자 요소의 앞면(104)을 향해 연장되어 있다. 일례로, 제1 및 제2 개구(111, 113)를 형성하는 과정을 설명하면, 먼저, 에칭, 레이저 어블레이션, 또는 미세 연마 입자의 흐름을 패키지 층을 향해 분사하도록 하는 "샌드 블라스팅"(sand-blasting) 등에 의해 제1 개구를 형성할 수 있다. 이후, 처리 공정은 제1 개구(111)의 안쪽 면에 피복하도록 유전층(도시 안 됨)을 형성하는 과정, 이러한 유전층에 홀(hole)을 형성하는 과정, 및 접착층(108)의 표면이 노출될 때까지 홀을 통해 패키지 층을 에칭함으로써 제2 개구(113)를 형성하는 과정을 포함할 수 있다. 제1 요소(110)에 대하여 에칭을 하여 제2 개구를 형성하는 경우, 제1 개구의 유전층은 마스크(mask)로서 작용하게 되는데, 패키지 층에 대해서는 유전층의 홀 내에 노출되는 부분을 에칭 처리하며, 이 유전층은 패키지 층의 홀로부터 멀리 있는 부분이 에칭되지 않도록 한다. 이후, 도 10에 나타낸 바와 같이, 전도성 패드(106)의 위에 배치되며 제2 개구(113) 내에 노출된 접착층(108)의 일부를 제거해서 전도성 패드의, 마이크로전자 요소(102)로부터 바깥쪽으로 먼 쪽을 향하는 상면(172) 중의 적어도 일부를 노출시킨다.
제1 및 제2 개구를 형성하는 공정에 대해서는 2010년 7월 23일 출원된 미국특허 공개번호 20080246136A1, 미국출원 12/842,717, 12/842,612, 12/842,669, 12/842,692, 12/842,587 중의 모두 또는 일부에 개괄적으로 개시되어 있으며, 그 내용을 본 명세서에서 참조에 의해 포함되는 것으로 한다. 다만, 제1 및 제2 개구는 마이크로전자 요소가 아니라 패키지 층 및 접착층을 통해 연장하며, 제2 개구는 하부 패드 면이 아니라 전도성 패드의 바깥쪽을 향하는 상면의 일부를 노출시킨다는 점은 상기 문헌들에 개시되어 있지 않다.
도 11에 나타낸 바와 같이, 제1 및 제2 개구의 안쪽 면(121, 123)을 따라 연장하는 유전층(138)이 형성된다. 이 유전층은 제1 요소(110)의 바깥을 향하는 면(148) 상에 배치된다. 일례로, 패키지 층의 면(148) 및 개구의 안쪽 면(121, 123)과 일치하도록 유전체 코팅(138)을 형성하기 위해 전기영동 증착(electrophoretic deposition) 기술이 사용된다. 이러한 구성에서, 이러한 유전체 코팅은 조립체의 노출된 전도성 및 반전도성(semiconductive) 표면에만 증착되도록 할 수 있다. 증착 과정 중에, 반도체 소자 웨이퍼는 바람직한 전기 전위로 유지되며, 전극을 배스(bath)에 담가서 배스를 다른 바람직한 전위로 유지한다. 조립체는 제1 개구(111)의 바깥쪽을 향하는 면(148) 및 안쪽 면(121)뿐만 아니라 제2 개구(113)의 안쪽 면(123)을 포함해서, 전도성 또는 반전도성인 소자 웨이퍼의 노출된 면상에, 전착된 컨포멀 유전층(electrodeposited conformal dielectric layer)(138)을 형성하기에 충분한 시간 동안 적절한 조건하에서 배스 내에 유지된다. 전기영동 증착(electrophoretic deposition)은 코팅할 표면과 배스 사이에 충분히 강력한 전계가 유지되는 동안에 이루어진다. 전기영동 증착 코팅은 이러한 코팅이 증착부, 증착 중단부의 전압이나 농도 등의 파라미터에 의해 좌우되는 소정의 두께에 도달할 때까지 행해진다는 점에서 자기 제한적(self-limit)이다.
전기영동 증착은 연속적이며 균일한 두께의 컨포멀 코팅(conformal coating)을 조립체의 전도성 및/또는 반전도성 외면상에 형성한다. 또한, 이러한 전기영동 증착 코팅을 형성할 때에, 전도성 패드(106)의 상면(172) 상에 위치하는 유전성 접착층(108)의 표면(108A) 상에는, 그 유전 특성(비전도성)에 의해, 이러한 전기영동 증착 코팅이 형성되지 않도록 증착해도 된다. 달리 말하면, 전기영동 증착의 특성은 유전체 재료로 이루어진 층이 충분한 두께를 가지며 유전 특성을 갖는 경우에, 전도체 위의 유전체 재료로 이루어진 층상에는 형성하지 않는 것이다. 전형적으로, 대략 10 미크론 내지 수십 미크론을 넘는 두께를 갖는 유전층 상에서는 전기영동 증착이 이루어지지 않을 것이다. 컨포멀 유전층(138)은 음극 에폭시 증착 전구체(cathodic epoxy deposition precursor)로 형성해도 된다. 이와 달리, 폴리우레탄 또는 아크릴 증착 전구체를 사용해도 된다. 다양한 전기영동 증착 코팅 전구체 조성물 및 공급원을 아래의 표 1에 나타낸다.
전착코팅 이름 POWERCRON 645 POWERCRON 648 CATHOGUARD 325
제조업자
MFG PPG PPG BASF
유형 음극(cathodic) 음극 음극
폴리머계 에폭시 에폭시 에폭시
소재 펜실베니아 피츠버그 펜실베니아 피츠버그 미시간 사우쓰필드
애플리케이션 데이터
Pb/Pf-free Pb-free Pb 또는 Pf-free Pb-free
HAPs, q/L 60-84 컴플라이언트
VOC, q/L (마이너스 웨이퍼) 60-84 <95
경화(cure) 175도에서 20분 175도에서 20분
막 특성
컬러 검은색 검은색 검은색
두께, ㎛ 10-35 10-38 13-36
연필 경도 2H+ 4H
배스(bath) 특징
솔리드, %wt. 20(18-22) 20(19-21) 17.0-21.0
pH(25C) 5.9(5.8-6.2) 5.8(5.6-5.9) 5.4-6.0
전도율 (25C) ㎲ 1000-1500 1200-1500 1000-1700
P/B 율 0.12-0.14 0.12-0.16 0.15-0.20
작동 온도, C 30-34 34 29-35
시간, 초 120-180 60-180 120+
애노드 SS316 SS316 SS316
볼트 200-400 >100
전착코팅 이름 ELECTROLAC LECTRASEAL DV494 LECTROBASE 101
제조업자
MFG MACDERMID LVH COATINGS LVH COATINGS
유형 음극 양극 음극
폴리머계 폴리우레탄 우레탄 우레탄
소재 코네티컷 워터베리 영국 버밍햄 영국 버밍햄
애플리케이션 데이터
Pb/Pf-free Pb-free Pb-free
HAPs, q/L
VOC, q/L(마이너스 웨이퍼)
경화 149C에서 20분 175C에서 20분 175C에서 20분
막 특성
컬러 클리어(염색) 검은색 검은색
두께, ㎛ 10-35 10-35
연필 경도 4H
배스 특징
솔리드, %wt. 7.0(6.5-8.0) 10-12 9-11
pH(25C) 5.5-5.9 7-9 4.3
전도율 (25C) ㎲ 450-600 500-800 400-800
P/B 율
작동 온도, C 27-32 23-28 23-28
시간, 초 60-120
애노드 SS316 316SS 316SS
볼트 40, 최대 50-150
다른 예로서, 유전층은 전해 방식으로 형성할 수 있다. 이 과정은 전기영동 증착 공정과 유사하지만, 증착된 층의 두께가 형성되는 전도성 또는 반전도성 표면에 가까운 값에 한정되지 않는다는 점이 다르다. 이에 의하면, 전해 증착된 유전층(electrolytically deposited dielectric layer)은 요건에 따라 선택되는 두께로 형성될 수 있으며, 처리 시간은 달성되는 두께의 하나의 요인이 된다.
이러한 방식으로 형성된 유전층(138)은 제1 및 제2 개구의 안쪽 면(121, 123)의 윤곽과 일치될 수 있다.
유전층(138)을 형성한 후에, 개구(111, 113) 내에 전도층(114A)(도 11 참조)을 형성할 수 있는데, 이처럼 컨포멀 유전층(138)의 위에 형성하는 경우, 전도층은 제1 및 제2 개구의 안쪽 면(121, 1123)의 윤곽과 일치하게 할 수 있다. 추가적인 유전체 재료(150)를 증착하여 유전층을 형성하고, 이 유전층 위에 금속층(114B)을 형성하는 과정에 의해 패키지 층의 바깥쪽을 향하는 면에 노출된 전도성 요소(114)의 형성을 완료한다. 이 전도성 요소는 제1 및 제2 개구(111, 113) 내에서 연장하며, 전도성 패드(106)에 전기적으로 연결된다. 이러한 다수의 전도성 요소(114)는 패키지 층의 각각의 개구 내에 동시에 형성해도 되며, 전도성 요소는 웨이퍼(200)의 각각의 전도성 패드(106)에 전기적으로 연결된다.
이후, 도 12에 나타낸 바와 같이, 임시 캐리어(180) 또는 핸들 웨이퍼(handle wafer)를 전도성 요소(114)의 노출된 콘택(114B) 위에 위치하는 제1 요소(110)의 노출된 면에 부착할 수 있다. 캐리어(180)는, 예를 들어 이하에 설명하는 후속 공정 이후에 제거할 수 있는 접착제(182)를 사용해서 부착할 수 있다.
도 13에 나타낸 바와 같이, 웨이퍼(200)의 두께는 웨이퍼의 최종 두께(112)가 될 수 있는 정도까지 감소시킬 수 있다. 웨이퍼의 두께를 감소시키기 위해, 그라인딩, 래핑, 또는 폴리싱 공정이 사용될 수 있다. 일례로, 감소된 두께는 0.5 미크론 내지 수 미크론의 범위를 가질 수 있다. 일실시예에서, 웨이퍼(200)의 최종 두께(112)는 앞면에 이웃하며 두께(112)를 가진 웨이퍼의 상부(186)를 반대 방향의 하부(188)로부터 분리시키는, 웨이퍼(200) 내에 매립된 유전층(184)(도 12 참조)의 존재에 의해 조절될 수 있다. 일례로, 매립된 유전층(184)은 웨이퍼(200)의 능동 반도체 소자를 제조하기 전에, SOI(semiconductor-on-insulator) 또는 silicon-on-insulator(실리콘 온 인슐레이터) 웨이퍼 구조에 제공된 매립형 산화물층이 될 수 있다. 이 경우, 웨이퍼 하부(188)는 단결정 또는 다결정 반도체 재료가 될 수 있다. 이어서, 도 13에 나타낸 제조 단계에 도달한 후에, 캐리어(180)와 접착제(182)를 제거하면, 도 2에 나타낸 마이크로전자 조립체(122)가 된다.
이와 달리, 캐리어를 제1 요소(110)로부터 분리시키지 않고, 도 3에 나타낸 것과 같은 제2 전도성 요소(154)를 포함하는 마이크로전자 조립체를 제조하는 단계를 수행해도 된다. 구체적으로 말하면, 도 14에 나타낸 바와 같이, 웨이퍼(200)의 반도체 영역의 두께 방향으로 연장되는 개구(153)를 형성할 수 있다. 도 14에 나타낸 바와 같이, 이 개구는 웨이퍼의 유전층(105)에 대하여 선택적인 방식으로 형성해도 된다. 유전층(105)은 금속 와이어가 설치된 다수의 층간 절연막(interlevel dielectric: "ILD") 층을 포함할 수 있는데, 이 층간 절연막 층에는 금속 와이어가 설치되거나, 이 ILD 층 위에 하나 이상의 패시베이션 층(passivation layer)이 위치할 수 있으며, 금속 와이어의 설치 및 패시베이션 층의 배치 모두 가능할 수 있다. 따라서, 개구(153)는 유전층(105)을 통해 연장하지 않고, 유전층(105)의 일부를 노출시킨다.
다음으로, 도 15에 나타낸 바와 같이, 개구(153)는 전도성 패드(106)의 하면(174)의 적어도 일부분을 노출시키기 위해 유전층(105)을 통해 연장된다. 하면(174)은, 도 15에 나타낸 바와 같이, 제1 전도성 요소(114)가 연장된 전도성 패드의 상면(172)과 반대 방향을 향해 있다. 이후, 도 16에 나타낸 바와 같이, 전도성 패드(106)에 전기적으로 연결되며 일반적으로 유전층(158)에 의해 웨이퍼(200)로부터 전기적으로 절연된 제2 전도성 요소(154)를 형성하기 위하여, 컨포멀 유전층(158)과 통상적으로 금속 또는 전도성의 금속 화합물로 이루어진 컨포멀 전도층이 형성될 수 있다. 이후의 처리 과정에는, 전도층(154A) 위에 유전층(160)을 형성하는 과정을 포함할 수 있으며, 일반적으로 금속 또는 전도성의 금속 화합물로 이루어진 전도성 콘택(154B)을 유전층(160) 위에 형성할 수 있다.
이후, 캐리어와 접착층(182)을 분리시키면, 도 3에 나타낸 것과 같은 마이크로전자 조립체가 된다.
상기 설명한 실시예의 변형예로서, 도 16에 나타낸 바와 같이, 유전층(158) 위에 컨포멀 전도층(154A)을 형성하고, 웨이퍼(200)의 개구 내의 전도층 위에 추가의 유전층(160)을 형성하는 대신에, 콘택을 전도성 패드로부터 분리시키는 추가의 유전층(160) 없이, 웨이퍼의 뒷면(152)에 노출되고 전도성 패드(106)까지 연장된 전도성 콘택을 제공하기 위해 제2 전도성 요소(164)(도 4 참조)을 형성해도 된다.
도 17은 도 16에 나타낸 실시예의 변형예로서, 제1 요소(110) 내의 제2 개구(213)가 제1 및 제2 전도성 패드(206)를 노출시킨다. 도 17에 나타낸 바와 같이, 전도성 패드(206)로부터 제1 요소(110)의 바깥쪽을 향하는 노출된 면(218) 위의 면까지 연장된 다수의 전도성 요소(214)를 형성할 수 있다. 이 다수의 전도성 요소(214)는 제1 및 제2 개구(211, 213)의 안쪽 면을 따라 연장된 유전층(138)과 개구(211, 213) 내의 남은 공간을 실질적으로 또는 전부 충전할 수 있는 추가의 유전층(250)에 의해 서로 전기적으로 절연될 수 있다. 도 17에 나타낸 바와 같이, 전도성 요소(214)의 일부는 개구(211) 내의 추가의 유전층(250) 위의 패드 또는 트레이스처럼 연장될 수 있다. 그러나, 다른 예에서, 전도성 요소는 일부가 패키지 층의 개구(211)를 넘어선 위치에만 노출된 구성도 가능하다.
또한, 상기 설명한 실시예(도 2 및 도 3 참조)에서와 같이, 선택적인 제2 전도성 요소(254)는 전도성 패드(206)로부터 연장될 수 있으며, 웨이퍼 또는 마이크로전자 요소(102)의 뒷면에 노출되어, 외부 부품과의 전기적인 상호접속이 가능하도록 구성될 수 있다.
도 18은 제2 전도성 요소를 형성할 때에 유전체 충전 재료(dielectric fill material)가 생략된 실시예(도 17)의 변형예를 나타낸다. 도 18의 예에서, 전도성 재료는 외부 부품과의 상호접속을 위해 노출된 전도성 재료의 표면(254A) 및 전도성 패드(206) 사이에서 연속적으로 형성되어 있다. 일례로, 제2 전도성 요소(254A)는 도 5를 참조해서 앞서 설명한 구조, 즉 전도성 부재(168)가 개구 내의 전도층(166)에 연결되고 마이크로전자 조립체의 표면에 노출된 구성을 가질 수 있다.
도 19는 다수의 제2 개구(313A, 313B)가 제1 요소(110)의 제1 개구(311)로부터 연장된 변형예를 나타낸다. 제2 개구는, 레이저 드릴링 또는 그외 다른 실질적으로 수직 패터닝 방법, 예를 들어 반응성 이온 에칭(reactive ion etch: "RIE")에 의해, 예를 들어 유전층(328)을 제2 개구의 안쪽 면에 피복되도록 형성한 후에, 형성할 수 있다. 전도성 요소(314A, 314B)는, 유전층(328)을 형성한 후에, 제2 개구(313A, 313B) 내의 남은 부분을 실질적으로 또는 전부 충전할 수 있다. 도 19에 나타낸 바와 같이, 전도성 요소(314A, 314B)는 웨이퍼(200)의 표면에 노출된 전도성 패드(306)의 에지와 접촉하도록 할 수 있다. 웨이퍼의 뒷면에 노출된 제2 전도성 요소(354)는 개구 내의 유전층(360) 상에 위치하거나, 제2 전도성 요소(356)가 전도성 요소의 노출된 면과 전도성 패드 사이에 유전층을 포함할 필요가 없는 도 20에 나타낸 구조를 가질 수 있다.
도 21은 패키지 층(410)의 외면(418)에 노출된 콘택 패드(416)를 갖는 전도성 요소(414)가 오목한 형상을 갖는 본 발명의 다른 실시예에 따른 마이크로전자 조립체를 나타낸다. 달리 말하면, 전도성 요소(414)는 웨이퍼(401)의 전도성 패드(406)에 이웃한 상대적으로 큰 크기의 폭(420)과 패키지 층의 외면(418)에 이웃한 상대적으로 작은 크기의 폭(421) 사이에서 변화하는 형상을 가질 수 있다. 상기 실시예(예를 들어, 도 1 및 도 3)에서와 같이, 패키지 층은 반도체 재료를 포함하여 이루어질 수 있으며, 유전층(428)이 개구(411)의 안쪽 면과 전도성 요소(414) 사이에 위치한다. 도 21에 나타낸 바와 같이, 웨이퍼(401)의 외면에 노출된 제2 전도성 요소(454)는 전도성 패드(406)의 두께(408) 방향에서 전도성 패드(406)를 관통해서 연장될 수 있다. 일례로, 도 21에 나타낸 바와 같이, 제2 전도성 요소(454)는 웨이퍼(401)와 패키지 층(410)의 이웃하는 면들 사이의 조립체의 높이에서 제1 전도성 요소(414)와 전기적으로 접촉하는 접속부(412)를 포함할 수 있다.
이하, 마이크로전자 조립체(도 21)를 형성하는 공정에 대하여 설명한다. 마이크로전자 조립체의 제조 과정 중의 초기 단계(도 22-도 23)에서는, 반도체 웨이퍼 등의 패키지 층(410)의 주 표면으로부터 그 반대쪽을 향해 있는 패키지 층의 제2 주 표면(423)을 향해 연장하는 개구(411)를 형성한다. 이후, 도 24에 나타낸 바와 같이, 개구의 안쪽 면을 피복하고 웨이퍼의 표면(403) 위에 위치하는 유전층(dielectric layer)을 형성할 수 있다. 이후, 금속 층, 전도성 화합물 또는 이들의 조합을 개구 내에 증착해서, 개구를 충전하고 제1 전도성 요소(430)를 형성할 수 있다. 웨이퍼의 표면(403)으로부터 표면(423)을 향해 연장하는 이러한 다수의 전도성 요소(430)는 동시에 형성해도 된다.
이후, 도 25에 나타낸 바와 같이, 패키지 층(410)은 능동 반도체 소자를 포함하는 소자 웨이퍼(400)에 접착될 수 있으며, 이 소자 웨이퍼의 앞면(404)에는 다수의 전도성 패드(406)가 노출되어 있다. 패키지 층(410)의 전도성 요소(430)는 소자 웨이퍼의 대응하는 전도성 패드(406)와 짝을 이루도록 할 수 있으며, 전도성 요소(430)는 적어도 일부분이 각각의 전도성 패드(406) 상에 위치할 수 있다.
계속해서, 도 26에 나타낸 바와 같이, 소자 웨이퍼(400)의 두께는 도 2와 관련해서 앞서 설명한 바와 같이, 두께(417)까지 감소되어, 두께가 감소된 웨이퍼(401)를 제공할 수 있다. 도 27에 나타낸 바와 같이, 웨이퍼(401)의 반도체 영역을 통해 연장되는 개구(453)를 형성할 수 있다. 예를 들어, 유전층(도시 안 됨), 예를 들어, 전도성 패드의 하면(406A)의 아래에 위치할 수 있는 패시베이션 층과 일련의 ILD 층에 대하여 선택적으로 수행되는 에칭 공정을 사용할 수 있다.
다음으로, 도 28에 나타낸 바와 같이, 두께가 감소된 웨이퍼(401)와 패키지 층(410) 사이의 접착층(405), 전도성 패드(406) 및 유전층(도시 안 됨)을 통해 연장하는 다른 추가의 개구를 형성할 수 있다. 이어서, 도 29에 나타낸 바와 같이, 개구 내에, 예를 들어 앞서 설명한 바와 같은 전착 기술에 의해 유전층(452)을 형성한다. 이어서, 제2 전도성 요소(454)를 제1 전도성 요소(430)와 접하도록 형성한다. 제2 전도성 요소(454)의 일부는 두께가 감소된 웨이퍼(401)의 뒷면(451) 상에 위치하도록 하고, 유전층(452)을 반도체 영역과 제2 전도성 요소(454) 사이에 위치시킨다.
도 30에 나타낸 바와 같이, 임시의 서포트 웨이퍼 또는 캐리어(440)를, 임시 접착제(419)를 사용해서 웨이퍼(401)의 뒷면(451)에 접착될 수 있다. 이후, 도 31에 나타낸 바와 같이, 패키지 층(410)의 두께를, 예를 들어 그라인딩, 래핑 또는 폴리싱에 의해, 제1 전도성 요소(430) 중의 적어도 일부가 패키지 층(410)의 외면(418)에 적어도 부분적으로 노출될 때까지 감소시킬 수 있다. 이어서, 추가의 유전층(434)과 전도성 패드(432)(도 32 참조)를 유전층(434)의 상단 및 제1 도전성 요소와 접촉하도록 선택적으로 형성함으로써, 도 32에 나타낸 것과 같은 구조체를 제공할 수 있다. 이어서, 임시의 캐리어(440)를 소자 웨이퍼(401)로부터 분리시켜서, 예를 들어 도 21에 나타낸 것과 같은 완성된 마이크로전자 조립체를 제공할 수 있다.
도 33에 나타낸 바와 같이, 상기 설명한 제조 방법(도 21~도 32)의 변형예로서, 도 28에 나타낸 공정과 함께 습식 에칭(wet etch) 단계 또는 다른 에칭 단계를 수행할 수 있다. 습식 에칭 단계는 제1 전도성 요소(430)와 전도성 패드(406)의 노출된 면에 노출되는 재료를 침범하지 않는 방식으로 수행될 수 있다. 이 경우, 습식 에칭 단계에 의해, 제1 전도성 요소(430)와 이에 이웃하는 전도성 패드(406) 사이에 언더컷 영역(undercut region)(442)을 만든다.
이어서, 도 34에 나타낸 바와 같이, 유전층(452)을 형성하고, 금속 또는 전도성의 금속 화합물로 된 영역(464)을 제1 전도성 요소(430) 위에 증착하고, 언더컷 영역의 내부와 전도성 패드(406) 및 유전층(452)의 표면에 증착해서, 도 34에 나타낸 것과 같은 구조체를 생성한다. 제2 전도성 요소의 금속 영역(464)을 언더컷 영역(442) 내에 증착함으로써, 금속 영역은 웨이퍼(401)의 전도성 패드(406)와 접촉하는 표면 영역이 더 커질 수 있다. 이에 의하면, 전도성 패드(406)와 제1 및 제2 전도성 요소 사이의 최종 구조의 연결에서의 공정 허용도(process tolerance)가 향상되고 신뢰성이 개선될 수 있다. 이후, 상기 설명한 것(도 31-32)과 같은 추가의 공정을 수행해서, 도 35에 나타낸 것과 같은 마이크로전자 조립체를 생성할 수 있다.
다른 변형예로서, 도 36에 나타낸 바와 같이 패키지 층(410)의 두께를 얇게 한 경우, 패키지 층의 두께(460)는 더 감소될 수 있는데, 소자 웨이퍼의 앞면(404)으로부터 패키지 층의 남은 높이(462)가 소자 웨이퍼의 앞면으로부터 제1 전도성 요소(430)의 최대 높이(464)보다 작다. 이후, 패키지 층의 감소된 높이(462) 위에 노출된 유전층(428)의 일부가 구조체로부터 제거되어, 도 37에 나타낸 것과 같은 구조체를 형성할 수 있는데, 이 구조체는 다수의 전도성 포스트(470)가 패키지 층의 노출된 면(422) 상으로 돌출된 실질적인 부분을 갖는다. 또한, 전도성 포스트(470)는 구리, 니켈, 알루미늄 등의 정상적인 마이크로전자 요소 동작 온도 범위에서 실질적으로 강성(rigidity)을 갖는 금속 또는 텅스텐, 티타늄 등과 같은 고융점 금속(refractory metal)을 전착 또는 증착에 의해 형성함으로써, 전도성 포스트(470)는 실질적으로 경질 특성을 가질 수 있다.
도 38은 이러한 변형예(도 36 및 도 37)에 의한 마이크로전자 조립체의 다른 상호접속 구성을 나타낸다. 도 38에 나타낸 바와 같이, 마이크로전자 조립체(480)의 실질적으로 경질의 전도성 포스트(470)는 솔더 부재(soder-mass)(482)를 통해 유전체 요소(426)상의 대응하는 콘택(484)에 설치될 수 있다. 이어서, 콘택(484)은 유전체 요소(426)의 하면(488)에 노출된, 주석, 인듐 또는 이들의 조합 등의 솔더 볼이나 본딩 금속으로 된 다른 부재와 같은 결합 유닛(486)과 전기적으로 연결될 수 있다. 도 38에 나타낸 바와 같이, 결합 유닛(486)은 회로판(494)의 표면(493)에 노출된 대응하는 콘택(492)에 패키지(490)를 연결하는 데에 사용될 수 있다.
도 39는 웨이퍼의(501) 전도성 패드, 특히 전도성 패드(560A)의 모두가 제1 전도성 요소(530)와 접속되지 않아도 되는 다른 변형예에 따른 마이크로전자 조립체(590)를 나타낸다. 마이크로전자 조립체(590)를 형성하기 위해, 패키지 층(510)의 제1 전도성 요소를 형성하는 경우, 전도성 패드(506A)에 대응하는 위치에 있는 제1 전도성 요소는 생략해도 된다. 도 27과 관련해서 앞서 설명한 바와 같이, 소자 웨이퍼를 패키지 층에 접착하고 전도성 패드 위에 개구(453)를 형성한 후에, 레지스트 패턴(resist pattern)과 같은 블록 층은 전도성 층이 전도성 패드(506B)를 통해 연장하는 위치 및 전도성 패드(506A)에 대하여 구멍을 형성하지 않는 위치를 조절하는 데에 사용될 수 있다.
도 40은 전기 전도성의 재분배 층(redistribution layer: "RDL")(640)이 패키지 층(610)상에 배치된 유전층의 표면 위에 형성될 수 있는 다른 변형예를 나타낸다. RDL은 전기 전도성의 트레이스(642)와 패드(644)를 포함할 수 있다. 도 40에 나타낸 바와 같이, 트레이스(642)는 하나 이상의 제1 전도성 요소(630)를 하나 이상의 전기 전도성 패드(644)에 전기적으로 접속하고 하나 이상의 제2 전도성 요소(654A)에 전기적으로 접속할 수 있다. 일례로, 도 40에 나타낸 바와 같이, 제2 전도성 요소(654B)의 일부는 마이크로전자 조립체(690)의 제1 전도성 요소와 전기적으로 접속되지 않아도 된다. 도 40에 나타낸 바와 같이, 제2 전도성 요소의 일부는 전기 전도성의 금속층(656)을 통해 접지 등의 기준 전위의 소스에 전기적으로 접속될 수 있다. 일례로, 금속층(656)은 솔더, 주석, 인듐 또는 이들의 조합으로 된 결합층이 될 수 있다. 또한, 일례로, 금속층(656)은 하나 이상의 제2 전도성 요소를 마이크로전자 조립체(690)용의 열 전도성을 갖는 방열부(heat spreader)로서 기능할 수 있는 금속 접지면과 전기적으로 접속 및 결합하는 데에 사용될 수 있다.
상기 설명한 실시예(도 21~도 32)의 다른 변형예에 따른 마이크로전자 조립체체는, 둘 이상의 제1 전도성 요소(714A, 714B)가 패키지 층(710)의 개구(711)의 안쪽 면을 따라 연장하는 도 41 및 도 42에 나타낸 바와 같이, 마이크로전자 조립체(790)의 유전층의 노출된 면과 제1 개구(711) 사이의 별개의 개구를 통해 연장하는 부분(716A, 716B)을 포함하는 제1 전도성 요소가 될 수 있다. 제1 전도성 요소(714A, 714B)는 유전층(718)의 표면(718)에 노출된 전기 전도성 패드(720A, 720B)를 포함할 수 있는데, 도 41 및 도 42를 보면, 유전층(718)의 위에 위치할 수 있다. 도 41에 나타낸 조립체의 제2 전도성 요소(754A, 754B)는 도 42에 나타낸 제2 전도성 요소(755A, 755B)와, 도 17 및 도 18과 관련해서 앞서 설명한 실시예에서의 제2 전도성 요소와 마찬가지의 차이점이 있다. 구체적으로 말하면, 패드(754A, 754B)(도 41)의 노출된 콘택 면은 접속된 각각의 패드(706A, 706B) 위의 유전층 상에 위치하는데, 도 42의 조립체에서는, 접속되지 않는 패드(706A, 706B) 위의 유전층 상에 위치한다.
도 43은 다수의 제1 전도성 요소(814A, 814B)가 웨이퍼의 전도성 패드(806A, 806B)에 대한 접속으로부터 패키지 층(810) 내의 계단형 개구의 안쪽 면을 따라 연장하며, 패키지 층상의 노출된 전도성 패드(832)를 포함한다. 이 경우, 계단형 개구는 소자 웨이퍼(801)에 이웃하는 패키지 층(810)의 제1 주 표면(812)으로부터 연장된 제1 개구(811)와, 제1 개구(811)로부터 제1 주 표면으로부터 멀리 위치한 패키지 층(810)의 적어도 제2 주 표면(816)까지 연장된 제2 개구(813)를 포함한다. 제1 및 제2 개구는 표면(821, 823)이 닿는 정점(826)을 규정하는 여러 방향으로 연장된 표면(821, 823)을 가질 수 있다. 유전체 재료(850)는 일반적으로 제1 전도성 요소(814A, 814B)를 피복한다. 전도성 패드(806A, 806B)에 제1 전도성 요소(814A, 814B)를 상호접속하는 것은 도 41을 참조해서 상기 설명한 것과 같이 될 수 있다.
도 44는 제2 전도성 요소(855A, 855B)가 유전체 재료에 의해 전도성 패드(806A, 806B)로부터 분리되지 않은 콘택 면을 갖는, 상기 설명한 실시예(도 42)와 유사한 실시예(도 43)의 변형예를 나타낸다.
도 45는 도 2를 참조해서 앞서 설명한 실시예의 변형예에 따른 마이크로전자 조립체(990)를 나타낸다. 본 예에서, 소자 웨이퍼(901)의 전도성 패드(906)로부터 연장된 제1 전기 전도성 요소(914)는, 패키지 층의 두께 방향(922)에서 패키지 층(910)을 통해 함께 연장하는 개구(911, 913)의 안쪽 면의 윤곽과 일치하지 않는다. 도 45에 나타낸 바와 같이, 제1 전도성 요소는 전도성 패드(906)의 상면(907)과 접촉하도록 패키지 층의 두께 방향으로 연장하는 원통형 또는 절두 원추형의 부분을 가질 수 있다.
유전체 영역(928)은 일반적으로 전도성 패드(906)의 상면(907)과 접촉하는 개구(911, 913) 내에 제공되는데, 제1 전도성 요소는 이 유전체 영역을 통해 연장된다. 유전체 영역의 일부(928A)는 패키지 층의 바깥쪽을 향하는 면(926) 위에 위치할 수 있다. 유전체 영역(928)의 표면에 노출된 전기 전도성 패드(916)는 전도성 요소(914)의 일부로서 제공될 수 있으며, 유전체 영역(928)의 상단에 배치될 수 있다. 이와 달리, 전기 전도성 패드(916)를 제공하지 않아도 된다.
마이크로전자 조립체(990)는 도 6 내지 도 13을 참조해서 앞서 설명한 것과 유사한 방식으로 제조될 수 있는데, 유전체 영역(928)이 유전체 재료를 증착함으로써 개구(911, 913)를 충전하도록 형성된다는 점이 다르다. 이러한 유전체 영역(928)은 일반적으로 유전체 영역의 두께 및 재료의 탄성 계수의 조합에 의해 결정되는 바와 같이 컴플라이언트하게 될 수 있는 폴리머 재료로 이루어질 수 있다. 유전체 영역을 형성한 후에, 유전체 영역(928)을 통해 연장하는 구멍(aperture)을 형성해서 전도성 패드(906)의 적어도 일부를 노출시킨다. 이 구멍은 원통형 또는 절두 원추형 중의 적어도 하나의 형태가 될 수 있다. 전기 전도성 층 또는 충전부(filling), 예를 들어 금속 또는 전도성 금속 화합물을 구멍에 제공하여, 제1 전도성 요소(914)의 세로 방향으로 연장하는 부분을 형성할 수 있다. 이후, 노출된 전도성 패드 부분(916)을 유전층(928)의 표면 위에 형성할 수 있다.
도 46은 도 45에 나타낸 실시예의 변형예를 나타낸다. 본 변형예에서, 제2 전기 전도성 요소(954)는, 도 4와 관련해서 앞서 설명한 제2 전도성 요소(164)와 유사하며, 소자 웨이퍼(901)의 노출된 면에 노출되며, 전도성 패드(906)와 전기적으로 접속된다.
도 47은 도 46에 나타낸 실시예의 변형예로서, 본 예에서는 제2 유전체 영역(938)이 상부면(907)과 반대 방향의 전도성 패드(906)의 하부면(909) 위에 위치한다. 이 경우, 제1 전도성 요소의 세로 방향으로 연장하는 원통형 또는 절두 원추형 부분(914A)은 전도성 패드(906)를 통해 소자 웨이퍼(901)의 바깥쪽을 향하는 뒷면(950)에 노출된 전기 전도성 패드 부분(918)까지 연장될 수 있다. 이 경우, 세로 방향으로 연장된 부분(914A)은 패키지 층 및 소자 웨이퍼의 개구(911, 913, 915) 중의 임의의 개구의 안쪽 면의 윤곽과 일치하지 않도록 해도 된다. 마이크로전자 조립체(도 47)의 제조는, 유전체 영역(928, 938)이 개구(911, 913, 915) 내에 형성된다는 점이 상이한데, 이후 전도성 패드(906)와 유전체 영역(928, 938)을 통해 연장하는 원통형 또는 원뿔대 형태의 개구를, 레이저 어블레이션이나 미세 연마 입자 스트림(예를 들어, "샌드 블라스팅") 등의 기술을 사용해서 형성한다. 이후, 일례로, 마이크로전자 조립체의 반대쪽 면에 노출될 수 있는 전도성 패드(916, 918)를 형성할 수 있다.
도 48은 도 47에 나타낸 실시예의 변형예에 따른 마이크로전자 조립체(1090)를 나타내는데, 본 예에서는 제2 전도성 요소(1054)가 전도성 패드(1006)의 두께를 관통해서 연장될 수 있다. 일례로, 마이크로전자 조립체(1090)의 제조 공정에서는, 소자 웨이퍼(1001)의 하부면(1050)으로부터의 방향에서, 예를 들어 에칭, 레이저 어블레이션, 미세 연마 입자 스트리밍 등에 의해 전도성 패드(1006)를 패터닝하는 과정을 포함하는, 소자 웨이퍼(1001)에 개구(1015)를 형성하는 과정을 포함할 수 있다. 이러한 패터닝은 소자 웨이퍼와 패키지 층(1010) 사이의 접착층(1008)의 존재에 의해 제한될 수 있다. 개구(1015)에 유전층(1038)을 형성한 후에, 개구(1015) 내에서 연장하는 제2 전도성 요소(1054)를 형성할 수 있다.
도 49는 제1 전기 전도성 요소(1114)와 제2 전기 전도성 요소(1154)가 패키지 층(1110)의 두께 내의 위치에서 만나는 변형예를 나타낸다. 이 경우, 제2 전도성 요소(1154)는 소자 웨이퍼(1101)의 전기 전도성 패드(1106)를 통해 연장된다.
도 50에 나타낸 바와 같이, 실시예(도 49)의 변형예에서, 제2 전도성 요소(1254)는 소자 웨이퍼(1201)의 개구(1215)의 안쪽 면의 윤곽에 일치하는 부분(1254B)을 포함할 수 있다. 그러나, 도 50에 나타낸 바와 같이, 패키지 층(1210)의 두께 내에서 연장하는 부분(1254A)은 이 부분(1254A)이 연장하는 개구(1213)의 안쪽 면의 윤곽과 일치하지 않아도 된다.
도 51은 상기 설명한 실시예(도 43)의 변형예에 의한 마이크로전자 조립체를 나타내는데, 본 변형예에서, 마이크로전자 요소(1310)의 제1 및 제2 전도성 패드(1306a, 1306b)는 제1 요소(1310)의 상대적으로 넓은 관통 개구(1313) 내에 적어도 실질적으로 노출된다. 패드와 분리된 전도성 요소(1314A, 1314B)는 개구의 안쪽 면을 따라 연장하며, 제1 요소의 주 표면(1320) 위에 위치하는 유전층(1318)의 개구(1316A, 1316B) 내에 노출될 수 있다.
도 52는 상기 설명한 실시예(도 51)의 다른 변형예에 의한 전도성 요소를 제조하는 방법의 단계를 나타낸다. 이 경우, 상기 설명한 기술 중의 하나를 사용해서, 제1 요소의 두께를 통해 연장하며 유전체 재료(1318)로 충전되는 개구(1313)를 형성한다. 이어서, 도 53에 나타낸 바와 같이, 전도성 패드(1306A, 1306B)와 접촉하도록 유전체 영역(1318)을 통해 연장하는, 상기 설명한 요소(도 45)와 유사한 전도성 요소(1314)를 형성할 수 있다. 선택적으로, 전기 전도성 패드(1315A, 1315B)는 전도성 요소(1314A, 1314B)의 상단에 제공될 수 있으며, 이들은 외부 부품과의 상호접속을 위해 노출되는 것이 일반적이다.
도 54를 참조해서, 상기 설명한 실시예(도 22~도 34)의 변형예에 의한 마이크로전자 조립체를 제조하는 방법에 대하여 설명한다. 도 54에 나타낸 바와 같이, 제1 요소(1410)(예를 들어, 10 ppm/℃보다 작은 CTE를 갖는 요소)의 주 표면으로부터 연장하는 개구(1413)를 형성한다. 일례로, 제1 요소는 반도체 재료 또는 유전체 재료로 이루어질 수 있다. 이어서, 제1 요소(1410)는 유전체 재료로 충전되며, 이 유전체 재료는 제1 요소의 주 표면(1420) 위에 층을 형성할 수 있다. 도 55를 참조하면, 제1 요소(1410)가, 전기 전도성 패드(1406)를 갖는 마이크로전자 요소(1402)와의 접착에 의해 조립된다. 도 55에는 전기 전도성 패드 중의 하나만 도시하고 있다.
이어서, 상기 설명한 것(도 26)과 유사하게, 도 56에 나타낸 바와 같이, 마이크로전자 요소의 감소된 두께(1411)를, 앞서 설명한 바와 같이 그라인딩, 래핑, 폴리싱 또는 이들의 조합에 의해 달성한다. 이어서, 이 구조체를 캐리어(1430)(도 57)와 조립하고, 개구(1413) 위의 제1 요소(1410)의 두께를, 개구(1413)가 제1 요소(도 58)의 표면(1417)에 노출될 때까지 감소시킬 수 있다.
유전층(1419)은 도 59에 나타낸 바와 같이, 표면(1417)의 상단에 형성될 수 있다. 이후, 표면(1417)(도 60)의 위와 개구(1416) 내의 유전체 재료를 통해 연장하는 개구(1432)를 형성해서, 전도성 패드(1406)의 일부를 노출시킬 수 있다. 일반적으로, 상부 면(1409)[즉, 마이크로전자 요소(1402)로부터 먼 쪽을 향해 있는 면]의 일부가 개구(1432) 내에 노출된다. 그러나, 일부 경우에, 개구(1432)는 패드(1406) 내의 개구의 안쪽 면이 노출되도록 패드(1406)를 통해 연장될 수 있다.
도 61은 전기 전도성 요소(1414) 및 전기 전도성 요소(1414) 상의 전기 전도성 패드(1420)를 형성하기 위한 하나 이상의 단계에서 금속을 증착한 후속 단계를 나타낸다. 패드(1420)는 제1 요소(1417)의 표면과 유전층(1419) 위에 배치해도 되고 배치하지 않아도 된다. 도 61은 전도성 요소가 속이 비어 있지 않은, 즉 금속으로 채워진 예를 나타낸다. 도 61에 나타낸 단계를 수행한 후에, 마이크로전자 요소(1402)로부터 캐리어를 제거해서, 도 62에 나타낸 것과 같은 구조체를 만든다.
도 63은 도 62에 나타낸 실시예의 변형예로서, 본 변형예에서는, 전도성 요소(1424)가, 예를 들어 개구(1432)의 안쪽 면을 피복하기 위해 금속을 증착하는 것에 의해 형성되는 속이 빈(hollow) 구조체가 될 수 있다. 도 62 또는 도 63에 나타낸 예에서의 전도성 요소는 유전체 재료의 개구(1432)의 윤곽과 일치하지만, 제1 요소(1410)에 처음 만든 개구(1413)의 윤곽에는 일치하지 않는 환형 구조가 될 수 있다. 전도성 패드(1430)는 전도성 요소(1424) 위에 위치할 수 있으며, 전도성 요소로부터 멀어지는 하나 이상의 가로 방향(1440)으로 연장할 수 있다. 측면 방향은 제1 요소의 표면(1417)이 연장하는 방향이다.
마이크로전자 조립체의 구조 및 제조와 마이크로전자 조립체를 상위 레벨의 조립체로 구성하는 것은, 2010년 12월 2일에 출원된 동일 양수인의 미국 가출원 제61/419,037호, 미국출원 제12/958,866호, 2010년 7월 23일에 출원된 미국 가출원 제12/842,717호, 제12/842,651호, 제12/842,612호, 제12/842,669호, 제12/842,692호, 제12/842,587호 중의 하나 이상에 개시된 구조 및 제조 단계를 포함할 수 있으며, 이들 문헌의 내용을 본 명세서에서 참조에 의해 원용한다. 상기 설명한 구조는 특별한 3차원 상호접속 능력을 제공한다. 이들 능력은 어떠한 타입의 칩에도 사용할 수 있다. 일례로, 다음의 칩의 조합은 상기 설명한 것과 같은 구조에 포함될 수 있다: (i) 프로세서 및 프로세서와 함께 사용되는 메모리; (ii) 동일 타입의 다수의 메모리 칩; (iii) DRAM 및 SRAM 등의 다양한 타입의 다수의 메모리 칩; (iv) 이미지 센서 및 이미지 센서로부터의 이미지를 처리하는 데에 사용되는 이미지 프로세서; (v) 주문형 집적회로("ASIC") 및 메모리. 상기 설명한 구조는 다양한 전자 시스템의 구성에 사용될 수 있다. 예를 들어, 본 발명의 추가의 실시예에 따른 시스템(1500)은 다른 전자 부품(1508, 1210)과 함께 상기 설명한 것과 같은 구조체(1506)를 포함한다. 도시한 예에서, 부품(1508)은 마이크로전자 요소이며, 부품(1510)은 디스플레이 스크린이지만, 임의의 다른 부품을 사용해도 된다. 물론, 도 64에는 간단히 나타내기 위해 2개의 부품만을 도시했지만, 본 시스템은 이러한 부품을 임의의 개수만큼 포함하는 구성이 가능하다. 앞서 설명한 구조체(1506)는 도 1 또는 도 2 내지 도 63 중의 임의의 도면과 관련해서 앞서 설명한 마이크로전자 조립체가 될 수 있다. 또 다른 예로서, 이들 모두를 설치하는 것도 가능하고, 이러한 구조체를 임의의 개수만큼 사용해도 된다. 구조체(1506)와 부품(1508, 1510)은 점선으로 개략적으로 나타낸 공통의 하우징(1501)에 설치하고, 필요에 따라 서로 전기적으로 상호접속해서 원하는 회로를 구성할 수 있다. 도시한 시스템은 유연성을 갖는 인쇄회로기판 등의 회로판(1502)을 포함하는데, 이러한 회로판은 부품들을 서로 연결하는 다수의 전도체(1504)를 포함하지만, 도 64는 이들 중 하나만 도시하고 있다. 이러한 구성은 예에 불과하고, 전기적 접속을 구성하기 위한 어떠한 적절한 구조체도 사용할 수 있다. 하우징(1501)은 셀폰(celluar telephone) 또는 휴대정보단말기(PDA)에서 사용할 수 있는 휴대형 하우징인 것으로 도시되어 있으며, 스크린(1510)은 하우징의 표면에 노출되어 있다. 구조체(1506)는 이미징 칩과 같은 감광성(light-sensitive) 요소를 포함하며, 광을 구조체로 향하게 하기 위한 렌즈(1511) 등의 광학 소자를 설치해도 된다. 도 64에 간단히 나타낸 시스템은 일례에 불과하며, 데스크톱 컴퓨터, 라우터 등과 같은 고정형 구조체로서 일반적으로 고려되는 시스템도 앞서 설명한 구조체를 사용해서 만들 수 있다.
상기 설명한 특징들 및 다른 변형예 또는 조합등은 본 발명의 범위를 벗어남이 없이 사용할 수 있으며, 이상의 설명은 본 발명의 범위를 제한하기 위한 것이 아니라 예로서 설명하기 위한 것임을 알아야 한다.
본 발명을 특정의 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 나타내는 예에 불과하다는 것을 이해하여야 한다. 따라서, 당업자라면 예시한 실시예에 대해 많은 변형이 가능하고, 청구범위에 의해 정의되는 본 발명의 범위를 벗어남이 없이 다른 구성을 실시할 수 있다.

Claims (52)

  1. 마이크로전자 조립체에 있어서,
    반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소;
    상기 제1 요소에 부착되고, 상기 제1 요소의 표면과 대면하는 주 표면(major surface)을 가지며, 상기 주 표면에 다수의 전도성 패드(conductive pad)가 노출되어 있고, 내부에 능동의 반도체 소자를 구비하는 마이크로전자 요소(microelectronic element);
    상기 제1 요소의 노출된 면으로부터 상기 제1 요소의 상기 마이크로전자 요소와 대면하는 면을 향해 연장된 제1 개구(opening) 및 상기 제1 개구로부터 상기 다수의 전도성 패드 중의 제1 전도성 패드까지 연장된 제2 개구; 및
    상기 제1 개구 및 제2 개구 내에서 연장하고, 상기 다수의 전도성 패드 중의 하나 이상의 전도성 패드와 접촉(contact)하는 전도성 요소(conductive element)
    를 포함하며,
    상기 제1 개구와 상기 제2 개구가 만나는 위치에서, 상기 제1 개구의 안쪽 면(interior surface)과 상기 제2 개구의 안쪽 면이 상기 마이크로전자 요소의 주 표면에 대하여 각각 상이한 각도로 연장되어 있는 것을 특징으로 하는 마이크로전자 조립체.
  2. 마이크로전자 조립체에 있어서,
    반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소;
    상기 제1 요소에 부착되고, 상기 제1 요소의 표면과 대면하는 주 표면을 가지며, 상기 주 표면에 다수의 전도성 패드(conductive pad)가 노출되어 있고, 내부에 능동의 반도체 소자를 구비하는 마이크로전자 요소;
    상기 제1 요소의 노출된 면으로부터 상기 제1 요소의 상기 마이크로전자 요소와 대면하는 면을 향해 연장된 제1 개구(opening) 및 상기 제1 개구로부터 상기 다수의 전도성 패드 중의 제1 전도성 패드를 통해 연장된 제2 개구; 및
    상기 제1 및 제2 개구 내에서 연장하고, 상기 다수의 전도성 패드 중의 하나 이상의 전도성 패드와 접촉(contact)하는 전도성 요소
    를 포함하며,
    상기 제1 개구와 상기 제2 개구가 만나는 위치에서, 상기 제1 개구의 안쪽 면(interior surface)과 상기 제2 개구의 안쪽 면이 상기 마이크로전자 요소의 주 표면에 대하여 각각 상이한 각도로 연장되어 있는 것을 특징으로 하는 마이크로전자 조립체.
  3. 제1항 또는 제2항에 있어서,
    상기 전도성 요소는 상기 제1 개구 및 상기 제2 개구 중의 하나 이상의 개구의 안쪽 면의 윤곽(contour)에 일치하는, 마이크로전자 조립체.
  4. 제1항 또는 제2항에 있어서,
    상기 전도성 요소는 상기 제1 개구 및 상기 제2 개구 중의 하나 이상의 개구의 안쪽 면의 윤곽과 다른 형상을 갖는, 마이크로전자 조립체.
  5. 제1항 또는 제2항에 있어서,
    상기 전도성 요소는 원통형 또는 절두 원추형(frusto-conical) 중의 하나 이상의 형상을 갖는, 마이크로전자 조립체.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 요소는 내부에 능동의 반도체 소자(active semiconductor device)를 구비하지 않는 캐리어(carrier)인 것인, 마이크로전자 조립체.
  7. 제6항에 있어서,
    상기 제1 요소는 내부에 하나 이상의 수동 회로(passive circuit)를 더 포함하는, 마이크로전자 조립체.
  8. 제7항에 있어서,
    상기 하나 이상의 수동 회로는 인덕터, 저항, 또는 커패시터를 포함하는 그룹에서 선택된 하나 이상을 포함하는, 마이크로전자 조립체.
  9. 제6항에 있어서,
    상기 캐리어는 상기 마이크로전자 요소를 기계적으로 지지하는, 마이크로전자 조립체.
  10. 제1항 또는 제2항에 있어서,
    상기 제1 요소는 제1 두께를 가지며, 상기 마이크로전자 요소는 상기 제1 두께와 같거나 이보다 작은 제2 두께를 갖는, 마이크로전자 조립체.
  11. 제1항 또는 제2항에 있어서,
    상기 마이크로전자 요소의 주 표면은 앞면이며, 상기 마이크로전자 요소는 상기 앞면과 반대 방향을 향하는 뒷면을 포함하고,
    상기 뒷면으로부터 연장되며 상기 하나 이상의 전도성 패드 중의 적어도 일부를 노출시키는 개구와, 상기 마이크로전자 요소의 개구 내에서 연장하며 상기 전도성 패드와 전기적으로 접속되는 제2 전도성 요소를 더 포함하는 마이크로전자 조립체.
  12. 제11항에 있어서,
    상기 마이크로전자 요소는 다수의 개구를 포함하며,
    상기 제2 개구 내에서 연장하며 상기 전도성 패드와 전기적으로 접속되는 다수의 제2 전도성 요소를 포함하는 마이크로전자 조립체.
  13. 제12항에 있어서,
    상기 제2 전도성 요소는 상기 다수의 전도성 패드와 각각 전기적으로 접속되는, 마이크로전자 조립체.
  14. 마이크로전자 조립체에 있어서,
    반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소;
    상기 제1 요소에 부착되고, 상기 제1 요소의 표면과 대면하는 주 표면을 가지며, 상기 주 표면에, 노출된 상면과 상기 상면과 반대 방향을 향하는 하면을 구비하는 다수의 전도성 패드(conductive pad)가 노출되고, 내부에 능동의 반도체 소자를 구비하는 마이크로전자 요소;
    상기 제1 요소의 제1 개구 내에서 연장하며, 상기 전도성 패드 중의 하나 이상의 전도성 패드의 상면과 접촉하는 제1 전도성 요소; 및
    상기 마이크로전자 요소의 제2 개구를 통해 연장하며, 상기 전도성 패드 중의 하나 이상의 전도성 패드와 접촉하는 제2 전도성 요소
    를 포함하며,
    상기 제1 전도성 요소와 상기 제2 전도성 요소는, 상기 마이크로전자 조립체의 외부에 있는 하나 이상의 부품과의 전기 전도성 상호접속을 위해, 상기 마이크로전자 조립체의 서로 반대 방향을 향하는 면에 노출되어 있는 것을 특징으로 하는 마이크로전자 조립체.
  15. 제14항에 있어서,
    상기 제1 개구의 안쪽 면과 상기 제2 개구의 안쪽 면은 상기 하나 이상의 전도성 패드의 상면 및 하면으로부터 각각 멀어지는 방향으로 상이한 제1 각도 및 제2 각도로 각각 연장되어 있는, 마이크로전자 조립체.
  16. 제14항에 있어서,
    상기 마이크로전자 요소는 다수의 제2 개구를 포함하며,
    상기 제2 개구 내에서 연장하며 상기 전도성 패드와 전기적으로 접속되고 상기 제1 개구 내에서 연장하는 제1 전도성 요소와 전기적으로 접속되는 다수의 제2 전도성 요소를 더 포함하는 마이크로전자 조립체.
  17. 제14항에 있어서,
    상기 제1 요소는 내부에 하나 이상의 수동 회로를 더 포함하는 마이크로전자 조립체.
  18. 제14항에 있어서,
    상기 제1 요소의 개구는, 상기 제1 요소의 뒷면으로부터 앞면을 향해 연장하는 제3 개구와, 상기 제3 개구로부터 연장하고 상기 하나 이상의 전도성 패드의 상면의 적어도 일부를 노출시키는 제4 개구를 포함하고,
    상기 제1 전도성 요소는 적어도 상기 제3 개구 내에서 그리고 상기 제4 개구를 통해 연장하여, 상기 하나 이상의 전도성 패드의 상면과 접촉하는, 마이크로전자 조립체.
  19. 제1항 또는 제2항에 있어서,
    상기 전도성 요소는 상기 제1 개구 및 상기 제2 개구 중의 하나 이상의 개구의 안쪽 면의 윤곽과 다른 형상을 갖는, 마이크로전자 조립체.
  20. 제1항 또는 제2항에 있어서,
    상기 전도성 요소는 원통형 또는 절두 원추형(frusto-conical) 중의 하나 이상의 형상을 갖는, 마이크로전자 조립체.
  21. 제20항에 있어서,
    상기 전도성 요소는 상기 제1 요소의 노출된 면 부근의 제1 폭(width)으로부터 상기 마이크로전자 요소의 전도성 패드 부근의 제2 폭까지 균일하게 폭이 감소된 구성을 갖는, 마이크로전자 조립체.
  22. 제1항 또는 제2항에 있어서,
    상기 전도성 요소는 상기 제1 개구 및 상기 제2 개구 중의 하나 이상의 개구의 안쪽 면의 윤곽(contour)에 일치하는, 마이크로전자 조립체.
  23. 제1항 또는 제2항에 있어서,
    상기 제2 개구 내의 전도성 요소의 일부는 상기 제2 개구의 안쪽 면의 윤곽과 일치하는, 마이크로전자 조립체.
  24. 제23항에 있어서,
    상기 제1 개구 및 상기 제2 개구 내에서 연장하는 상기 전도성 요소의 일부는 원통형 또는 절두 원추형 중의 하나 이상의 형상을 갖는, 마이크로전자 조립체.
  25. 제20항에 있어서,
    상기 전도성 요소의 제1 부분은 상기 제1 요소의 노출된 면 부근의 제1 폭(width)으로부터 상기 제2 개구 내의 제1 위치에서의 제2 폭까지 균일하게 폭이 감소되며, 상기 전도성 요소의 제2 부분은 상기 마이크로전자 요소의 뒷면 부근의 제3 폭으로부터 상기 제1 위치에서의 제4 폭까지 균일하게 폭이 감소된 구성을 갖는, 마이크로전자 조립체.
  26. 제14항에 있어서,
    상기 마이크로전자 요소의 제2 개구는 상기 마이크로전자 요소의 뒷면으로부터 상기 전도성 패드를 통해 연장하고, 상기 제2 전도성 요소는 상기 전도성 패드를 통해 연장하며, 상기 제1 개구 내의 위치에서 상기 제1 전도성 요소에 전기적으로 연결되는, 마이크로전자 조립체.
  27. 제26항에 있어서,
    상기 제1 전도성 요소는 상기 마이크로전자 요소 내의 제2 개구의 윤곽과 일치하는, 마이크로전자 조립체.
  28. 제26항에 있어서,
    상기 제1 전도성 요소는 상기 마이크로전자 요소 내의 제2 개구의 윤곽과 상이한 형상을 갖는, 마이크로전자 조립체.
  29. 제1항, 제2항, 또는 제14항 중의 어느 한 항에 따른 구조체와 상기 구조체에 전기적으로 연결된 하나 이상의 전자 부품을 포함하는 것을 특징으로 하는 시스템.
  30. 제29항에 있어서,
    상기 전자 부품과 상기 구조체가 설치되는 하우징을 더 포함하는 시스템.
  31. 마이크로전자 조립체를 형성하는 방법에 있어서,
    (a) 반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소를 마이크로전자 조립체에 부착하는 부착 단계로서, 상기 제1 요소의 제1 면이 상기 마이크로전자 요소의 주 표면과 대면하도록 부착되며, 상기 마이크로전자 요소가 상기 주 표면에 노출된 상면을 갖는 하나 이상의 전기 전도성 패드와 상기 주 표면에 이웃하는 능동의 반도체 소자를 구비하는, 부착 단계;
    (b) 상기 제1 요소를 통해 연장하며 상기 하나 이상의 전도성 패드의 상면과 접촉하는 제1 전도성 요소를 형성하는 단계; 및
    (c) 상기 단계 (b)를 수행하기 이전 또는 이후에, 상기 마이크로전자 요소를 통해 연장하며, 상기 제1 전도성 패드 또는 제2 전도성 패드 중의 하나 이상의 전도성 패드와 상기 주 표면에서 접촉하는 제2 전도성 요소를 형성하는 단계
    를 포함하는 것을 특징으로 하는 마이크로전자 조립체 형성 방법.
  32. 제31항에 있어서,
    상기 제1 전도성 요소와 상기 제2 전도성 요소는 상기 마이크로전자 조립체의 서로 반대 방향을 향하는 면에 노출된, 마이크로전자 조립체 형성 방법.
  33. 제31항에 있어서,
    상기 마이크로전자 요소는 다이싱 레인(dicing lane)에서 서로 부착된 다수의 칩을 포함하며,
    상기 마이크로전자 조립체를, 상기 다이싱 레인을 따라, 상기 다수의 칩 중의 하나 이상의 칩을 각각 포함하는 유닛으로 분리하는 단계를 더 포함하는 마이크로전자 조립체 형성 방법.
  34. 제33항에 있어서,
    상기 제1 요소는 내부에 능동의 반도체 소자를 구비하지 않는 캐리어(carrier)인 것인, 마이크로전자 조립체 형성 방법.
  35. 제34항에 있어서,
    상기 제1 요소는 내부에 하나 이상의 수동 소자를 더 포함하는, 마이크로전자 조립체 형성 방법.
  36. 제34항에 있어서,
    상기 캐리어는 상기 마이크로전자 요소를 기계적으로 지지하는, 마이크로전자 조립체 형성 방법.
  37. 제32항에 있어서,
    상기 제1 전도성 요소를 형성하는 단계는, 상기 부착 단계를 수행한 후에, 상기 제1 요소의 두께를 통해 연장하는 개구를 형성하는 단계와 상기 제1 요소의 개구 내에, 상기 개구 내에 노출된 하나 이상의 전도성 패드의 상면과 접촉하는 금속층을 증착하는 단계를 포함하는, 마이크로전자 조립체 형성 방법.
  38. 제31항에 있어서,
    상기 제2 전도성 요소를 형성하는 단계는, 상기 제2 개구 내에, 상기 마이크로전자 요소의 상기 개구 내에 노출된 하나 이상의 전도성 패드의 하면과 접촉하는 제2 금속층을 증착하는 단계를 포함하는, 마이크로전자 조립체 형성 방법.
  39. 마이크로전자 조립체를 형성하는 방법에 있어서,
    (a) 반도체 재료 또는 무기 유전 재료(inorganic dielectric material) 중의 하나 이상을 포함해서 이루어진 제1 요소를 마이크로전자 조립체에 부착하는 부착 단계로서, 상기 제1 요소의 제1 면이 상기 마이크로전자 요소의 주 표면과 대면하도록 부착하며, 상기 마이크로전자 요소가 상기 주 표면에 노출된 상면을 갖는 다수의 전기 전도성 패드와 상기 주 표면에 이웃하는 능동의 반도체 소자를 구비하는, 부착 단계;
    (b) 상기 제1 요소를 통해 연장하며 상기 하나 이상의 전도성 패드의 상면과 접촉하는 제1 전도성 요소를 형성하는 단계; 및
    (c) 상기 단계 (b)를 수행하기 이전 또는 이후에, 상기 마이크로전자 요소의 뒷면으로부터 상기 마이크로전자 요소의 폭을 감소시키는 단계 또는 상기 마이크로전자 요소 내에 상기 마이크로전자 요소의 뒷면으로부터 연장하는 개구를 형성하는 단계 중의 하나 이상의 단계를 수행하는 단계
    를 포함하며,
    상기 마이크로전자 요소 내의 제2 전도성 요소가 상기 뒷면에 노출된 것을 특징으로 하는 마이크로전자 조립체 형성 방법.
  40. 제39항에 있어서,
    상기 단계 (c)는 상기 마이크로전자 요소의 폭을 감소시키는 단계를 포함하는, 마이크로전자 조립체 형성 방법.
  41. 제39항에 있어서,
    상기 단계 (c)는 상기 마이크로전자 요소의 뒷면으로부터 연장하며 상기 제2 전도성 요소를 노출시키는 개구를 형성하는 단계를 포함하는, 마이크로전자 조립체 형성 방법.
  42. 제40항에 있어서,
    상기 단계 (c)는 상기 마이크로전자 요소의 폭을 감소시키는 단계를 수행한 후에, 상기 마이크로전자 요소의 감소된 뒷면으로부터 연장하고 상기 제2 전도성 요소를 노출시키는 개구를 형성하는 단계를 포함하는, 마이크로전자 조립체 형성 방법.
  43. 제31항 또는 제39항에 있어서,
    상기 제1 개구를 형성하는 단계는, 상기 제1 요소 내에 상기 제1 요소의 제1 면으로부터 주 표면을 향해 연장하는 개구를 형성하는 단계와, 상기 제1 요소 내에 상기 개구로부터 연장하며 하나 이상의 전도성 패드를 적어도 부분적으로 노출시키는 추가의 개구를 형성하는 단계를 포함하며,
    상기 개구의 안쪽 면과 상기 추가의 개구의 안쪽 면은 각도를 두고 서로 교차하도록 되어 있는, 마이크로전자 조립체 형성 방법.
  44. 제31항에 있어서,
    상기 마이크로전자 요소는 제1 마이크로전자 요소이며,
    상기 제2 마이크로전자 요소의 주 표면을 상기 제1 마이크로전자 요소의 뒷면에 부착하는 단계와, 상기 제2 마이크로전자 요소를 통해 연장하며 상기 제2 전도성 요소를 적어도 부분적으로 노출시키는 제3 개구를 형성하는 단계와, 상기 제3 개구 내에 상기 제2 전도성 요소와 접촉하는 제3 전도성 요소를 형성하는 단계를 더 포함하는 마이크로전자 조립체 형성 방법.
  45. 제44항에 있어서,
    상기 제1 전도성 요소와 상기 제3 전도성 요소는 상기 마이크로전자 조립체의 서로 반대 방향을 향하는 면에 노출된, 마이크로전자 조립체 형성 방법.
  46. 마이크로전자 조립체를 형성하는 방법에 있어서,
    제1 요소의 제1 면으로부터 상기 제1 요소의 적어도 일부분을 통해 상기 제1 표면으로부터 멀리 있는 제2 면을 향해 연장하는 제1 개구 내에, 상기 제1 면에 적어도 일부분이 노출된 제1 전도성 요소를 형성하는 단계;
    상기 제1 요소를 내부에 능동의 반도체 소자를 갖는 마이크로전자 요소에 부착하는 부착 단계로서, 상기 제1 요소의 제1 면이 상기 마이크로전자 요소의 주 표면과 대면하도록 부착하며, 상기 제1 전도성 요소가 상기 마이크로전자 요소의 주 표면에 노출된 하나 이상의 제2 전도성 요소의 위에 적어도 부분적으로 위치하는, 부착 단계;
    상기 마이크로전자 요소 내의 개구를 통해 그리고 상기 하나 이상의 제2 전도성 요소 중 하나의 제2 전도성 요소를 통해 연장하며, 상기 제1 전도성 요소와 접속하는 제3 전도성 요소를 형성하는 단계; 및
    상기 부착 단계 이후에, 상기 제1 요소의 제2 면에 노출되며 상기 제3 전도성 요소와 전기적으로 접속되는 콘택(contact)을 제공하도록 처리하는 단계
    를 포함하는 것을 특징으로 하는 마이크로전자 조립체 형성 방법.
  47. 제46항에 있어서,
    상기 제1 전도성 요소는 상기 제1 요소를 통해 부분적으로만 연장하도록 형성되며,
    상기 콘택을 형성하는 단계는 상기 제1 전도성 요소의 일부가 상기 제1 요소의 노출된 면에 노출될 때까지 상기 제1 요소의 노출된 면으로부터 상기 제1 요소의 폭을 감소시키는 단계를 포함하며, 상기 콘택은 상기 제1 요소 내의 개구와 정렬되는, 마이크로전자 조립체 형성 방법.
  48. 제47항에 있어서,
    상기 콘택을 제공하는 단계는 상기 제1 전도성 요소의 일부가 상기 노출된 면의 위로 원하는 거리만큼 돌출되고, 상기 마이크로전자 조립체의 외부 부품과의 전기적인 상호접속을 위한 포스트로서 노출될 때까지 상기 노출된 면으로부터 상기 제1 요소의 재료를 제거하는 단계를 포함하는, 마이크로전자 조립체 형성 방법.
  49. 제47항에 있어서,
    상기 방법은 상기 제1 요소에 상기 제2 면으로부터 상기 제1 요소의 개구까지 연장하는 하나 이상의 추가의 개구를 형성하는 단계를 더 포함하며,
    상기 콘택을 형성하는 단계는 상기 추가의 개구를 통해 연장하며 상기 제1 전도성 요소와 전기적으로 연결되는 비아(via)를 형성하는 단계를 포함하는, 마이크로전자 조립체 형성 방법.
  50. 제46항에 있어서,
    상기 제1 전도성 요소의 일부는 상기 제1 요소의 주 표면을 따라 연장하며, 상기 제1 전도성 요소의 일부의 위에 상기 하나 이상의 제2 전도성 요소가 위치하며, 상기 제1 전도성 요소의 일부에 상기 제3 전도성 요소가 접합되는, 마이크로전자 조립체 형성 방법.
  51. 제47항에 있어서,
    상기 제1 전도성 요소를 형성하는 단계는, 상기 제1 요소의 개구 내에 제4 전도성 요소를 상기 제1 전도성 요소와 동시에 형성하는 단계를 포함하며,
    상기 제3 전도성 요소를 형성하는 단계는, 상기 마이크로전자 요소의 개구를 통해, 그리고 상기 하나 이상의 제2 전도성 요소 중 상기 제3 전도성 요소가 통과한 상기 하나의 제2 전도성 요소와는 다른 제2 전도성 요소를 통해, 상기 제4 전도성 요소와 접하는 제5 전도성 요소를 형성하는 단계를 포함하는, 마이크로전자 조립체 형성 방법.
  52. 마이크로전자 조립체를 형성하는 방법에 있어서,
    (a) (i) 제1 면으로부터 제1 요소를 적어도 부분적으로 통해 상기 제1 면으로부터 떨어진 제2 면을 향해 연장하는 개구 내에, 정면에 일부분이 노출된 제1 전도성 요소를 형성하고, (ii) 상기 제1 요소의 일면을 따라 연장하며 상기 제1 전도성 요소로부터 멀어지는 방향으로 연장하는 금속성의 재분배 층(redistribution layer: RDL)을 형성하는 단계;
    (b) 상기 제1 요소를 상기 제1 요소를 내부에 능동의 반도체 소자를 갖는 마이크로전자 요소에 부착하는 부착 단계로서, 상기 제1 요소의 제1 면이 상기 마이크로전자 요소의 주 표면과 대면하도록 되고, 상기 RDL이 상기 마이크로전자 요소의 주 표면에 노출된 다수의 전도성 패드 중 하나 이상의 전도성 패드와 병치되는, 부착 단계;
    (c) 상기 마이크로전자 요소의 개구를 통해 그리고 상기 하나 이상의 전도성 패드를 통해 연장하며, 상기 RDL과 접촉하는 제2 전도성 요소를 형성하는 단계; 및
    (d) 상기 부착 단계를 수행한 후에, 상기 제1 요소의 제2 면에 노출되고, 상기 제1 전도성 요소와 전기적으로 연결되는 콘택(contact)을 형성하는 단계
    를 포함하는 것을 특징으로 하는 마이크로전자 조립체 형성 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101195786B1 (ko) 2008-05-09 2012-11-05 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 칩 사이즈 양면 접속 패키지의 제조 방법
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8709933B2 (en) * 2011-04-21 2014-04-29 Tessera, Inc. Interposer having molded low CTE dielectric
US20130221469A1 (en) * 2012-02-29 2013-08-29 Dongbu Hitek Co., Ltd. Semiconductor package and method of fabricating the same
TWI483364B (zh) * 2012-08-31 2015-05-01 Chipmos Technologies Inc 半導體裝置及其製造方法
US9209164B2 (en) 2012-11-13 2015-12-08 Delta Electronics, Inc. Interconnection structure of package structure and method of forming the same
US8884427B2 (en) 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure
CN104377187B (zh) * 2013-08-16 2017-06-23 碁鼎科技秦皇岛有限公司 Ic载板、具有该ic载板的半导体器件及制作方法
US9252054B2 (en) 2013-09-13 2016-02-02 Industrial Technology Research Institute Thinned integrated circuit device and manufacturing process for the same
JP5846185B2 (ja) * 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
TWI581325B (zh) * 2014-11-12 2017-05-01 精材科技股份有限公司 晶片封裝體及其製造方法
CN105870138A (zh) * 2015-02-05 2016-08-17 精材科技股份有限公司 晶片封装体及其制造方法
JP6502751B2 (ja) * 2015-05-29 2019-04-17 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US9691747B1 (en) 2015-12-21 2017-06-27 International Business Machines Corporation Manufacture of wafer—panel die package assembly technology
US9929230B2 (en) 2016-03-11 2018-03-27 International Business Machines Corporation Air-core inductors and transformers
US10204889B2 (en) * 2016-11-28 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming thereof
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
TWI708358B (zh) * 2017-07-11 2020-10-21 聯華電子股份有限公司 半導體裝置及其製造方法
US10957625B2 (en) * 2017-12-29 2021-03-23 Micron Technology, Inc. Pillar-last methods for forming semiconductor devices
US11652036B2 (en) * 2018-04-02 2023-05-16 Santa Clara Via-trace structures
DE102018131386A1 (de) * 2018-12-07 2020-06-10 Osram Opto Semiconductors Gmbh Verfahren zur herstellung von optoelektronischen halbleiterbauteilen und optoelektronisches halbleiterbauteil
US11309285B2 (en) * 2019-06-13 2022-04-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same
US11315831B2 (en) 2019-07-22 2022-04-26 International Business Machines Corporation Dual redistribution layer structure
TWI739182B (zh) * 2019-10-24 2021-09-11 欣興電子股份有限公司 載板結構及其製作方法
CN113410129B (zh) * 2021-08-19 2021-11-23 康希通信科技（上海）有限公司 半导体结构的制备方法及半导体结构
CN115732467A (zh) * 2021-08-30 2023-03-03 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024652A (ja) * 2004-07-06 2006-01-26 Tokyo Electron Ltd インターポーザおよびインターポーザの製造方法
JP2007158078A (ja) * 2005-12-06 2007-06-21 Zycube:Kk 半導体装置とその製造方法
KR20070115061A (ko) * 2006-05-30 2007-12-05 삼성전자주식회사 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지
KR100905784B1 (ko) * 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지

Family Cites Families (310)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
JPS60160645A (ja) 1984-02-01 1985-08-22 Hitachi Ltd 積層半導体集積回路装置
NL8403613A (nl) 1984-11-28 1986-06-16 Philips Nv Elektronenbundelinrichting en halfgeleiderinrichting voor een dergelijke inrichting.
US4765864A (en) 1987-07-15 1988-08-23 Sri International Etching method for producing an electrochemical cell in a crystalline substrate
EP0316799B1 (en) 1987-11-13 1994-07-27 Nissan Motor Co., Ltd. Semiconductor device
JPH02174255A (ja) 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
JPH03285338A (ja) 1990-04-02 1991-12-16 Toshiba Corp ボンディングパッド
JP2599044B2 (ja) 1991-06-11 1997-04-09 川崎重工業株式会社 高圧噴射ノズル
CA2051765C (en) 1990-09-20 1996-05-14 Shigetomo Matsui High pressure injection nozzle
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5229647A (en) 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
US5322816A (en) * 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5380681A (en) 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5511428A (en) 1994-06-10 1996-04-30 Massachusetts Institute Of Technology Backside contact of sensor microstructures
IL110261A0 (en) 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit
GB2292015B (en) 1994-07-29 1998-07-22 Plessey Semiconductors Ltd Trimmable inductor structure
US6826827B1 (en) 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
JP3186941B2 (ja) 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
US5703408A (en) 1995-04-10 1997-12-30 United Microelectronics Corporation Bonding pad structure and method thereof
US5821608A (en) 1995-09-08 1998-10-13 Tessera, Inc. Laterally situated stress/strain relieving lead for a semiconductor chip package
JP3311215B2 (ja) 1995-09-28 2002-08-05 株式会社東芝 半導体装置
US6284563B1 (en) 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5686762A (en) 1995-12-21 1997-11-11 Micron Technology, Inc. Semiconductor device with improved bond pads
JP2904086B2 (ja) 1995-12-27 1999-06-14 日本電気株式会社 半導体装置およびその製造方法
TW343210B (en) 1996-01-12 1998-10-21 Matsushita Electric Works Ltd Process for impregnating a substrate, impregnated substrate and products thereof
US5808874A (en) 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
US5700735A (en) 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JP3620936B2 (ja) 1996-10-11 2005-02-16 浜松ホトニクス株式会社 裏面照射型受光デバイスおよびその製造方法
US6143396A (en) 1997-05-01 2000-11-07 Texas Instruments Incorporated System and method for reinforcing a bond pad
JPH116949A (ja) 1997-06-17 1999-01-12 Nikon Corp 撮影レンズ鏡筒
JP3725300B2 (ja) 1997-06-26 2005-12-07 松下電器産業株式会社 Ａｃｆ接合構造
US6136458A (en) 1997-09-13 2000-10-24 Kabushiki Kaisha Toshiba Ferrite magnetic film structure having magnetic anisotropy
US6573609B2 (en) 1997-11-25 2003-06-03 Tessera, Inc. Microelectronic component with rigid interposer
EP0926723B1 (en) 1997-11-26 2007-01-17 STMicroelectronics S.r.l. Process for forming front-back through contacts in micro-integrated electronic devices
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP3447941B2 (ja) 1998-01-05 2003-09-16 株式会社東芝 半導体装置及びその製造方法
TW410392B (en) 1998-01-23 2000-11-01 Rohm Co Ltd Damascene interconnection and semiconductor device
US6982475B1 (en) 1998-03-20 2006-01-03 Mcsp, Llc Hermetic wafer scale integrated circuit structure
JP4207033B2 (ja) 1998-03-23 2009-01-14 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US5986343A (en) 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
US6492201B1 (en) 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6555913B1 (en) 1998-07-17 2003-04-29 Murata Manufacturing Co., Ltd. Electronic component having a coil conductor with photosensitive conductive paste
TW386279B (en) 1998-08-07 2000-04-01 Winbond Electronics Corp Inductor structure with air gap and method of manufacturing thereof
US6103552A (en) 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6261865B1 (en) 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
US6037668A (en) 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure
JP2000195896A (ja) 1998-12-25 2000-07-14 Nec Corp 半導体装置
JP3285338B2 (ja) 1999-03-08 2002-05-27 松下電器産業株式会社 情報記録媒体、情報記録再生方法および情報記録再生装置
JP2000299408A (ja) 1999-04-15 2000-10-24 Toshiba Corp 半導体構造体および半導体装置
US6181016B1 (en) 1999-06-08 2001-01-30 Winbond Electronics Corp Bond-pad with a single anchoring structure
US6368410B1 (en) 1999-06-28 2002-04-09 General Electric Company Semiconductor processing article
US6168965B1 (en) 1999-08-12 2001-01-02 Tower Semiconductor Ltd. Method for making backside illuminated image sensor
JP4139533B2 (ja) 1999-09-10 2008-08-27 大日本印刷株式会社 半導体装置とその製造方法
US6277669B1 (en) 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
JP2001127243A (ja) 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
JP3399456B2 (ja) 1999-10-29 2003-04-21 株式会社日立製作所 半導体装置およびその製造方法
US6507113B1 (en) 1999-11-19 2003-01-14 General Electric Company Electronic interface structures and methods of fabrication
JP3626058B2 (ja) 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP3684978B2 (ja) 2000-02-03 2005-08-17 セイコーエプソン株式会社 半導体装置およびその製造方法ならびに電子機器
US6498387B1 (en) 2000-02-15 2002-12-24 Wen-Ken Yang Wafer level package and the process of the same
US6586955B2 (en) 2000-03-13 2003-07-01 Tessera, Inc. Methods and structures for electronic probing arrays
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6472247B1 (en) 2000-06-26 2002-10-29 Ricoh Company, Ltd. Solid-state imaging device and method of production of the same
JP3951091B2 (ja) 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US6399892B1 (en) 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP3433193B2 (ja) 2000-10-23 2003-08-04 松下電器産業株式会社 半導体チップおよびその製造方法
EP1207015A3 (en) 2000-11-17 2003-07-30 Keltech Engineering, Inc. Raised island abrasive, method of use and lapping apparatus
JP2002162212A (ja) 2000-11-24 2002-06-07 Foundation Of River & Basin Integrated Communications Japan 堤体ひずみ計測センサ
US20020098620A1 (en) 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
KR100352236B1 (ko) 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
US6867123B2 (en) 2001-02-08 2005-03-15 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6498381B2 (en) 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
JP2002270718A (ja) 2001-03-07 2002-09-20 Seiko Epson Corp 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP2002359347A (ja) 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2002373957A (ja) 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003020404A (ja) 2001-07-10 2003-01-24 Hitachi Ltd 耐熱性低弾性率材およびそれを用いた装置
US6531384B1 (en) 2001-09-14 2003-03-11 Motorola, Inc. Method of forming a bond pad and structure thereof
US20030059976A1 (en) 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
JP2003124393A (ja) 2001-10-17 2003-04-25 Hitachi Ltd 半導体装置およびその製造方法
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
US20040051173A1 (en) 2001-12-10 2004-03-18 Koh Philip Joseph High frequency interconnect system using micromachined plugs and sockets
JP4202641B2 (ja) 2001-12-26 2008-12-24 富士通株式会社 回路基板及びその製造方法
TW517361B (en) 2001-12-31 2003-01-11 Megic Corp Chip package structure and its manufacture process
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US6743660B2 (en) 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
JP3998984B2 (ja) * 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
US6908784B1 (en) 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP2003282791A (ja) 2002-03-20 2003-10-03 Fujitsu Ltd 接触型センサ内蔵半導体装置及びその製造方法
JP4365558B2 (ja) 2002-04-08 2009-11-18 株式会社テクノ高槻 電磁振動型ダイヤフラムポンプ
JP2003318178A (ja) 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
ATE493760T1 (de) 2002-05-20 2011-01-15 Imagerlabs Inc Bilden einer integrierten mehrsegmentschaltung mit isolierten substraten
JP2004014657A (ja) 2002-06-05 2004-01-15 Toshiba Corp 半導体チップおよびその製造方法、ならびに三次元積層半導体装置
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6716737B2 (en) 2002-07-29 2004-04-06 Hewlett-Packard Development Company, L.P. Method of forming a through-substrate interconnect
US7030010B2 (en) 2002-08-29 2006-04-18 Micron Technology, Inc. Methods for creating electrophoretically insulated vias in semiconductive substrates and resulting structures
US6903442B2 (en) 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US7329563B2 (en) 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
US6853046B2 (en) 2002-09-24 2005-02-08 Hamamatsu Photonics, K.K. Photodiode array and method of making the same
EP2506305B1 (en) 2002-09-24 2014-11-05 Hamamatsu Photonics K. K. Method for manufacturing a photodiode array
JP4440554B2 (ja) 2002-09-24 2010-03-24 浜松ホトニクス株式会社 半導体装置
JP2004128063A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
US20040104454A1 (en) 2002-10-10 2004-06-03 Rohm Co., Ltd. Semiconductor device and method of producing the same
TW569395B (en) 2002-10-30 2004-01-01 Intelligent Sources Dev Corp Method of forming a stacked-gate cell structure and its NAND-type flash memory array
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US6936913B2 (en) 2002-12-11 2005-08-30 Northrop Grumman Corporation High performance vias for vertical IC packaging
JP3918935B2 (ja) 2002-12-20 2007-05-23 セイコーエプソン株式会社 半導体装置の製造方法
US6878633B2 (en) 2002-12-23 2005-04-12 Freescale Semiconductor, Inc. Flip-chip structure and method for high quality inductors and transformers
JP4072677B2 (ja) 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
JP2004356618A (ja) 2003-03-19 2004-12-16 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
SG137651A1 (en) 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
JP3680839B2 (ja) 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
EP1519410A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
US6908856B2 (en) 2003-04-03 2005-06-21 Interuniversitair Microelektronica Centrum (Imec) Method for producing electrical through hole interconnects and devices made thereof
US6897148B2 (en) 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
JP4373695B2 (ja) 2003-04-16 2009-11-25 浜松ホトニクス株式会社 裏面照射型光検出装置の製造方法
DE10319538B4 (de) 2003-04-30 2008-01-17 Qimonda Ag Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
EP1482553A3 (en) 2003-05-26 2007-03-28 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US6927156B2 (en) 2003-06-18 2005-08-09 Intel Corporation Apparatus and method extending flip-chip pad structures for wirebonding on low-k dielectric silicon
JP3646720B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
EP1639634B1 (en) 2003-06-20 2009-04-01 Nxp B.V. Electronic device, assembly and methods of manufacturing an electronic device
JP2005026405A (ja) 2003-07-01 2005-01-27 Sharp Corp 貫通電極構造およびその製造方法、半導体チップならびにマルチチップ半導体装置
JP2005031117A (ja) 2003-07-07 2005-02-03 Toray Ind Inc 水なし平版印刷版原版およびその製造方法
JP2005045073A (ja) 2003-07-23 2005-02-17 Hamamatsu Photonics Kk 裏面入射型光検出素子
JP4499386B2 (ja) 2003-07-29 2010-07-07 浜松ホトニクス株式会社 裏面入射型光検出素子の製造方法
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
JP2005093486A (ja) 2003-09-12 2005-04-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2005101268A (ja) 2003-09-25 2005-04-14 Sanyo Electric Co Ltd 半導体装置の製造方法
US20050082654A1 (en) 2003-09-26 2005-04-21 Tessera, Inc. Structure and self-locating method of making capped chips
GB2406720B (en) 2003-09-30 2006-09-13 Agere Systems Inc An inductor formed in an integrated circuit
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
TWI259564B (en) 2003-10-15 2006-08-01 Infineon Technologies Ag Wafer level packages for chips with sawn edge protection
TWI234244B (en) 2003-12-26 2005-06-11 Intelligent Sources Dev Corp Paired stack-gate flash cell structure and its contactless NAND-type flash memory arrays
US20050156330A1 (en) 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
JP4198072B2 (ja) 2004-01-23 2008-12-17 シャープ株式会社 半導体装置、光学装置用モジュール及び半導体装置の製造方法
JP2005216921A (ja) 2004-01-27 2005-08-11 Hitachi Maxell Ltd 半導体装置製造用のメタルマスク及び半導体装置の製造方法
US7026175B2 (en) 2004-03-29 2006-04-11 Applied Materials, Inc. High throughput measurement of via defects in interconnects
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US7368695B2 (en) 2004-05-03 2008-05-06 Tessera, Inc. Image sensor package and fabrication method
US20050248002A1 (en) 2004-05-07 2005-11-10 Michael Newman Fill for large volume vias
JP2005347442A (ja) 2004-06-02 2005-12-15 Sanyo Electric Co Ltd 半導体装置
KR100618837B1 (ko) 2004-06-22 2006-09-01 삼성전자주식회사 웨이퍼 레벨 패키지를 위한 얇은 웨이퍼들의 스택을형성하는 방법
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP2006019455A (ja) 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
JP4343044B2 (ja) 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
JP4298601B2 (ja) * 2004-07-06 2009-07-22 東京エレクトロン株式会社 インターポーザおよびインターポーザの製造方法
EP1783832A4 (en) * 2004-07-06 2008-07-09 Tokyo Electron Ltd INTERPOSITION DEVICE AND METHOD FOR MANUFACTURING INTERPOSITION DEVICE
KR100605314B1 (ko) 2004-07-22 2006-07-28 삼성전자주식회사 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
JP2006041148A (ja) 2004-07-27 2006-02-09 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
US7750487B2 (en) 2004-08-11 2010-07-06 Intel Corporation Metal-metal bonding of compliant interconnect
US7598167B2 (en) 2004-08-24 2009-10-06 Micron Technology, Inc. Method of forming vias in semiconductor substrates without damaging active regions thereof and resulting structures
US7378342B2 (en) 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP4599121B2 (ja) * 2004-09-08 2010-12-15 イビデン株式会社 電気中継板
CN100481402C (zh) 2004-09-10 2009-04-22 株式会社东芝 半导体器件和半导体器件的制造方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
JP4139803B2 (ja) 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法
JP4246132B2 (ja) 2004-10-04 2009-04-02 シャープ株式会社 半導体装置およびその製造方法
TWI273682B (en) 2004-10-08 2007-02-11 Epworks Co Ltd Method for manufacturing wafer level chip scale package using redistribution substrate
US7819119B2 (en) 2004-10-08 2010-10-26 Ric Investments, Llc User interface having a pivotable coupling
JP4393343B2 (ja) 2004-10-22 2010-01-06 株式会社東芝 半導体装置の製造方法
US7081408B2 (en) 2004-10-28 2006-07-25 Intel Corporation Method of creating a tapered via using a receding mask and resulting structure
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US20060278997A1 (en) 2004-12-01 2006-12-14 Tessera, Inc. Soldered assemblies and methods of making the same
JP4795677B2 (ja) 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4290158B2 (ja) 2004-12-20 2009-07-01 三洋電機株式会社 半導体装置
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR20060087273A (ko) 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7675153B2 (en) 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
US7538032B2 (en) 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
TWI264807B (en) 2005-03-02 2006-10-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
TWI244186B (en) 2005-03-02 2005-11-21 Advanced Semiconductor Eng Semiconductor package and method for manufacturing the same
JP2006269968A (ja) * 2005-03-25 2006-10-05 Sharp Corp 半導体装置およびその製造方法
US20060264029A1 (en) 2005-05-23 2006-11-23 Intel Corporation Low inductance via structures
JP4581864B2 (ja) * 2005-06-21 2010-11-17 パナソニック電工株式会社 半導体基板への貫通配線の形成方法
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7834273B2 (en) * 2005-07-07 2010-11-16 Ibiden Co., Ltd. Multilayer printed wiring board
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
JP4694305B2 (ja) 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
US20070049470A1 (en) 2005-08-29 2007-03-01 Johnson Health Tech Co., Ltd. Rapid circuit training machine with dual resistance
US7772115B2 (en) 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US20070052050A1 (en) 2005-09-07 2007-03-08 Bart Dierickx Backside thinned image sensor with integrated lens stack
JP2007081304A (ja) 2005-09-16 2007-03-29 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JP2007096198A (ja) 2005-09-30 2007-04-12 Fujikura Ltd 半導体装置及びその製造方法並びに電子装置
JP2007157844A (ja) 2005-12-01 2007-06-21 Sharp Corp 半導体装置、および半導体装置の製造方法
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7456479B2 (en) 2005-12-15 2008-11-25 United Microelectronics Corp. Method for fabricating a probing pad of an integrated circuit chip
JP4826248B2 (ja) 2005-12-19 2011-11-30 Ｔｄｋ株式会社 Ｉｃ内蔵基板の製造方法
JP5021216B2 (ja) * 2006-02-22 2012-09-05 イビデン株式会社 プリント配線板およびその製造方法
KR100714310B1 (ko) 2006-02-23 2007-05-02 삼성전자주식회사 변압기 또는 안테나를 구비하는 반도체 패키지들
US20080029879A1 (en) 2006-03-01 2008-02-07 Tessera, Inc. Structure and method of making lidded chips
JP2007250712A (ja) 2006-03-15 2007-09-27 Nec Corp 半導体装置及びその製造方法
JP4659660B2 (ja) 2006-03-31 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
KR100837269B1 (ko) 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
JP2007311676A (ja) 2006-05-22 2007-11-29 Sony Corp 半導体装置とその製造方法
JP4950559B2 (ja) 2006-05-25 2012-06-13 パナソニック株式会社 スルーホール電極の形成方法
US7605019B2 (en) 2006-07-07 2009-10-20 Qimonda Ag Semiconductor device with stacked chips and method for manufacturing thereof
KR100764055B1 (ko) 2006-09-07 2007-10-08 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 및 칩 스케일 패키지의 제조방법
KR100750741B1 (ko) 2006-09-15 2007-08-22 삼성전기주식회사 캡 웨이퍼, 이를 구비한 반도체 칩, 및 그 제조방법
US7531445B2 (en) 2006-09-26 2009-05-12 Hymite A/S Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
JP5117698B2 (ja) 2006-09-27 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置
US20080079779A1 (en) 2006-09-28 2008-04-03 Robert Lee Cornell Method for Improving Thermal Conductivity in Micro-Fluid Ejection Heads
JP2008091632A (ja) 2006-10-02 2008-04-17 Manabu Bonshihara 半導体装置の外部回路接続部の構造及びその形成方法
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7719121B2 (en) 2006-10-17 2010-05-18 Tessera, Inc. Microelectronic packages and methods therefor
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
KR100830581B1 (ko) 2006-11-06 2008-05-22 삼성전자주식회사 관통전극을 구비한 반도체 소자 및 그 형성방법
US7781781B2 (en) 2006-11-17 2010-08-24 International Business Machines Corporation CMOS imager array with recessed dielectric
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
JP4415984B2 (ja) 2006-12-06 2010-02-17 ソニー株式会社 半導体装置の製造方法
US20080136038A1 (en) 2006-12-06 2008-06-12 Sergey Savastiouk Integrated circuits with conductive features in through holes passing through other conductive features and through a semiconductor substrate
JP2008147601A (ja) 2006-12-13 2008-06-26 Yoshihiro Shimada フリップチップ接合方法及び半導体装置の製造方法
FR2911006A1 (fr) 2007-01-03 2008-07-04 St Microelectronics Sa Puce de circuit electronique integre comprenant une inductance
JP2008177249A (ja) 2007-01-16 2008-07-31 Sharp Corp 半導体集積回路のボンディングパッド、その製造方法、半導体集積回路、並びに電子機器
US7518226B2 (en) 2007-02-06 2009-04-14 Stats Chippac Ltd. Integrated circuit packaging system with interposer
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
JP4380718B2 (ja) 2007-03-15 2009-12-09 ソニー株式会社 半導体装置の製造方法
KR100845006B1 (ko) 2007-03-19 2008-07-09 삼성전자주식회사 적층 칩 패키지 및 그 제조 방법
JP2008258258A (ja) 2007-04-02 2008-10-23 Sanyo Electric Co Ltd 半導体装置
US7977155B2 (en) 2007-05-04 2011-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level flip-chip assembly methods
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
JP4937842B2 (ja) 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5302522B2 (ja) 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
US7767497B2 (en) 2007-07-12 2010-08-03 Tessera, Inc. Microelectronic package element and method of fabricating thereof
CN101809739B (zh) 2007-07-27 2014-08-20 泰塞拉公司 具有后应用的衬垫延长部分的重构晶片堆封装
US7932179B2 (en) 2007-07-27 2011-04-26 Micron Technology, Inc. Method for fabricating semiconductor device having backside redistribution layers
JP2010535427A (ja) 2007-07-31 2010-11-18 テッセラ，インコーポレイテッド 貫通シリコンビアを使用する半導体実装プロセス
KR101387701B1 (ko) 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US7902069B2 (en) 2007-08-02 2011-03-08 International Business Machines Corporation Small area, robust silicon via structure and process
WO2009023462A1 (en) 2007-08-10 2009-02-19 Spansion Llc Semiconductor device and method for manufacturing thereof
KR100885924B1 (ko) 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
SG150396A1 (en) 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
JP2009088201A (ja) 2007-09-28 2009-04-23 Nec Electronics Corp 半導体装置
JP5536322B2 (ja) * 2007-10-09 2014-07-02 新光電気工業株式会社 基板の製造方法
JP5656341B2 (ja) 2007-10-29 2015-01-21 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
JP2009129953A (ja) 2007-11-20 2009-06-11 Hitachi Ltd 半導体装置
US20090127667A1 (en) 2007-11-21 2009-05-21 Powertech Technology Inc. Semiconductor chip device having through-silicon-via (TSV) and its fabrication method
US7998524B2 (en) 2007-12-10 2011-08-16 Abbott Cardiovascular Systems Inc. Methods to improve adhesion of polymer coatings over stents
US7446036B1 (en) 2007-12-18 2008-11-04 International Business Machines Corporation Gap free anchored conductor and dielectric structure and method for fabrication thereof
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
WO2009104668A1 (ja) 2008-02-21 2009-08-27 日本電気株式会社 配線基板及び半導体装置
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US7791174B2 (en) 2008-03-07 2010-09-07 Advanced Inquiry Systems, Inc. Wafer translator having a silicon core isolated from signal paths by a ground plane
JP4801687B2 (ja) * 2008-03-18 2011-10-26 富士通株式会社 キャパシタ内蔵基板及びその製造方法
US8049310B2 (en) 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
US7842548B2 (en) 2008-04-22 2010-11-30 Taiwan Semconductor Manufacturing Co., Ltd. Fixture for P-through silicon via assembly
US7838967B2 (en) 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
US20090267183A1 (en) 2008-04-28 2009-10-29 Research Triangle Institute Through-substrate power-conducting via with embedded capacitance
CN101582434B (zh) 2008-05-13 2011-02-02 鸿富锦精密工业（深圳）有限公司 影像感测器封装结构及其制造方法及相机模组
US7939449B2 (en) 2008-06-03 2011-05-10 Micron Technology, Inc. Methods of forming hybrid conductive vias including small dimension active surface ends and larger dimension back side ends
US7863721B2 (en) 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US20100013060A1 (en) 2008-06-22 2010-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a conductive trench in a silicon wafer and silicon wafer comprising such trench
JP5183340B2 (ja) 2008-07-23 2013-04-17 日本電波工業株式会社 表面実装型の発振器およびこの発振器を搭載した電子機器
KR20100020718A (ko) 2008-08-13 2010-02-23 삼성전자주식회사 반도체 칩, 그 스택 구조 및 이들의 제조 방법
US8932906B2 (en) 2008-08-19 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via bonding structure
JP4766143B2 (ja) 2008-09-15 2011-09-07 株式会社デンソー 半導体装置およびその製造方法
US8106504B2 (en) 2008-09-25 2012-01-31 King Dragon International Inc. Stacking package structure with chip embedded inside and die having through silicon via and method of the same
KR20100045857A (ko) 2008-10-24 2010-05-04 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 반도체 칩의 제조 방법
US20100117242A1 (en) 2008-11-10 2010-05-13 Miller Gary L Technique for packaging multiple integrated circuits
US7906404B2 (en) 2008-11-21 2011-03-15 Teledyne Scientific & Imaging, Llc Power distribution for CMOS circuits using in-substrate decoupling capacitors and back side metal layers
KR20100066970A (ko) 2008-12-10 2010-06-18 주식회사 동부하이텍 반도체 소자 및 이를 포함하는 시스템 인 패키지, 반도체 소자를 제조하는 방법
US7939926B2 (en) 2008-12-12 2011-05-10 Qualcomm Incorporated Via first plus via last technique for IC interconnects
US7915080B2 (en) * 2008-12-19 2011-03-29 Texas Instruments Incorporated Bonding IC die to TSV wafers
US20100159699A1 (en) 2008-12-19 2010-06-24 Yoshimi Takahashi Sandblast etching for through semiconductor vias
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
TWI366890B (en) 2008-12-31 2012-06-21 Ind Tech Res Inst Method of manufacturing through-silicon-via and through-silicon-via structure
US20100174858A1 (en) 2009-01-05 2010-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Extra high bandwidth memory die stack
KR20100087566A (ko) 2009-01-28 2010-08-05 삼성전자주식회사 반도체 소자 패키지의 형성방법
US8158515B2 (en) 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
JP5330863B2 (ja) 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
US7998860B2 (en) 2009-03-12 2011-08-16 Micron Technology, Inc. Method for fabricating semiconductor components using maskless back side alignment to conductive vias
US8466542B2 (en) * 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
WO2010109746A1 (ja) 2009-03-27 2010-09-30 パナソニック株式会社 半導体装置及びその製造方法
TWI466258B (zh) 2009-04-10 2014-12-21 Nanya Technology Corp 電性通透連接及其形成方法
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
JP5715334B2 (ja) 2009-10-15 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置
KR20110045632A (ko) 2009-10-27 2011-05-04 삼성전자주식회사 반도체 칩, 스택 모듈 및 메모리 카드
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
US8525345B2 (en) 2010-03-11 2013-09-03 Yu-Lin Yen Chip package and method for forming the same
US8519538B2 (en) 2010-04-28 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Laser etch via formation
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8299608B2 (en) 2010-07-08 2012-10-30 International Business Machines Corporation Enhanced thermal management of 3-D stacked die packaging
US8598695B2 (en) 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8697569B2 (en) 2010-07-23 2014-04-15 Tessera, Inc. Non-lithographic formation of three-dimensional conductive elements
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8580607B2 (en) * 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8685793B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Chip assembly having via interconnects joined by plating
US8686565B2 (en) 2010-09-16 2014-04-01 Tessera, Inc. Stacked chip assembly having vertical vias
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8421193B2 (en) 2010-11-18 2013-04-16 Nanya Technology Corporation Integrated circuit device having through via and method for preparing the same
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006024652A (ja) * 2004-07-06 2006-01-26 Tokyo Electron Ltd インターポーザおよびインターポーザの製造方法
JP2007158078A (ja) * 2005-12-06 2007-06-21 Zycube:Kk 半導体装置とその製造方法
KR20070115061A (ko) * 2006-05-30 2007-12-05 삼성전자주식회사 적층 칩과, 그의 제조 방법 및 그를 갖는 반도체 패키지
KR100905784B1 (ko) * 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지

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