CN116964727A - 半导体装置、用于制造半导体装置的方法和电子装置 - Google Patents

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Abstract

提供了：一种半导体装置，能够以更高的精度和更高的产量制造，而不需要复杂的处理，诸如在其中安装外部连接端子的状态下对过模孔的加工；半导体装置的制造方法；以及具有该半导体装置的电子装置。本发明被配置为包括：第一封装，包括集成电路的裸片；保护膜，设置在裸片的上表面上并且具有比裸片更大的表面积；第一成型材料，覆盖裸片的外周边；多个过模孔，穿透第一成型材料和保护膜并且通过将保护膜的穿透直径减小至小于第一成型材料的穿透直径而形成；种子层，形成在过模孔的上端处并且在过模孔的外围侧表面上；以及外部连接端子，连接至过模孔的下端；以及第二封装，安装在第一封装的保护膜的上表面上并连接至过模孔的上端。

Description

半导体装置、用于制造半导体装置的方法和电子装置
技术领域
本公开涉及根据半导体封装的高集成度的半导体装置，具体地，堆叠和安装扇出芯片尺寸封装(FO-CSP)和另封装的堆叠封装(PoP)，用于制造半导体装置的方法，以及包括该半导体装置的电子装置。
背景技术
在现有技术中，通过晶体管和布线的小型化已经实现了半导体元件性能的提高。然而，随着小型化的发展，由于无供电元件等的副作用而导致的性能改善的步伐的降低以及开发和制造成本的增加已经成为问题。因此，近年来，通过最佳的处理制造具有不同功能的集成电路的裸片或封装，并使用贯通电极等三维堆叠，由此开发了半导体元件的集成和高性能。
因此，作为半导体封装的高集成度的示例，已经宣布了基于例如封装与另一封装堆叠在彼此上并安装的堆叠封装(PoP)、精细间距球栅阵列(FBGA)、晶圆级芯片尺寸封装(WLCSP)、进一步开发的扇出晶圆级封装(FOWLP)等的封装。
然而，当集成电路的裸片或封装被三维集成时，有必要减小基板的厚度，这导致缺乏机械强度、由于缺乏机械强度而产生的应力引起的翘曲等，并且挑战了包括制造成品率、确保产品特性、提高可靠性等。
因此，专利文献1被公开为用于防止由于基板的厚度的减小而导致的机械强度的缺乏、由于应力而引起的翘曲等的现有技术。
专利文献1提出了一种封装结构，其中，保护膜层压在裸片的后表面侧上，以便与将FO-CSP用作下层的PoP结构相比提高FO-CSP的机械强度。
具体地，在包括裸片的封装中，保护膜被层压在裸片的后表面上，成型材料被设置在裸片的侧表面上，设置穿透成型材料的过孔，并且通孔与保护膜齐平地形成。即，通过利用粘合剂将保护膜接合至裸片的后表面并且将保护膜连接至前表面侧上的重分布层(RDL)，保护膜发挥增强材料的作用以减少翘曲并减少组装时的接合失败。
引用列表
专利文献
专利文献1：美国专利号9922903
发明内容
本发明要解决的问题
然而，在专利文献1中公开的技术中描述的方法中，需要在安装有外部连接端子(诸如焊球)的情况下执行开口(暴露的处理)过模孔的处理，并且因此需要复杂的处理。因此，存在需要制造精度并且需要提高成品率的问题。
鉴于这些问题做出本公开，并且在现有技术中在将裸片接合至保护膜并用成型材料填充之后执行穿透成型材料和保护膜的过模孔的形成，但是在将裸片接合至根据本公开的保护膜之前执行过模孔的形成。因此，本公开的目的是提供一种半导体装置、用于制造半导体装置的方法、以及包括该半导体装置的电子装置，该半导体装置可以在不需要复杂处理的情况下以更高的精度和更高的产量来制造，该复杂处理诸如在安装有外部连接端子的情况下暴露过模孔的处理。
问题的解决方案
为了解决上述问题而做出本公开，并且本公开的第一方面是一种半导体装置，包括：第一封装，包括集成电路的裸片；保护膜，设置在裸片的上表面上，保护膜的面积大于裸片，第一成型材料覆盖裸片的外周边，多个过模孔，形成为穿透第一成型材料和保护膜，多个过模孔在保护膜的穿透直径上小于第一成型材料，种子层，形成在过模孔的上端部和过模孔的外围侧表面上；以及外部连接端子，连接至过模孔的下端部；以及第二封装，放置在第一封装的保护膜的上表面上并且连接至过模孔的上端部。
此外，在本公开的第一方面中，设置在裸片的上表面上的保护膜可以形成为使得裸片接触的表面更薄。
此外，在第一方面中，形成设置在裸片的上表面上的保护膜，使得裸片与保护膜接触的表面是能够装配裸片的通孔。
此外，在第一方面中，在保护膜的上表面上形成连接至过模孔的至少一个第二重分布层。
此外，在第一方面中，第二封装的连接端子可形成在第二重分布层上。
此外，在第一方面中，穿透裸片以连接到裸片的布线层的贯通电极可以被钻孔。
此外，在第一方面中，过模孔和第二封装的连接端子可连接在保护膜中。
外部连接端子可形成为经由第一重分布层连接至过模孔的下端部。
本公开的第二方面是一种用于制造半导体装置的方法，包括：形成保护膜并在保护膜中形成过模孔的处理；在形成过模孔之后，将集成电路的裸片接合到其中形成过模孔的保护膜的表面，以在接合裸片的表面侧上形成第一封装的处理；以及在第一封装的未接合裸片的表面侧上形成第二封装的处理。
此外，在第二方面中，形成保护膜并在保护膜中形成过模孔的处理可包括：将粘合剂施加至支撑基板的处理；在粘合剂的上表面上形成保护膜的处理、根据过模孔的上端部的平面形状和模具的平面形状图案化保护膜的处理，在已图案化的保护膜的上表面上形成种子层的处理；以及根据过模孔的下端部的形状在种子层的上表面上形成抗蚀剂掩模的处理。
此外，在第二方面中，形成保护膜并在保护膜中形成过模孔的处理可包括：将粘合剂施加至支撑基板的处理；在粘合剂的上表面上形成第二重分布层的处理，在第二重分布层的上表面上形成保护膜的处理，图案化保护膜的处理；在已图案化的保护膜的上表面上形成种子层的处理；以及根据过模孔的形状在种子层的上表面上形成抗蚀剂掩模的处理。
此外，在第二方面中，在形成过模孔之后将集成电路的裸片接合到保护膜的形成过模孔的表面以在裸片被接合的表面侧上形成第一封装的处理可以包括在保护膜上形成过模孔的处理，将裸片接合到其上形成过模孔的表面的处理，形成穿透并连接裸片和裸片的布线层的贯通电极的处理，用第一成型材料填充过模孔的外围和裸片的外围的处理，以及在未接合裸片的表面侧上形成第一重分布层的处理。
此外，在第二方面中，在第一封装的未接合裸片的表面侧上形成第二封装的处理可以包括将至少一个另一裸片接合到基板上并且连接另一裸片的焊盘和基板的焊盘的处理，用第二成型材料填充另一裸片的外周边的处理，在基板的没有接合另一裸片的表面侧上形成连接端子的处理，以及连接形成在第二封装中的连接端子和形成在第一封装中的过模孔的上端部分的处理。
此外，在第二方面中，将形成在第二封装中的连接端子和形成在第一封装中的过模孔的上端部连接的处理可包括：将第二封装放置在第一封装上的处理；将形成在第一封装中的过模孔的上端部和形成在第二封装中的连接端子连同过模孔的上端部和连接端子面向彼此的处理接合，以及在接合状态下通过机械应力或机械应力与加热建立连接的处理。
本公开的第三方面是一种包括半导体装置的电子装置，该半导体装置包括：第一封装，包括集成电路的裸片，设置在裸片的上表面上的保护膜，保护膜的面积大于裸片的面积，第一成型材料覆盖裸片的外周边，多个过模孔，形成为穿透第一成型材料和保护膜，多个过模孔在保护膜的穿透直径上小于第一成型材料，种子层形成在过模孔的上端部和过模孔的外围侧表面上，外部连接端子，连接至过模孔的下端部；以及第二封装，放置在第一封装的保护膜的上表面上并且连接至过模孔的上端部。
根据上述方面，可以在将裸片接合至保护膜之前形成穿透第一成型材料和保护膜的过模孔。此外，可以制造包括第一封装和第二封装的半导体装置，第一封装和第二封装接合至第一封装的保护膜的上表面并且通过过模孔电连接。
根据本公开，在将集成电路的裸片接合到第一成型材料和保护膜之前，形成穿透第一成型材料和保护膜的过模孔。因此，能够提供无需在安装有外部连接端子的状态下暴露过模孔的处理等复杂的处理就能够以更高的精度和更高的成品率制造的半导体装置、半导体装置的制造方法以及包括该半导体装置的电子装置。
附图说明
图1是根据本公开的半导体装置的第一实施方式的示意性截面图。
图2是根据本公开的半导体装置的第一实施方式的过模孔的放大截面图。
图3是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分1)。
图4是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分2)。
图5是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分3)。
图6是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分4)。
图7是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分5)。
图8是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分6)。
图9是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分7)。
图10是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分8)。
图11是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分9)。
图12是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分10)。
图13是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分11)。
图14是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分12)。
图15是根据本公开的半导体装置的第一实施方式的制造方法的处理说明图(部分13)。
图16是根据本公开的半导体装置的第二实施方式的示意性截面图。
图17是根据本公开的半导体装置的第三实施方式的示意性截面图。
图18是根据本公开的半导体装置的第四实施方式的示意性截面图。
图19是根据本公开的半导体装置的第五实施方式的示意性截面图。
图20是根据本公开的半导体装置的第五实施方式的制造方法的处理说明图(部分1)。
图21是根据本公开的半导体装置的第五实施方式的制造方法的处理说明图(部分2)。
图22是根据本公开的半导体装置的第五实施方式的制造方法的处理说明图(部分3)。
图23是包括根据本公开的半导体装置的电子装置的框图。
具体实施方式
接下来，将参考附图按照以下顺序描述用于执行本公开的模式(在下文中，称为“实施方式”)。另外，在以下的附图中，对相同或类似的部分标注相同或类似的附图标记。但是，附图是示意性的，各部分的尺寸比等不一定与实际的尺寸比一致。另外，附图间的尺寸关系、比例当然不同。
1.根据本公开的半导体装置的第一实施方式
2.用于制造根据本公开的半导体装置的第一实施方式的方法
3.根据本公开的半导体装置的第二实施方式及其制造方法
4.根据本公开的半导体装置的第三实施方式及其制造方法
5.根据本公开的半导体装置的第四实施方式及其制造方法
6.根据本公开的半导体装置的第五实施方式及其制造方法
7.包括根据本公开的半导体装置的电子装置
<1.根据本公开的半导体装置的第一实施方式>
图1是根据本公开的半导体装置100的第一实施方式的示意性截面图。如图所示，半导体装置100包括第一封装10和设置在第一封装10上并与第一封装10连接的第二封装20。
第一封装10具有设置在其上的保护膜1，并且集成电路的裸片2通过粘合剂11接合至保护膜1的大约中下部。裸片2具有布置在其下的布线层3。裸片2和裸片2的布线层3通过使用凸块和导电层(未示出)的连接一体形成。
第一重分布层4设置在裸片2的布线层3的下方。在第一重分布层4下方，以预定间隔布置从外部输入信号和向外部输出信号的多个外部连接端子5，每个外部连接端子5包括焊球等。然后，裸片2的布线层3和第一重分布层4通过多个过孔6连接在一起。
此外，过孔6向下延伸以连接至布置在第一重分布层4下方的预定外部连接端子5。通过这种配置，裸片2的信号经由裸片2的布线层3、过孔6和第一重分布层4电连接至外部连接端子5。因此，裸片2可以经由外部连接端子5从外部输入信号和向外部输出信号。
此外，多个过模孔7布置在裸片2的外周边和裸片2的布线层3的外周边周围。过模孔7用于连接第一封装10和第二封装20。即，第二封装20经由彼此连接的第二封装20的连接端子29和过模孔7的上端部7a连接至第一封装10。
此外，过模孔7具有经由第一重分布层4连接至外部连接端子5的下端部7c。
此外，在裸片2的重分布层3中钻出的一些过孔6的相应下端通过第一重分布层4的导电层4a连接至过模孔7的下端部7c。
如图2的放大截面图所示，过模孔7是包括诸如铜之类的金属的导体，具有大致柱形或大致圆柱形形状。然后，过模孔7的上端部7a形成为直径d2小于过模孔7的下端的直径d1的大致柱形或大致圆柱形。即，满足d1>d2的关系。注意，可以满足d1≥d2。此外，可以满足d1＜d2。然而，期望满足d1>d2。
在图2所示的示例中，由于过模孔7的下端形成为具有比上端部7a的直径d2大的直径d1，因此台阶7b形成为与裸片2的上表面基本上齐平。即，台阶7b是形成与裸片2的上表面平行的水平台阶表面的台阶部。然后，位于过模孔7的上端部7a的下端处的台阶7b沿着大致柱形或大致圆柱形形状形成在环形水平面中，并且上端部7a和台阶7b的相应外围表面全部被种子层8覆盖。此外，过模孔7的下端部7c连接至第一重分布层4。
此外，种子层8包括诸如铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、钨(W)、镍(Ni)、钌(Ru)或钴(Co)的金属材料。然后，使用诸如使用等离子体的溅射的物理气相沉积方法(PE-PVD)或者诸如使用等离子体的气相沉积方法的化学气相沉积方法(PE-CVD)来形成种子层8。种子层8可形成为单层或可形成为叠层。注意，后面将详细描述种子层8。
如图1中所示，用第一成型材料9填充裸片2的外围空间、裸片2的布线层3的外围空间和过模孔7的外围空间。第一封装10具有如上所述的配置。
接下来，将描述第二封装20的示例。如图1所示，第二裸片22设置在基板21上。此外，第三裸片23被设置在第二裸片22上。此外，第二裸片22和第三裸片23可以各自具有形成在其中的布线层(未示出)。
在第二裸片22、第三裸片23的上表面的外围边缘分别形成多个电极焊盘22a和多个电极焊盘23a。此外，多个基板焊盘24布置在与第二裸片22的外周边和第三裸片23的外周边相邻的基板21上。基板焊盘24可以是包括布线层的焊盘。然后，电极焊盘22a和23a各自通过诸如金线的接合线25连接到基板焊盘24。然后，布置在基板21上的第二裸片22的外围空间、第三裸片23的外围空间以及接合线25的外围空间填充有第二成型材料28。
在基板21的下侧配置有铜布线26。然后，在基板21中钻出通孔27，并且该通孔27电连接位于基板21的上表面的基板焊盘24和位于基板21的下表面的铜布线26。利用该配置，第二裸片22的输入/输出信号经由电极焊盘22a、接合线25、基板焊盘24和通孔27连接至设置在第二封装20的下表面上的铜布线26和连接端子29。类似地，第三裸片23的输入/输出信号经由电极焊盘23a、接合线5、基板焊盘24和通孔27连接至设置在第二封装20的下表面上的铜布线26和连接端子29。
在这样配置的第一封装10和第二封装20中，第一封装10的过模孔7的上端部7a与第二封装20的铜布线26的连接端子29彼此相对地配置，通过种子层8接合。
如上所述，第一封装10的上端部7a和第二封装20的连接端子29接合，第一封装10和第二封装20电连接。
连接端子29的外周边填充有底部填料12。注意，底部填料12是液体固化树脂。通常，安装在基板等上的集成电路非常容易受到外力或应力，并且容易被轻微外力破坏。此外，它也易受温度和湿度的影响，并且可能在没有采取措施的情况下经受腐蚀等。作为对抗此类问题的措施，使用底部填料12。
根据本公开的第一实施方式的配置如上所述。
<2.用于制造根据本公开的半导体装置的第一实施方式的方法>
接下来，将描述用于制造根据本公开的半导体装置100的第一实施方式的方法。
图3至图15是用于制造根据本公开的半导体装置100的第一实施方式的方法的处理说明图。
首先，如图3所示，粘合剂42沉积在支撑基板41上。支撑基板41和粘合剂42用于所谓的临时接合，并且在后续处理中被去除。作为粘合剂42，使用可通过UV照射或机械应力剥离的材料。粘合剂42通过涂覆方法或层压沉积。作为支撑基板41，硅(Si)基板或玻璃基板以取决于粘合剂42的类型的方式被使用。
接下来，如图4所示，在粘合剂42上形成保护膜1。保护膜1可以是具有聚酰亚胺、丙烯酸、环氧树脂等作为骨架的树脂材料，或者可以是诸如二氧化硅(SiO2)或氮化硅(Si3N4)的无机材料。厚度优选为约1至50μm。保护膜1用作基底，在该基底上制成根据本公开的半导体装置100的封装。
接下来，如图5所示，对保护膜1进行图案化，以形成保护膜开口1a，在保护膜开口处形成过模孔7。保护膜开口1a用作用于形成过模孔7的上端部7a的模具。在此，在感光材料用于保护膜1的情况下，可以通过光刻执行图案化。此外，可以通过使用抗蚀剂掩模的干法蚀刻来执行图案化。在这种情况下，开口的直径优选为约3至100μm。
接下来，如图6所示，形成包括导电材料的种子层8。种子层8包括诸如铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、钨(W)、镍(Ni)、钌(Ru)或钴(Co)的金属材料，并且通过诸如溅射的物理气相沉积方法(PE-PVD)或诸如气相沉积方法的化学气相沉积方法(PE-CVD)形成。种子层8可形成为单层或可形成为叠层。
在保护膜1的上表面形成种子层8的原因如下。即，保护膜1是绝缘体，使得具有导电性的过模孔7不能通过电镀照原样形成在保护膜1上。因此，通过在保护膜1的表面形成具有导电性的种子层8，能够形成过模孔7。
接下来，如图7所示，将抗蚀剂掩模43施加至种子层8的上表面。然后，根据过模孔7的形状，通过光刻在抗蚀剂掩模43中形成用于形成过模孔7的抗蚀剂开口43a。在此，抗蚀剂开口43a形成为比保护膜开口1a的直径大的开口直径。这种形成允许过模孔7的下端的直径d1和模具过孔7的上端部7a的直径d2满足d1>d2的关系。然后，当形成过模孔7时，形成具有(d1-d2)/2的宽度的台阶7b。
接下来，如图8所示，在抗蚀剂掩模43的抗蚀剂开口43a中形成过模孔7。作为用于形成过模孔7的方法，使用电镀方法等。作为镀覆材料，使用铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、铝(Al)或焊料材料。
此外，种子层8形成在包括抗蚀剂开口43a的底部的抗蚀剂开口43a的内周表面上并且遍及保护膜1的上表面。因此，过模孔7的上端部7a和台阶7b各自的外围表面完全被种子层8覆盖。因此，由于种子层8形成在过模孔7的上端部7a和台阶7b的整个外围表面上，所以能够增大过模孔7与保护膜1之间的接触面积。因此，可以提高保护膜1和过模孔7之间的粘附性，并且还可以防止塌陷或者错位。此外，即使当施加由温度变化或机械外力等产生的应力时，也不太可能发生分离。结果，可以减少诸如电路布线中断等缺陷的发生，并且可以显著提高质量和可靠性。
接下来，如图9所示，去除抗蚀剂掩模43。结果，过模孔7在竖立状态下露出。在这种情况下，如上所述，过模孔7具有经由种子层8装配到保护膜1的上端部7a和台阶7b，使得过模孔7不易塌陷或分离。
接下来，如图10所示，通过湿法蚀刻去除种子层8。结果，保护膜1的表面作为绝缘层被暴露。
接下来，如图11所示，粘合剂11被涂敷到与布线层3集成的裸片2的后表面，以将与布线层3集成的裸片2接合到保护膜1的其中过模孔7竖立的一侧上的预定位置。裸片2是集成电路的芯片，并且可以是诸如逻辑元件、存储器元件或诸如微型计算机的控制电路的元件的类型。另外，也可以配置多个。
接下来，如图12所示，裸片2、裸片2的布线层3和过模孔7具有用第一成型材料9填充的它们各自的外围空间。在填充了第一成型材料9之后，切断过模孔7的上表面和裸片2的上表面以形成与导电部相对应的开口。期望形成开口，使得一旦形成得比过模孔7和裸片2厚，在通过研磨机、化学机械抛光机(CMP)等使表面平坦化的同时打开布线层3的过模孔7和过孔6。
接下来，如图13所示，形成第一重分布层4。作为第一重分布层4的绝缘膜，在无机膜的情况下，使用二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(Si3N4)、或碳氧化硅(SiOC)。此外，在有机膜的情况下，使用具有硅酮、聚酰亚胺、丙烯酸、环氧树脂等作为骨架的树脂膜。
此外，导电层4a包括诸如铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、钨(W)、镍(Ni)、钌(Ru)或钴(Co)的金属材料。
该图示出了作为单层的导电层4a连接至过模孔7的下端部7c并且与过模孔7的下端部7c整体形成的示例，但是导电层4a不限于这种单层，并且可以是多层布线。在形成第一重分布层4之后，在第一重分布层4上形成诸如焊球或者导电柱的外部连接端子5。
接下来，如图14所示，用保护带44覆盖外部连接端子5，并且将第一封装10倒置。然后，去除临时接合的支撑基板41和粘合剂42。然而，在这种状态下，第一封装10薄并且因此处于不稳定状态，使得难以执行高精度的处理。然而，利用根据本公开的半导体装置100的结构，形成预先电绝缘并穿透保护膜1的过模孔7，使得粘合剂42的去除暴露过模孔7的上端部7a的顶面。由此，成为能够与第二封装20连接的状态。
因此，根据本公开的半导体装置100消除了在诸如现有技术中的这种不稳定状态下执行诸如抛光的高精度处理以暴露过模孔7的上端部7a的端面的需要。因此，能够提高成品率并进行稳定的制造。
接下来，如图15所示，第二封装20的连接端子29被放置成面向第一封装10的上表面上的过模孔7，并且过模孔7和连接端子29通过施加机械负载等而接合和连接。该图示出了作为第二封装20的两个裸片(第二裸片22和第三裸片23)放置在第一封装10的保护膜1上的结构。
第二封装20可以通过以下处理形成。首先，将至少一个裸片接合到基板21上。例如，如图15所示，第二裸片22和第三裸片23接合到基板21上。接下来，分别形成在第二裸片22和第三裸片23的上表面的外围边缘上的多个电极焊盘22a和多个电极焊盘23a各自通过接合线25(例如，金线)连接至布置在基板21上的多个基板焊盘24中的对应一个基板焊盘。接下来，基板21上的第二裸片22、第三裸片23和接合线25使其相应的外围空间填充有第二成型材料28。
注意，安装在基板21上并且接合到基板21的裸片的数量不限于两个，并且可以安装任何期望数量的裸片。此外，裸片的类型不限于任何特定的类型。
此外，根据本公开的半导体装置100不限于这种结构，并且可以具有例如不使用树脂的保护膜1的晶圆级芯片尺寸封装(WLCSP)结构。此外，作为液体固化树脂的底部填料12可填充第一封装10与第二封装20之间的空间。
<3.根据本公开的半导体装置的第二实施方式及其制造方法>
接下来，将描述根据本公开的半导体装置100的第二实施方式及其制造方法。图16是根据本公开的半导体装置100的第二实施方式的示意性截面图。
本实施方式与第一实施方式的不同之处在于，与第一实施方式的结构相比，在保护膜1的与集成电路的裸片2接触的部分处形成凹槽1b，以使得接触部分比其他部分更薄。
在上述图5的处理中，如图16所示，通过在与裸片2接触的表面上形成具有预定深度的凹槽1b的处理，如上所述，能够使保护膜1的预定部分变薄。利用该配置，裸片2的外围侧表面可以被固定在保护膜1的凹槽1b中，并且封装10和20的厚度可以减小凹槽1b的深度。此外，可以减少制造处理期间的裸片移位。
在此，裸片移位是指当裸片被封装在成型树脂中并且进行固化(硬化)时，成型树脂收缩并且裸片相应地移动的现象。
此外，为了固定集成电路的裸片2，可以进一步加深保护膜1的凹槽1b以形成通孔。由此，裸片2被装配到通孔，与上述同样地利用保护膜1更牢固地固定裸片2的外围侧面。此外，可以减少制造处理期间的裸片移位。此外，由于裸片2被装配到保护膜1中，所以可以减小封装10和20的厚度。此外，保护膜1的设置有裸片2并且用作封装10和20的基板的部分设置在封装10和20的厚度方向上的基本中心处，并且从上方看，裸片2设置在保护膜1的基本中心处。利用该配置，由保护膜1的上表面接收的力和由保护膜1的下表面接收的力平衡，并且相应地可减小由裸片2接收的应力。因此，还可以减少裸片2的翘曲。
<4.根据本公开的半导体装置的第三实施方式及其制造方法>
接下来，将描述根据本公开的半导体装置100的第三实施方式及其制造方法。图17是根据本公开的半导体装置100的第三实施方式的示意性截面图。
本实施方式与第一实施方式的不同之处在于，与第一实施方式的结构相比，第二重分布层13形成在保护膜1上。本实施方式可以通过在第一实施方式的制造方法的图3和图4的处理之间增加形成第二重分布层13的处理来实现。
即，在形成保护膜1之前形成第二重分布层13。具体地，如图3所示，粘合剂42被施加至支撑基板41。接下来，图17中示出的第二重分布层13形成在粘合剂42的上表面上。然后，如图4所示的保护膜1形成在第二重分布层13的上表面上。以下处理类似于用于制造第一实施方式的方法的图5和后续附图中的处理。
作为第二重分布层13的绝缘膜，在无机膜的情况下使用具有二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(Si3N4)或碳氧化硅(SiOC)作为骨架的树脂膜，或者在有机膜的情况下使用具有硅酮、聚酰亚胺、丙烯酸、环氧树脂等作为骨架的树脂膜。此外，导电层13a包括诸如铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、钨(W)、镍(Ni)、钌(Ru)或钴(Co)的金属材料。
通过这种结构，集成电路的裸片2上方的区域还可以用于与第二封装20电连接，从而使得可以有效地使用有限的封装空间。因此，能够使封装小型化。
<5.根据本公开的半导体装置的第四实施方式及其制造方法>
接下来，将描述根据本公开的半导体装置100的第四实施方式及其制造方法。图18是根据本公开的半导体装置100的第四实施方式的示意性截面图。
本实施方式与第一实施方式的不同之处在于，与第一实施方式的结构相比，形成第二重分布层13，并且形成从第二重分布层13延伸以连接到集成电路的裸片2的布线层3的贯通电极14。
本实施方式可通过在用于制造第一实施方式的方法的图14和图15中的处理之间利用预先形成的第二重分布层13添加形成贯通电极14的处理来实现。例如，在图14和图15中的处理之间，在去除支撑基板41和粘合剂42之后，贯通电极14可以从保护膜1中钻出。在这种情况下，首先，如参考图16所描述的，在保护膜1中形成凹槽1b，或者凹槽1b被加深以形成通孔，裸片2可以装配至该通孔中，并且在图11中示出的处理中与布线层3整体形成的裸片2接合至或者装配至该通孔中。然后，在图14和图15中的处理之间，从第二重分布层13朝向裸片2钻孔贯通电极14。通过这种配置，可以使钻孔距离更短。此外，该配置便于贯通电极14的形成。
在这种情况下，在图11所示的处理中，利用与布线层3(其中，预先将贯通电极14钻孔接合至保护膜1)整合的裸片2，可以钻孔从第二重分布层13延伸至裸片2的布线层3的贯通电极14。
此外，即使在没有形成第二重分布层13的状态下也可以形成贯通电极14。例如，如上所述，首先，加深保护膜1的凹槽1b以形成通孔，并且裸片2装配在保护膜1的通孔中。在这种情况下，假定在裸片2的上表面上具有铜布线的凸块暴露。然后，在图14中示出的处理之后，对从形成在裸片2的上表面上的凸块的铜布线延伸到裸片2的布线层3的贯通电极14进行钻孔。然后，经由铜布线连接至贯通电极14的凸块可直接连接至第二封装的连接端子29。该配置消除了形成第二重分布层13的处理的需要，并且相应地可以减少处理的数量。
通过这种结构，裸片2上方和下方的区域还可用于与第二封装20电连接，并且可以增加连接至裸片2的信号路径。因此，可以有效地使用有限的封装空间，并且因此可以使封装10和20小型化。
<6.根据本公开的半导体装置的第五实施方式及其制造方法>
接下来，将描述根据本公开的半导体装置100的第五实施方式及其制造方法。图19是根据本公开的半导体装置100的第五实施方式的示意性截面图。
本实施方式与第一实施方式的不同之处在于，与第一实施方式的结构相比，过模孔7的上端部7a在没有上端部7a向保护膜1的上表面开口的情况下经由在保护膜1的厚度方向上的中间的种子层8连接到第二封装20的连接端子29。
图20至图22示出表示用于制造本实施方式的方法与用于制造第一实施方式的方法之间的差异的处理。图20中所示的处理对应于第一实施方式的图5中所示的处理。即，在实施方式1中，将保护膜1的保护膜开口1a形成为通孔，但在本实施方式中，将保护膜开口1a在保护膜1的厚度方向的中央开口，形成残留膜。后续处理与第一实施方式的处理相似，除了图21和图22中的以下处理以外。保护膜1的在保护膜开口1a中的残留膜期望小于或等于10μm。
图21中示出的处理对应于第一实施方式的图14中示出的处理。即，此时完成第一封装10。但是，由于保护膜1的残留膜的存在，过模孔7的上端部7a不露出。因此，上端部7a不处于能够电连接的状态。
因此，如图22所示，第二封装20被放置在第一封装10上，其中第一封装10的过模孔7的上端部7a和第二封装20的连接端子29面向彼此。在放置时，上端部7a和连接端子29对齐。接着，为了接合上端部7a和连接端子29，施加负载等机械应力，进一步施加机械应力，使上端部7a和连接端子29电连接。
此外，例如，通过施加约150至260℃温度的热，施加诸如载荷的机械应力，以使连接端子29破坏存在于过模孔7的上端部7a处的保护膜1的残留膜，从而在上端部7a和连接端子29之间建立电连接。在这种情况下，连接端子29的形状不必是如图22中所示的球形形状，并且可以是具有尖头的大致圆锥形状或纺锤状形状，或者在顶端具有多个突起的形状。
如上所述，通过加热和加载载荷等机械应力，能够使上端部7a与连接端子29电连接。这消除了对用于暴露过模孔7的上端部7a的研磨或化学机械抛光的处理的需要，并且因此能够消除高度精确的处理。
<7.包括根据本公开的半导体装置的电子装置>
将参考图23描述包括根据上述第一至第五实施方式的半导体装置100的电子装置的配置示例。
根据本公开内容的半导体装置100可以应用于诸如使用固态成像装置101的数字静态照相机或摄像机的成像装置、具有成像功能的移动终端装置、或诸如使用固态成像装置101作为图像读取单元的复印机的成像设备。此外，半导体装置100不仅应用于这样的成像设备，而且还应用于诸如工业设备、通信设备和包括家用电器的车载设备的各种各样的电子装置。
在此，将与固态成像装置101一起使用的成像装置200描述为使用根据本公开的半导体装置100的电子装置的示例。固态成像装置101可以是CMOS传感器或CCD传感器。此外，作为半导体装置100，可以封装控制单元210等，控制单元210执行成像装置200的总体控制，包括构成成像装置200的DSP电路203、帧存储器204、显示单元205或操作单元207的控制(将在后面描述)。
如图23中所示，作为电子装置的成像装置200包括光学单元202、固态成像装置101、作为相机信号处理电路的数字信号处理器(DSP)电路203、帧存储器204、显示单元205、记录单元206、操作单元207、控制单元210和电源单元208。DSP电路203、帧存储器204、显示单元205、记录单元206、操作单元207、控制单元210和电源单元208通过总线209彼此连接。
光学单元202包括多个透镜，并且捕捉来自对象的入射光(图像光)以在固态成像装置101的光接收单元(未示出)上形成图像。固态成像装置101将通过光学单元202成像在光接收单元上的入射光的光量转换成以像素为单位的电信号，并将电信号作为像素信号输出。
例如，包括诸如液晶面板和有机电致发光(EL)面板的平板显示装置的显示单元205显示由固态成像装置101捕捉的运动图像或静止图像。记录单元206将由固态成像装置101捕获的运动图像或静止图像记录在诸如硬盘或半导体存储器的记录介质上。
操作单元207在用户操作下发出用于成像装置200的各种功能的操作命令。控制单元210将控制信号输出至DSP电路203、帧存储器204、显示单元205、记录单元206以及操作单元207中的每一个，以控制整个成像装置200。电源单元208适当地提供用作DSP电路203、帧存储器204、显示单元205、记录单元206、操作单元207以及控制单元210的操作电源的各种电源以提供目标。
如上所述，利用根据本公开内容的半导体装置100，可以封装构成成像装置200等的DSP电路203的控制单元210、帧存储器204、显示单元205等，使得可以密集地集成必要的电路。因此，可以以小尺寸和低成本提供包括根据本公开内容的半导体装置100的成像装置200。
最后，上述各实施方式的描述是本公开的示例，并且本公开不限于上述实施方式。因此，不用说，在不背离本公开的技术构思的情况下，可以根据设计等做出除了上述实施方式之外的各种修改。此外，在本说明书中描述的效果仅是示例并且不受限制，并且可以提供其他效果。
应注意，本技术可采用以下配置。
(1)
一种半导体装置，包括：
第一封装，包括：
集成电路的裸片，
保护膜，设置在裸片的上表面上，保护膜的面积大于裸片的面积，
第一成型材料，覆盖裸片的外周边，
多个过模孔，形成为穿透第一成型材料和保护膜，多个过模孔在保护膜的穿透直径上小于第一成型材料的穿透直径，
种子层，形成在过模孔的上端部和过模孔的外围侧表面上，以及
外部连接端子，连接至过模孔的下端部；以及
第二封装，放置在第一封装的保护膜的上表面上并连接至过模孔的上端部。
(2)
根据上述(1)的半导体装置，其中，形成设置在裸片的上表面上的保护膜，使得裸片与保护膜接触的表面更薄。
(3)
根据上述(1)的半导体装置，其中，形成设置在裸片的上表面上的保护膜，使得裸片与保护膜接触的表面是能够装配裸片的通孔。
(4)
根据上述(1)至(3)中任一项的半导体装置，其中，在保护膜的上表面上形成连接至过模孔的至少一个第二重分布层。
(5)
根据上述(4)的半导体装置，其中，在第二重分布层上形成第二封装的连接端子。
(6)
根据上述(1)至(4)中任一项的半导体装置，其中，穿透裸片以连接至裸片的布线层的贯通电极被钻孔。
(7)
根据上述(1)至(4)中任一项的半导体装置，其中，过模孔和第二封装的连接端子连接在保护膜中。
(8)
根据上述(1)至(4)中任一项的半导体装置，其中，外部连接端子形成为经由第一重分布层连接至过模孔的下端部。
(9)
一种用于制造半导体装置的方法，方法包括：
形成保护膜并在保护膜中形成过模孔的处理；
在形成过模孔之后，将集成电路的裸片接合至形成过模孔的保护膜的表面，以在接合裸片的表面侧上形成第一封装的处理；以及
在第一封装的未接合裸片的表面侧上形成第二封装的处理。
(10)
根据上述(9)的用于制造半导体装置的方法，其中，形成保护膜并在保护膜中形成过模孔的处理包括：
将粘合剂施加至支撑基板的处理；
在粘合剂的上表面上形成保护膜的处理；
根据过模孔的上端部的平面形状和裸片的平面形状图案化保护膜的处理；
在已经图案化的保护膜的上表面上形成种子层的处理；以及
根据过模孔的下端部的形状在种子层的上表面上形成抗蚀剂掩模的处理。
(11)
根据上述(9)或(10)的用于制造半导体装置的方法，其中，形成保护膜并在保护膜中形成过模孔的处理包括：
将粘合剂施加至支撑基板的处理；
在粘合剂的上表面上形成第二重分布层的处理；
在第二重分布层的上表面上形成保护膜的处理；
图案化保护膜的处理；
在已经图案化的保护膜的上表面上形成种子层的处理；以及
根据过模孔的形状在种子层的上表面上形成抗蚀剂掩模的处理。
(12)
根据上述(9)至(11)中任一项的用于制造半导体装置的方法，其中，在形成过模孔之后，将集成电路的裸片接合至形成过模孔的保护膜的表面，以在接合裸片的表面侧上形成第一封装的处理包括：
在保护膜上形成过模孔的处理；
将裸片接合至形成过模孔的表面的处理；
形成穿透并连接裸片和裸片的布线层的贯通电极的处理；
用第一成型材料填充过模孔的外周边和裸片的外周边的处理；以及
在未接合裸片的表面侧上形成第一重分布层的处理。
(13)
根据上述(9)至(12)中任一项的用于制造半导体装置的方法，其中，在第一封装的未接合裸片的表面侧上形成第二封装的处理包括：
将至少一个另一裸片接合至基板并连接另一裸片的焊盘和基板的焊盘的处理；
用第二成型材料填充另一裸片的外周边的处理；
在基板的未接合另一裸片的表面侧上形成连接端子的处理；以及
连接在第二封装中形成的连接端子和在第一封装中形成的过模孔的上端部的处理。
(14)
根据上述(13)的用于制造半导体装置的方法，其中，连接在第二封装中形成的连接端子和在第一封装中形成的过模孔的上端部的处理包括：
将第二封装放置在第一封装上的处理；
将在第一封装中形成的过模孔的上端部和在第二封装中形成的连接端子面向彼此地接合在一起的处理；以及
在接合状态下通过机械应力或机械应力与加热建立连接的处理。
(15)
一种包括半导体装置的电子装置，半导体装置包括：
第一封装，包括：
集成电路的裸片，
保护膜，设置在裸片的上表面上，保护膜的面积大于裸片的面积，
第一成型材料，覆盖裸片的外周边，
多个过模孔，形成为穿透第一成型材料和保护膜，多个过模孔在保护膜的穿透直径上小于第一成型材料的穿透直径，
种子层，形成在过模孔的上端部和过模孔的外围侧表面上，以及
外部连接端子，连接至过模孔的下端部；以及
第二封装，放置在第一封装的保护膜的上表面上并连接至过模孔的上端部。
参考符号列表
1 保护膜
1a 保护膜开口
1b 凹槽
2 裸片
3 裸片的布线层
4 第一重分布层
4a 导电层
5 外接端子
6 过孔
7 过模孔
7a 上端部
7b 台阶
7c 下端部
8 种子层
9 第一成型材料
10 第一封装
11 粘合剂
12 底部填料
13 第二重分布层
13a 导电层
14 贯通电极
20 第二封装
21 基板
22 第二裸片
22a 电极焊盘
23 第三裸片
23a 电极焊盘
24 基板焊盘
25 接合线
26 铜布线
27 通孔
28 第二成型材料
29 连接端子
41 支撑基板
42 粘合剂
43 抗蚀剂掩模
43a 抗蚀剂开口
44 保护带
100 半导体装置
101 固态成像装置
200成像装置

Claims (15)

1.一种半导体装置，包括：
第一封装，包括：
集成电路的裸片，
保护膜，设置在所述裸片的上表面上，所述保护膜的面积大于所述裸片的面积，
第一成型材料，覆盖所述裸片的外周边，
多个过模孔，形成为穿透所述第一成型材料和所述保护膜，所述多个过模孔在所述保护膜的穿透直径上小于所述第一成型材料的穿透直径，
种子层，形成在所述过模孔的上端部和所述过模孔的外围侧表面上，以及
外部连接端子，连接至所述过模孔的下端部；以及
第二封装，放置在所述第一封装的保护膜的上表面上并连接至所述过模孔的上端部。
2.根据权利要求1所述的半导体装置，其中，形成设置在所述裸片的上表面上的所述保护膜，使得所述裸片与所述保护膜接触的表面更薄。
3.根据权利要求1所述的半导体装置，其中，形成设置在所述裸片的上表面上的所述保护膜，使得所述裸片与所述保护膜接触的表面是能够装配所述裸片的通孔。
4.根据权利要求1所述的半导体装置，其中，在所述保护膜的上表面上形成连接至所述过模孔的至少一个第二重分布层。
5.根据权利要求4所述的半导体装置，其中，在所述第二重分布层上形成所述第二封装的连接端子。
6.根据权利要求1所述的半导体装置，其中，穿透所述裸片以连接至所述裸片的布线层的贯通电极被钻孔。
7.根据权利要求1所述的半导体装置，其中，所述过模孔和所述第二封装的连接端子连接在所述保护膜中。
8.根据权利要求1所述的半导体装置，其中，所述外部连接端子形成为经由第一重分布层连接至所述过模孔的下端部。
9.一种用于制造半导体装置的方法，所述方法包括：
形成保护膜并在所述保护膜中形成过模孔的处理；
在形成所述过模孔之后，将集成电路的裸片接合至形成所述过模孔的所述保护膜的表面，以在接合所述裸片的表面侧上形成第一封装的处理；以及
在所述第一封装的未接合所述裸片的表面侧上形成第二封装的处理。
10.根据权利要求9所述的用于制造半导体装置的方法，其中，
形成保护膜并在所述保护膜中形成过模孔的处理包括：
将粘合剂施加至支撑基板的处理；
在所述粘合剂的上表面上形成所述保护膜的处理；
根据所述过模孔的上端部的平面形状和所述裸片的平面形状图案化所述保护膜的处理；
在已经图案化的所述保护膜的上表面上形成种子层的处理；以及
根据所述过模孔的下端部的形状在所述种子层的上表面上形成抗蚀剂掩模的处理。
11.根据权利要求9所述的用于制造半导体装置的方法，其中，
形成保护膜并在所述保护膜中形成过模孔的处理包括：
将粘合剂施加至支撑基板的处理；
在所述粘合剂的上表面上形成第二重分布层的处理；
在所述第二重分布层的上表面上形成所述保护膜的处理；
图案化所述保护膜的处理；
在已经图案化的所述保护膜的上表面上形成种子层的处理；以及
根据所述过模孔的形状在所述种子层的上表面上形成抗蚀剂掩模的处理。
12.根据权利要求9所述的用于制造半导体装置的方法，其中，
在形成所述过模孔之后，将集成电路的裸片接合至形成所述过模孔的所述保护膜的表面，以在接合所述裸片的表面侧上形成第一封装的处理包括：
在所述保护膜上形成所述过模孔的处理；
将所述裸片接合至形成所述过模孔的表面的处理；
形成穿透并连接所述裸片和所述裸片的布线层的贯通电极的处理；
用第一成型材料填充所述过模孔的外周边和所述裸片的外周边的处理；以及
在未接合所述裸片的表面侧上形成第一重分布层的处理。
13.根据权利要求9所述的用于制造半导体装置的方法，其中，
在所述第一封装的未接合所述裸片的表面侧上形成第二封装的处理包括：
将至少一个另一裸片接合至基板并连接所述另一裸片的焊盘和所述基板的焊盘的处理；
用第二成型材料填充所述另一裸片的外周边的处理；
在所述基板的未接合所述另一裸片的表面侧上形成连接端子的处理；以及
连接在所述第二封装中形成的所述连接端子和在所述第一封装中形成的所述过模孔的上端部的处理。
14.根据权利要求13所述的用于制造半导体装置的方法，其中，
连接在所述第二封装中形成的所述连接端子和在所述第一封装中形成的所述过模孔的上端部的处理包括：
将所述第二封装放置在所述第一封装上的处理；
将在所述第一封装中形成的所述过模孔的上端部和在所述第二封装中形成的所述连接端子面向彼此地接合在一起的处理；以及
在接合状态下通过机械应力或机械应力与加热建立连接的处理。
15.一种包括半导体装置的电子装置，所述半导体装置包括：
第一封装，包括：
集成电路的裸片，
保护膜，设置在所述裸片的上表面上，所述保护膜的面积大于所述裸片的面积，
第一成型材料，覆盖所述裸片的外周边，
多个过模孔，形成为穿透所述第一成型材料和所述保护膜，所述多个过模孔在所述保护膜的穿透直径上小于所述第一成型材料的穿透直径，
种子层，形成在所述过模孔的上端部和所述过模孔的外围侧表面上，以及
外部连接端子，连接至所述过模孔的下端部；以及
第二封装，放置在所述第一封装的保护膜的上表面上并连接至所述过模孔的上端部。
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* Cited by examiner, † Cited by third party
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US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
JP5693763B2 (ja) * 2014-02-20 2015-04-01 新光電気工業株式会社 半導体装置及びその製造方法
JP6031060B2 (ja) * 2014-03-31 2016-11-24 信越化学工業株式会社 半導体装置、積層型半導体装置、封止後積層型半導体装置、及びこれらの製造方法
US10325855B2 (en) * 2016-03-18 2019-06-18 Qualcomm Incorporated Backside drill embedded die substrate
KR102041661B1 (ko) * 2016-12-06 2019-11-07 삼성전기주식회사 팬-아웃 반도체 패키지
US10763234B2 (en) * 2018-10-16 2020-09-01 Advanced Semicomductor Engineering, Inc. Semiconductor device structure having semiconductor die bonded to redistribution layer via electrical pad with barrier layer

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