KR101132304B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

반도체 패키지 및 그 형성방법이 개시되어 있다. 개시된 반도체 패키지는 각각의 일면에 본딩 패드가 형성된 제 1, 제 2 반도체 칩 및 상기 제 1, 제 2 반도체 칩의 상기 각각의 일면과 대향하는 타면들을 상호 부착하는 접착부재를 포함하는 반도체 칩 모듈과, 상기 제 1 반도체 칩의 일면과 마주하는 상면을 갖는 제 1 기판과, 상기 제 2 반도체 칩의 일면과 마주하는 제 1 면을 갖는 제 2 기판과, 상기 제 1 반도체 칩의 일면과 상기 제 1 기판의 상면을 부착하는 제 1 테이프 몸체 및 상기 제 1 테이프 몸체와 일체로 형성되며 상기 제 1 반도체 칩의 본딩패드를 상기 반도체 칩 모듈 외측으로 재배치시키는 제 1 재배선을 포함하는 제 1 배선 테이프와, 상기 제 2 반도체 칩의 일면과 상기 제 2 기판의 제 1 면을 부착하는 제 2 테이프 몸체 및 상기 제 2 테이프 몸체와 일체로 형성되며 상기 제 2 반도체 칩의 본딩패드를 상기 반도체 칩 모듈 외측으로 재배치시키는 제 2 재배선을 포함하는 제 2 배선 테이프와, 상기 제 1 기판과 상기 제 2 기판 사이에 충진되는 절연부재와, 상기 절연부재를 관통하여 상기 제 1 기판과 상기 제 2 기판을 연결하는 연결부재를 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 반도체 칩이 기판에 임베딩(embedding)되는 임베디드 반도체 패키지(embeded semiconductor package)에 관한 것이다.
임베디드 반도체 패키지(embeded semiconductor package)는 반도체 칩이 기판에 표면에 실장되는 것이 아니라 기판의 내부에 임베딩(embedding)되기 때문에 소형화, 고밀도화 및 고성능화 등이 가능하여 그 수요가 점차 증가하고 있는 추세이다.
종래의 임베디드 반도체 패키지에서는 기판에 반도체 칩이 단층으로 임베딩되므로 고용량화에 한계를 갖는다. 또한, 반도체 칩과 기판간 연결이 범프(bump)를 통해 이루어지는데 범프의 특성상 신뢰성에 취약한 단점이 있다.
본 발명은, 용량 및 신뢰성을 향상시키기에 적합한 반도체 패키지 및 그 제조방법을 제공하는데, 그 목적이 있다.
본 발명의 견지에 따른 반도체 패키지는, 각각의 일면에 본딩 패드가 형성된 제 1, 제 2 반도체 칩 및 상기 제 1, 제 2 반도체 칩의 상기 각각의 일면과 대향하는 타면들을 상호 부착하는 접착부재를 포함하는 반도체 칩 모듈과, 상기 제 1 반도체 칩의 일면과 마주하는 상면을 갖는 제 1 기판과, 상기 제 2 반도체 칩의 일면과 마주하는 제 1 면을 갖는 제 2 기판과, 상기 제 1 반도체 칩의 일면과 상기 제 1 기판의 상면을 부착하는 제 1 테이프 몸체 및 상기 제 1 테이프 몸체와 일체로 형성되며 상기 제 1 반도체 칩의 본딩패드를 상기 반도체 칩 모듈 외측으로 재배치시키는 제 1 재배선을 포함하는 제 1 배선 테이프와, 상기 제 2 반도체 칩의 일면과 상기 제 2 기판의 제 1 면을 부착하는 제 2 테이프 몸체 및 상기 제 2 테이프 몸체와 일체로 형성되며 상기 제 2 반도체 칩의 본딩패드를 상기 반도체 칩 모듈 외측으로 재배치시키는 제 2 재배선을 포함하는 제 2 배선 테이프와, 상기 제 1 기판과 상기 제 2 기판 사이에 충진되는 절연부재와, 상기 절연부재를 관통하여 상기 제 1 기판과 상기 제 2 기판을 연결하는 연결부재를 포함하는 것을 특징으로 한다.
상기 제 1 기판은, 상기 제 1 기판의 상면과 대향하는 하면에 형성되며 외부접속단자가 부착되는 볼랜드와, 상기 제 1 기판의 하면 및 상면을 관통하여 상기 볼랜드와 상기 제 1 배선 테이프을 연결하는 제 1 도전성 비아를 포함하는 것을 특징으로 한다.
상기 제 2 기판은, 상기 제 2 기판의 제 1 면과 대향하는 제 2 면에 형성되는 접속 패드와, 상기 제 2 기판의 제 2 면 및 제 1 면을 관통하여 상기 접속패드와 상기 제 2 배선 테이프을 연결하는 제 2 도전성 비아를 포함하는 것을 특징으로 한다.
상기 제 2 기판의 제 2 면 상에 실장되며 상기 접속패드와 전기적으로 연결되는 적어도 하나의 제 3 반도체 칩을 더 포함하는 것을 특징으로 한다.
상기 제 2 기판의 제 2 면 상에 실장되며 상기 접속패드와 전기적으로 연결되는 적어도 하나의 반도체 패키지를 더 포함하는 것을 특징으로 한다.
상기 제 2 기판은, 플레이트 형상의 절연물질인 것을 특징으로 한다.
상기 절연부재는 프리프레그를 포함하는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 반도체 패키지 제조방법은, 각각의 일면에 본딩 패드가 형성된 제 1, 제 2 반도체 칩 및 상기 제 1, 제 2 반도체 칩의 상기 각각의 일면과 대향하는 타면들을 상호 부착하는 접착부재를 포함하는 반도체 칩 모듈을 형성하는 단계와, 상기 제 1 반도체 칩의 본딩 패드를 상기 반도체 칩 모듈의 외측으로 재배치시키는 제 1 재배선을 갖는 제 1 배선 테이프을 매개로 상기 반도체 칩 모듈을 제 1 기판 상에 부착하는 단계와, 상기 제 1 기판 상에 절연부재를 형성하는 단계와, 상기 절연부재를 관통하여 상기 제 1 배선 테이프과 연결되는 연결부재를 형성하는 단계와, 상기 제 2 반도체 칩의 본딩 패드를 상기 연결부재로 재배치시키는 제 2 재배선을 갖는 제 2 배선 테이프을 매개로 상기 반도체 칩 모듈 및 상기 절연부재 상에 제 2 기판을 부착하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 칩 모듈을 형성하는 단계는, 각각의 일면에 본딩 패드가 형성된 제 1, 제 2 웨이퍼의 상기 각각의 일면과 대향하는 타면들을 상기 접착부재를 매개로 상호 부착하는 단계와, 상기 제 1, 제 2 웨이퍼 및 상기 접착부재를 칩 레벨로 쏘잉하는 단계를 포함하는 것을 특징으로 한다.
상기 절연부재를 형성하는 단계는, 상기 반도체 칩 모듈이 부착된 상기 제 1 기판 상에 시트 타입의 절연재를 적층하는 단계와, 상기 절연재를 가열, 압축하여 상기 반도체 칩 모듈 외측에 상기 절연재를 충진하는 단계를 포함하는 것을 특징으로 한다.
상기 절연부재는 프리프레그로 형성하는 것을 특징으로 한다.
상기 연결부재를 형성하는 단계는, 상기 절연부재를 패터닝하여 상기 제 1 배선 패턴을 노출하는 비아홀을 형성하는 단계와, 상기 비이홀에 도전물질을 충진하는 단계를 포함하는 것을 특징으로 한다.
상기 도전물질은 도금 공정으로 형성하는 것을 특징으로 한다.
본 발명에 따르면, 기판에 2개의 반도체 칩이 기판에 임베딩되므로, 용량이 증가되는 효과가 있다. 또한, 기판과 반도체 칩간 연결에 범프가 사용되지 않으므로 신뢰성이 향상되는 효과가 있다.
도 1은 본 발명의 제 1 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 2 내지 도 14는 본 발명의 제 1 실시예에 의한 반도체 패키지 제조방법을 설명하기 위한 도면들이다.
도 15는 본 발명의 제 1 실시예에 의한 반도체 패키지를 이용한 멀티 칩 패키지를 나타낸 단면도이다.
도 16은 본 발명의 제 2 실시예에 의한 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하도록 한다.
-제 1 실시예-
도 1은 본 발명의 제 1 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 의한 반도체 패키지(100)는, 반도체 칩 모듈(110), 제 1, 제 2 기판(120, 130), 제 1, 제 2 배선 테이프(140, 150), 절연부재(160) 및 연결부재(170)를 포함한다. 그 외에, 외부접속단자(180)를 더 포함한다.
반도체 칩 모듈(110)은 제 1, 제 2 반도체 칩(111, 112) 및 접착부재(113)를 포함한다.
제 1 반도체 칩(111)은 일면에 전기적 신호가 입출력되는 제 1 본딩패드(111A)를 갖고, 제 2 반도체 칩(112)은 일면에 전기적 신호가 입출력되는 제 2 본딩패드(112A)를 갖는다.
접착부재(113)는 제 1 반도체 칩(111)의 일면과 대향하는 타면 및 제 2 반도체 칩(112)의 일면과 대향하는 타면 사이에 개재되어, 제 1 반도체 칩(111)과 제 2 반도체 칩(112)를 상호 부착한다. 접착부재(113)는 접착 테이프(tape), 접착 페이스트(paste) 중 어느 하나로 형성될 수 있다. 접착 테이프로는 스페이서 테이프, WBL(Wafer Back Lamination) 테이프 및 PWBL(Penetrate WBL) 테이프가 사용될 수 있고, 접착 페이스트로는 에폭시(epoxy)가 사용될 수 있다.
제 1 기판(120)은 제 1 기판 몸체(121), 볼랜드(122) 및 제 1 도전성 비아(123)를 포함한다.
제 1 기판 몸체(121)는 플레이트 형상을 갖는다. 플레이트 형상을 갖는 제 1 기판 몸체(121)는 제 1 면(121A), 제 1 면(121A)과 대향하는 제 2 면(121B), 제 1 면(121A) 및 제 2 면(121B)을 연결하는 측면(121C)들을 갖는다.
볼랜드(122)는 제 1 기판 몸체(121)의 제 2 면(121B)에 배치되고, 제 1 도전성 비아(123)는 제 1 기판 몸체(121)의 제 2 면(121B) 및 제 1 면(121A)을 관통한다. 제 1 도전성 비아(123)의 일단(123A)은 제 1 면(121A)으로 노출되고 일단(123A)과 대향하는 타단(123B)은 제 2 면(121B)에서 볼랜드(122)와 연결된다.
제 1 배선 테이프(140)는 제 1 테이프 몸체(141) 및 제 1 재배선(142)을 포함한다.
제 1 테이프 몸체(141)는 반도체 칩 모듈(110)의 제 1 반도체 칩(111) 일면과 제 1 기판 몸체(121)의 제 1 면(121A) 사이에 개재되어, 반도체 칩 모듈(110)과 제 1 기판(120)을 상호 부착한다. 제 1 테이프 몸체(141)는 제 1 반도체 칩(111)과 마주되는 상면(141A), 상면(141A)과 대향하며 제 1 기판(120)과 마주되는 하면(141B)을 갖는다. 제 1 테이프 몸체(141)는 스페이서 테이프, WBL 테이프 및 PWBL 테이프를 포함할 수 있다.
제 1 재배선(142)은 제 1 테이프 몸체(141)와 일체로 형성되어 제 1 반도체 칩(111)의 제 1 본딩 패드(111A)를 반도체 칩 모듈(110)의 외측으로 재배시킨다. 그리고, 제 1 재배선(142)은 반도체 칩 모듈(110) 외측에서 제 1 도전성 비아(123)의 일단(123A)과 전기적으로 연결된다. 즉, 제 1 재배선(142)은 제 1 단부(142A) 및 제 1 단부(142A)와 대향하는 제 2 단부(142B)을 가지며 상기 제 1 단부(142A)가 제 1 반도체 칩(111)의 제 1 본딩 패드(111A)와 연결되고 상기 제 2 단부(142B)가 반도체 칩 모듈(110) 외측에서 제 1 도전성 비아(123)의 일단(123A)에 연결되는 형태를 갖는다. 제 1 재배선(142)은 구리(Cu)를 포함할 수 있다.
본 실시예에서, 제 1 재배선(142)은 제 1 테이프 몸체(141)의 상면(141A) 및 하면(141B)으로 노출되는 구조를 갖는다. 이와 다르게, 제 1 재배선(142)은 제 1 테이프 몸체(141) 내부에 형성되며 전기적인 연결이 필요한 부분만 제 1 테이프 몸체(141) 외부로 노출되는 구조를 가질 수도 있다.
제 2 기판(130)은 제 2 기판 몸체(131), 접속 패드(132) 및 제 2 도전성 비아(133)를 포함한다.
제 2 기판 몸체(131)는 플레이트 형상을 갖는다. 플레이트 형상을 갖는 제 2 기판 몸체(131)는 제 1 면(131A), 제 1 면(131A)과 대향하는 제 2 면(131B), 제 1 면(131A) 및 제 2 면(131B)을 연결하는 측면(131C)들을 갖는다.
접속패드(132)는 제 2 기판 몸체(131)의 제 1 면(131A)에 배치되고, 제 2 도전성 비아(133)는 제 2 기판 몸체(131)의 제 1 면(131A) 및 제 2 면(131B)을 관통한다. 제 2 도전성 비아(133)의 일단(133A)은 제 1 면(131A)에서 접속패드(132)와 연결되고, 일단(133A)과 대향하는 타단(133B)은 제 2 기판 몸체(131)의 제 2 면(131B)으로 노출된다.
제 2 배선 테이프(150)는 제 2 테이프 몸체(151) 및 제 2 재배선(152)을 포함한다.
제 2 테이프 몸체(151)는 반도체 칩 모듈(110)의 제 2 반도체 칩(112) 일면과 제 2 기판(130)의 제 2 면(131B) 사이에 개재되어, 반도체 칩 모듈(110)과 제 2 기판(130)을 상호 부착한다. 제 2 테이프 몸체(151)는 제 2 기판(130)과 마주하는 상면(151A), 상면(151A)과 대향하며 제 2 반도체 칩(112)과 마주하는 하면(151B)을 갖는다. 제 2 테이프 몸체(151)는 스페이서 테이프, WBL 테이프 및 PWBL 테이프 중 어느 하나로 형성될 수 있다.
제 2 재배선(152)은 제 2 테이프 몸체(151)와 일체로 형성되어 제 2 반도체 칩(112)의 제 2 본딩 패드(112A)를 반도체 칩 모듈(110) 외측으로 재배시킨다. 그리고, 반도체 칩 모듈(110)의 외측에서 제 2 도전성 비아(133)의 타단(133B)과 전기적으로 연결된다. 즉, 제 2 재배선(152)은 제 1 단부(152A) 및 제 1 단부(152A)와 대향하는 제 2 단부(152B)을 가지며, 상기 제 1 단부(152A)가 제 2 반도체 칩(112)의 제 2 본딩 패드(112A)와 연결되고 상기 제 2 단부(152B)가 반도체 칩 모듈(110) 외측에서 제 2 도전성 비아(133)의 타단(133B)과 연결되는 형태를 갖는다. 제 2 재배선(152)은 구리(Cu)를 포함할 수 있다.
본 실시예에서, 제 2 재배선(152)은 제 2 테이프 몸체(151)의 상면(151A) 및 하면(151B)으로 노출되는 구조를 갖는다. 이와 다르게, 제 2 재배선(152)은 제 2 테이프 몸체(151) 내부에 형성되며 전기적인 연결이 필요한 부분만 제 2 테이프 몸체(151)의 외부로 노출되는 구조를 가질 수도 있다.
절연부재(160)는 반도체 칩 모듈(110) 외측 제 1 기판(120)과 제 2 기판(130) 사이의 공간에 충진되며, 제 1 재배선(142)의 제 2 단부(142B)와 제 2 재배선(152)의 제 2 단부(152B)를 연결하는 비아홀(via hole, 161)을 갖는다. 절연부재(160)는 프리프레그(prepreg)로 형성될 수 있다.
연결부재(170)는 비아홀(161) 내부에 충진되어 제 1 재배선(142)과 제 2 재배선(152)을 전기적으로 연결한다.
외부접속단자(180)는 제 1 기판(120)의 볼랜드(122)에 부착된다. 외부접속단자(180)로는 솔더볼이 사용될 수 있다.
전술한 구조를 갖는 본 발명의 제 1 실시예에 의한 반도체 패키지(100)의 제조방법을 도 1 내지 도 14를 참조하여 설명하면 다음과 같다.
도 1 내지 도 14는 본 발명의 제 1 실시예에 의한 반도체 패키지 제조방법을 설명하기 위한 도면들이다.
도 2를 참조하면, 각각 복수개의 반도체 칩들이 형성된 제 1, 제 2 웨이퍼(W1, W2)를 본딩 패드가 형성된 일면과 대향하는 타면들이 상호 마주하도록 배치한 후, 제 1 웨이퍼(W1)와 제 2 웨이퍼(W2) 사이에 접착부재(113)를 개재하여 제 1, 제 2 웨이퍼(W1, W2)의 타면들을 상호 부착한다. 이때, 제 1, 제 2 웨이퍼(10, 20)의 스크라이브 라인(S)이 상호 정렬되도록 부착한다.
이어서, 스크라이브 라인(S)을 따라서 제 1, 제 2 웨이퍼(W1, W2) 및 접착부재(113)를 절단하여, 도 3과 같은 반도체 칩 모듈(110)을 제조한다.
도 3에 도시된 반도체 칩 모듈(110)은, 제 1 반도체 칩(111), 제 2 반도체 칩(112), 제 1 반도체 칩(111) 및 제 2 반도체 칩(112)을 부착하는 접착부재(113)를 포함한다. 접착부재(113)와 대향하는 제 1 반도체 칩(111)의 일면에는 제 1 본딩패드(111A)가 배치되고, 접착부재(113)와 대향하는 제 2 반도체 칩(112)의 일면에는 제 2 본딩패드(112A)가 배치된다.
도 4 및 도 5를 참조하면, 제 1 기판(120)이 제작된다.
제 1 기판(120)은 제 1 기판 몸체(121), 볼랜드(122) 및 제 1 도전성 비아(123)를 갖는다. 제 1 기판 몸체(121)는 플레이트 형상을 가지며, 제 1 면(121A), 제 1 면(121A)과 대향하는 제 2 면(121B), 제 1 면(121A) 및 제 2 면(121B)을 연결하는 측면(121C)들을 갖는다.
볼랜드(122)는 제 1 기판 몸체(121)의 제 2 면(121B)에 배치되고, 제 1 도전성 비아(123)는 제 1 면(121A)에서 제 2 면(121B)을 관통한다. 제 1 도전성 비아(123)의 일단(123A)은 제 1 면(121A)으로 노출되고, 일단(123A)과 대향하는 타단(123B)은 제 2 면(121B)에서 볼랜드(122)와 연결된다.
도 6을 참조하면, 제 1 기판 몸체(121)의 일면(121A)에 제 1 배선 테이프(140)가 부착된다.
제 1 배선 테이프(140)는 제 1 테이프 몸체(141) 및 제 1 재배선(142)을 포함한다. 제 1 테이프 몸체(141)는 제 1 기판 몸체(121)와 마주하는 하면(141B) 및 하면(141B)과 대향하는 상면(141A)을 갖는다. 제 1 테이프 몸체(141)는 스페이서 테이프, WBL 테이프 및 PWBL 테이프 중 어느 하나로 형성될 수 있다.
제 1 재배선(142)은 제 1 기판 몸체(121)의 제 1 면(121A)에서 제 1 도전성 비아(123)의 일단(123A)과 전기적으로 연결된다.
제 1 재배선(142)은 제 1 반도체 칩(111)의 제 1 본딩 패드(111A)를 반도체 칩 모듈(110) 외측으로 재배치시킨다. 이를 위하여, 제 1 재배선(142)의 제 1 단부(142A)는 반도체 칩 모듈(100)이 부착될 제 1 기판(120)의 중심 부분에 배치시키고, 제 1 단부(142A)와 대향하는 제 2 단부(142B)는 제 1 기판(120)의 가장자리에 배치시킨다. 제 1 재배선(142)은 구리(Cu) 재질로 형성될 수 있다.
본 실시예에서, 제 1 재배선(142)은 제 1 테이프 몸체(141)의 상면(141A) 및 하면(141B)으로 노출되도록 형성된다. 이와 다르게, 제 1 재배선(142)은 제 1 테이프 몸체(141) 내부에 형성되며 전기적인 연결이 필요한 부분만 제 1 테이프 몸체(141) 외부로 노출되게 형성될 수도 있다.
도 7을 참조하면, 반도체 칩 모듈(110)이 픽업 유닛(미도시)에 의하여 픽업된 후 제 1 배선 테이프(140)를 매개로 제 1 기판(120)에 부착된다.
이때, 제 1 반도체 칩(111)의 제 1 본딩 패드(111A)가 제 1 재배선(142)의 제 1 단부(142A)와 연결되도록, 반도체 칩 모듈(110)을 제 1 기판(120) 상에 얼라인시킨다.
도 8을 참조하면, 반도체 칩 모듈(110)이 부착된 제 1 기판(120) 상에 시트 타입(sheet type)의 절연물질(10)을 적층한 후, 진공 라미네이션(vacuum lamination, VL)을 이용한 가열?압축을 수행하여, 도 9에 도시된 바와 같이 반도체 칩 모듈(110) 외측 제 1 기판(120) 상에 절연부재(160)를 형성한다.
여기서, 시트 타입의 절연물질(10)은 적층 및 충진이 용이하도록 반경화 상태의 프리프레그(prepreg)를 사용하는 것이 바람직하다.
도 10을 참조하면, 절연부재(160)에 제 1 재배선(142)을 노출하는 비아홀(161)이 형성된다.
비아홀(161)은 포토리소그래피 공정 또는 드릴링(drilling) 공정으로 형성할 수 있다. 비아홀(161)은 제 1 반도체 칩(111)과 제 2 반도체 칩(112)을 연결하는 통로 역할을 한다.
도 11을 참조하면, 비아홀(161)에 연결부재(170)가 형성된다.
연결부재(170)는 무전해 도금 공정으로 비아홀(161) 내벽에 씨드층을 형성하고 전해도금 공정으로 비아홀(161)을 충진시키어 형성한다. 여기서, 무전해 도금 후 전해 도금을 실시하는 이유는 비아홀(161)의 내벽이 절연체로 되어있어 전기분해에 의한 전해 도금을 실시할 수 없기 때문에 석출 반응에 의해 이루어지는 무전해 도금 후 전해 도금을 실시한다. 그리고, 무전해 도금은 형성된 도금막은 두께가 얇을 뿐만 아니라 물성이 떨어져 그대로 사용할 수 없기 때문에 전해 도금을 덧입혀 보완해 주어야 한다. 이때, 전해 도금 대신 전기전도성 잉크를 사용하여 충진하고 표면에 맞게 레벨링(leveling)할 수도 있다.
도 12를 참조하면, 반도체 칩 모듈(110) 및 절연부재(160) 상에 제 2 배선 테이프(150)가 부착된다.
제 2 배선 테이프(150)는 제 2 테이프 몸체(151) 및 제 2 재배선(152)을 포함한다.
제 2 테이프 몸체(151)는 반도체 칩 모듈(110)의 제 2 반도체 칩(112) 일면과 부착되는 하면(151B) 및 하면(151B)과 대향하는 상면(151A)을 갖는다. 제 2 테이프 몸체(151)는 스페이서 테이프, WBL 테이프 및 PWBL 테이프 중 어느 하나로 형성될 수 있다.
제 2 재배선(152)은 제 2 반도체 칩(112)의 제 2 본딩 패드(112A)가 연결부재(170)와 연결되도록 제 2 본딩 패드(112A)를 반도체 칩 모듈(110) 외측으로 재배치시킨다. 제 2 재배선(152)은 구리(Cu) 재질로 형성될 수 있다.
본 실시예에서, 제 2 재배선(152)은 제 2 테이프 몸체(151)의 상면(151A) 및 하면(151B)으로 노출되는 구조로 형성된다. 이와 다르게, 제 1 재배선(142)은 제 1 테이프 몸체(141) 내부에 형성되며 전기적인 연결이 필요한 부분만 제 1 테이프 몸체(141) 외부로 노출되는 구조로 형성될 수도 있다.
도 13 및 도 14를 참조하면, 제 2 기판(130)이 형성된다.
제 2 기판(130)은 제 2 기판 몸체(131), 접속 패드(132) 및 제 2 도전성 비아(133)를 포함한다.
제 2 기판 몸체(131)는 플레이트 형상을 갖는다.
플레이트 형상을 갖는 제 2 기판 몸체(131)는 제 1 면(131A), 제 1 면(131A)과 대향하는 제 2 면(131B), 제 1 면(131A) 및 제 2 면(131B)을 연결하는 측면(131C)들을 갖는다. 접속패드(132)는 제 2 기판 몸체(131)의 제 1 면(131A)에 배치되고, 제 2 도전성 비아(133)는 제 2 기판 몸체(131)의 제 1 면(131A) 및 제 2 면(131B)을 관통하여 그 일단(133A)이 접속패드(132)와 연결되고 일단(133A)과 대향하는 타단(133B)이 제 2 기판 몸체(131)의 제 2 면(131B)으로 노출되도록 형성된다.
도 1을 다시 참조하면, 제 2 도전성 비아(133)의 타단(133B)이 제 2 배선 테이프(150)의 제 2 재배선(152)과 연결되도록, 제 2 배선 테이프(150) 상에 제 2 기판(130)이 부착된다.
이후, 제 1 기판(120)의 볼랜드(122)에 솔더볼과 같은 외부접속단자(180)가 장착된다.
전술한 본 발명의 제 1 실시예에 의한 반도체 패키지(100)의 제 2 기판(130) 상에는 다른 반도체 칩이 추가로 실장되어 적층 반도체 패키지(300)가 구성될 수 있다.
도 15는 본 발명의 제 1 실시예에 의한 반도체 패키지를 이용한 적층 반도체 패키지를 나타낸 단면도이다.
도 15를 참조하면, 본 발명의 제 1 실시예에 의한 반도체 패키지를 이용한 적층 반도체 패키지(300)는, 반도체 패키지(100), 반도체 칩(20)들 및 연결부재(30)를 포함한다.
반도체 칩(20)들은 반도체 패키지(100)의 제 2 기판(130) 상에 실장된다. 본 실시예에서, 3개의 반도체 칩(20)들이 접착부재(40)를 매개로 제 2 기판(130) 상에 적층된다. 반도체 칩(20)들은 제 2 기판(130)과 대향하는 일면에 본딩 패드(21)를 갖는다.
연결부재(30)는 반도체 칩(20)의 본딩 패드(21)와 제 2 기판(130)의 접속 패드(132)를 전기적으로 연결한다. 본 실시예에서, 연결부재(30)는 본딩 와이어로 형성된다.
도면으로 나타낸 실시예에서는, 반도체 패키지(100) 상에 반도체 칩(20)들이 적층되는 경우를 나타내었으나, 반도체 칩(20) 대신이 반도체 패키지가 적층될 수도 있다.
-제 2 실시예-
본 발명의 제 2 실시예에 의한 반도체 패키지 및 그 제조방법은 제 2 기판(130)을 제외하면 앞서 도 1 및 도 14를 통해 설명된 제 1 실시예에 따른 반도체 패키지 및 그 제조방법과 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 16은 본 발명의 제 2 실시예에 의한 반도체 패키지를 나타낸 단면도이다.
도 16을 참조하면, 본 발명의 제 2 실시예에 의한 반도체 패키지(200)는 제 1 실시예에 의한 반도체 패키지(100)와 달리 제 2 기판(130)이 플레이트 형상을 갖는 절연물질로 형성된다. 그리고, 제 2 기판(130) 상에 몰드부(190)가 더 형성될 수도 있다.
본 발명의 제 2 실시예에 의한 반도체 패키지(200)에서, 제 2 기판(130) 및 몰드부(190)를 제외한 나머지 구성은 제 1 실시예에 의한 반도체 패키지(100)와 동일하므로, 전술한 제 1 실시예의 내용을 참조토록 한다.
이상에서 상세하게 설명한 바에 의하면, 기판에 2개의 반도체 칩이 기판에 임베딩되므로, 용량이 증가되는 효과가 있다. 또한, 기판과 반도체 칩간 연결에 범프가 사용되지 않으므로 신뢰성이 향상되는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 : 반도체 칩 모듈
120, 130 : 제 1, 제 2 기판
140, 150 ; 제 1, 제 2 배선 테이프

Claims (13)

  1. 각각의 일면에 본딩 패드가 형성된 제 1, 제 2 반도체 칩 및 상기 제 1, 제 2 반도체 칩의 상기 각각의 일면과 대향하는 타면들을 상호 부착하는 접착부재를 포함하는 반도체 칩 모듈;
    상기 제 1 반도체 칩의 일면과 마주하는 상면을 갖는 제 1 기판;
    상기 제 2 반도체 칩의 일면과 마주하는 제 1 면을 갖는 제 2 기판;
    상기 제 1 반도체 칩의 일면과 상기 제 1 기판의 상면을 부착하는 제 1 테이프 몸체 및 상기 제 1 테이프 몸체와 일체로 형성되며 상기 제 1 반도체 칩의 본딩패드를 상기 반도체 칩 모듈 외측으로 재배치시키는 제 1 재배선을 포함하는 제 1 배선 테이프;
    상기 제 2 반도체 칩의 일면과 상기 제 2 기판의 제 1 면을 부착하는 제 2 테이프 몸체 및 상기 제 2 테이프 몸체와 일체로 형성되며 상기 제 2 반도체 칩의 본딩패드를 상기 반도체 칩 모듈 외측으로 재배치시키는 제 2 재배선을 포함하는 제 2 배선 테이프;
    상기 제 1 기판과 상기 제 2 기판 사이에 충진되는 절연부재;및
    상기 절연부재를 관통하여 상기 제 1 기판과 상기 제 2 기판을 연결하는 연결부재;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 1 기판은,
    상기 제 1 기판의 상면과 대향하는 하면에 형성되며 외부접속단자가 부착되는 볼랜드;및
    상기 제 1 기판의 하면 및 상면을 관통하여 상기 볼랜드와 상기 제 1 배선 테이프을 연결하는 제 1 도전성 비아;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 2 기판은,
    상기 제 2 기판의 제 1 면과 대향하는 제 2 면에 형성되는 접속 패드;및
    상기 제 2 기판의 제 2 면 및 제 1 면을 관통하여 상기 접속패드와 상기 제 2 배선 테이프을 연결하는 제 2 도전성 비아;
    를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 제 2 기판의 제 2 면 상에 실장되며 상기 접속패드와 전기적으로 연결되는 적어도 하나의 제 3 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서,
    상기 제 2 기판의 제 2 면 상에 실장되며 상기 접속패드와 전기적으로 연결되는 적어도 하나의 반도체 패키지를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 제 2 기판은, 플레이트 형상의 절연물질인 것을 특징으로 하는 반도체 패키지.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 절연부재는 프리프레그를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 각각의 일면에 본딩 패드가 형성된 제 1, 제 2 반도체 칩 및 상기 제 1, 제 2 반도체 칩의 상기 각각의 일면과 대향하는 타면들을 상호 부착하는 접착부재를 포함하는 반도체 칩 모듈을 형성하는 단계;
    상기 제 1 반도체 칩의 본딩 패드를 상기 반도체 칩 모듈의 외측으로 재배치시키는 제 1 재배선을 갖는 제 1 배선 테이프을 매개로 상기 반도체 칩 모듈을 제 1 기판 상에 부착하는 단계;
    상기 제 1 기판 상에 절연부재를 형성하는 단계;
    상기 절연부재를 관통하여 상기 제 1 배선 테이프과 연결되는 연결부재를 형성하는 단계;및
    상기 제 2 반도체 칩의 본딩 패드를 상기 연결부재로 재배치시키는 제 2 재배선을 갖는 제 2 배선 테이프을 매개로 상기 반도체 칩 모듈 및 상기 절연부재 상에 제 2 기판을 부착하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서
    상기 반도체 칩 모듈을 형성하는 단계는,
    각각의 일면에 본딩 패드가 형성된 제 1, 제 2 웨이퍼의 상기 각각의 일면과 대향하는 타면들을 상기 접착부재를 매개로 상호 부착하는 단계;및
    상기 제 1, 제 2 웨이퍼 및 상기 접착부재를 칩 레벨로 쏘잉하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 절연부재를 형성하는 단계는,
    상기 반도체 칩 모듈이 부착된 상기 제 1 기판 상에 시트 타입의 절연재를 적층하는 단계;및
    상기 절연재를 가열, 압축하여 상기 반도체 칩 모듈 외측에 상기 절연재를 충진하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 형성방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 절연부재는 프리프레그로 형성하는 것을 특징으로 하는 반도체 패키지 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 8항에 있어서,
    상기 연결부재를 형성하는 단계는,
    상기 절연부재를 패터닝하여 상기 제 1 배선 패턴을 노출하는 비아홀을 형성하는 단계;및
    상기 비이홀에 도전물질을 충진하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 형성방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12항에 있어서,
    상기 도전물질은 도금 공정으로 형성하는 것을 특징으로 하는 반도체 패키지 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142530B2 (en) * 2013-03-21 2015-09-22 Stats Chippac Ltd. Coreless integrated circuit packaging system and method of manufacture thereof
KR102254717B1 (ko) 2020-06-26 2021-05-24 국방과학연구소 초소형 웨어러블 유도탄 구동장치 및 이를 포함하는 초소형 웨어러블 유도탄
KR102324184B1 (ko) 2020-06-26 2021-11-09 국방과학연구소 초소형 웨어러블 유도탄 구동장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318361A (ja) 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
KR20040043739A (ko) * 2002-11-19 2004-05-27 주식회사 하이닉스반도체 반도체 패키지의 적층 방법
KR20060074142A (ko) * 2004-12-27 2006-07-03 주식회사 하이닉스반도체 스택 패키지
US20090127686A1 (en) 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003318361A (ja) 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
KR20040043739A (ko) * 2002-11-19 2004-05-27 주식회사 하이닉스반도체 반도체 패키지의 적층 방법
KR20060074142A (ko) * 2004-12-27 2006-07-03 주식회사 하이닉스반도체 스택 패키지
US20090127686A1 (en) 2007-11-21 2009-05-21 Advanced Chip Engineering Technology Inc. Stacking die package structure for semiconductor devices and method of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11887965B2 (en) 2020-06-09 2024-01-30 Samsung Electronics Co., Ltd. Semiconductor package

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