JP2008537355A - 金属薄片を利用した受動素子及び半導体パッケージの製造方法 - Google Patents

金属薄片を利用した受動素子及び半導体パッケージの製造方法 Download PDF

Info

Publication number
JP2008537355A
JP2008537355A JP2008507533A JP2008507533A JP2008537355A JP 2008537355 A JP2008537355 A JP 2008537355A JP 2008507533 A JP2008507533 A JP 2008507533A JP 2008507533 A JP2008507533 A JP 2008507533A JP 2008537355 A JP2008537355 A JP 2008537355A
Authority
JP
Japan
Prior art keywords
metal
substrate
manufacturing
passive element
passive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008507533A
Other languages
English (en)
Inventor
ヤン シ ウォン
キョン ミン キム
Original Assignee
ウエイブニクスイーエスピー
コリア・アドバンスト・インスティテュート・オブ・サイエンス・アンド・テクノロジイ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウエイブニクスイーエスピー, コリア・アドバンスト・インスティテュート・オブ・サイエンス・アンド・テクノロジイ filed Critical ウエイブニクスイーエスピー
Publication of JP2008537355A publication Critical patent/JP2008537355A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H15/00—Switches having rectilinearly-movable operating part or parts adapted for actuation in opposite directions, e.g. slide switch
    • H01H15/02—Details
    • H01H15/06—Movable parts; Contacts mounted thereon
    • H01H15/10—Operating parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H2231/00—Applications
    • H01H2231/026—Car
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32188—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19011—Structure including integrated passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本発明は、金属薄片を利用した受動素子及び半導体パッケージの製造方法に関し、基板に集積して形成されるインダクタやビアなどの受動素子の製造方法において、ダミー基板に接着層を形成する接着層形成過程；前記接着層に金属薄片を接合させる接合過程；前記金属薄片にマスキング物質を付着して、ビアが形成される領域をパターニングした後、前記金属薄片を所望の深さにエッチングするエッチング過程；前記マスキング物質を除去して、前記でエッチングされた部分にポリマーを充填して平坦なポリマー表面を形成し、前記ポリマー表面に前記マスキング物質を付着して、ＩＰＤやＩＣチップに付着する領域をパターニングした後、金属パッドを形成し、この金属パッドを利用して前記ＩＰＤやＩＣチップなどの下部基板に付着させる基板付着過程；前記接着層及びダミー基板を除去して、前記金属薄片のダミー基板が除去された後で露出した面にマスキング物質を付着して、インダクタやビアなどの受動素子が形成される領域をパターニングした後、前記金属薄片を所望の深さにエッチングするエッチング過程；及び前記マスキング物質を除去した後、表面実装のためのソルダーバンプを形成するバンプ形成過程；を含んで構成されることを特徴とする。
前記のような構成からなる本発明によれば、金属薄片を半導体工程を利用して選択的にエッチング及び研磨し、高品質のインダクタ及びビアを同時に形成して、高電気伝導性を有する高品質の受動素子を提供し、製造時間及び費用を減少させることができる。
【選択図】図２

Description

本発明は、金属薄片を利用した受動素子及び半導体パッケージの製造方法に関し、ポリマー膜上にシステムの構成に必要な受動素子を形成して、ベアチップ状態の半導体素子をフリップチップボンディングやワイヤーボンディング方式を利用して金属薄片上に付着するので、熱を効果的に放出することができ、選択的にポリマー膜上に超高周波でも優れた電気的特性を有する受動素子を集積することができる、金属薄片を利用した受動素子及び半導体パッケージの製造方法に関する。
一般に、半導体装置用パッケージが有すべき最も重要な特性の１つは、熱の放出にある。特に、最近、半導体装置の高速化及び高出力化によって高熱の発生を処理するための方法の開発が要求されている。
図１は従来の技術による熱放出用半導体パッケージの一実施例を示した断面図であって、まず、下部に複数個が形成されたソルダーボール（ＳＢ）を有する基板７１、前記基板７１の上面をシーリング剤７２で密封するメタルキャップ７９を各々準備する。この時、前記基板７１は、ピングリッドアレイ（ＰＧＡ）タイプ、ランドグリッドアレイ（ＬＧＡ）タイプ、ボールグリッドアレイ（ＢＧＡ）タイプなどの半導体パッケージに適用されるように、印刷回路基板（ＰＣＢ）、セラミック基板、シリコン基板などからなっている。
次に、前記のように準備された基板７１のダイパッド７３に半導体チップ７４を実装した後、前記半導体チップ７４のボンディングパッド及び基板７１の電極パッドをボンディングワイヤー７５で電気的に接続する。この時、前記ボンディング手段は、ボンディングワイヤー７５による電気的接続技術の代わりに、タブ（ＴＡＢ）技術を適用することもできる。
その後、前記ボンディング手段によってワイヤーボンディングが完了すると、半導体チップ７４の上面にヒートスプレッダ７７を接着させるための接着剤７６を塗布する。この時、前記接着剤７６は、半導体チップ７４の表面に影響を与えてはならず、ヒートスプレッダ７７を適切に支持することができなければならない。
前記接着剤７６の上部には、フラット形状（ｆｌａｔｔｙｐｅ）のヒートスプレッダ７７が搭載される。この時、前記ヒートスプレッダ７７は、接着剤７６の上面及びサーマルコンパウンド７８の間に搭載される。
また、前記ヒートスプレッダ７７は、高熱伝導性を有する銅（Ｃｏｐｐｅｒ）、銅合金（Ｃｏｐｐｅｒａｌｌｏｙ）、アルミニウム（Ａｌｕｍｉｎｕｍ）、アルミニウム合金（Ａｌｕｍｉｎｕｍａｌｌｏｙ）、スチール（Ｓｔｅｅｌ）、ステンレススチール（Ｓｔａｉｎｌｅｓｓｓｔｅｅｌ）からなる任意の群から選択されて形成される。
その後、基板７１の上面がメタルキャップ７９で密封されるが、密封前にヒートスプレッダ７７及びメタルキャップ７９の間にサーマルコンパウンド７８をドッティング（ｄｏｔｔｉｎｇ）することによって、接着性または熱の拡散が向上する。
したがって、基板７１及びメタルキャップ７９が密封剤７２によって密封されて、前記密封剤７２の硬化時にサーマルコンパウンド７８も硬化する。
その後、前記メタルキャップ７９の上面には、高熱の放出が容易になるように、ヒレ形状のヒートシンク（ＨＳ）を付着することによって、熱放出用半導体パッケージの製造を完了する。
しかし、このような従来の技術による熱放出用半導体パッケージは、メタルキャップによって熱放出効果を多少向上させることはできるが、実際に受動素子（インダクタ、キャパシタ、抵抗、伝送線など）、受動回路、半導体が実装されるＰＣＢなどの基板は、熱伝導性が低いプラスチックまたはセラミック基板を使用するので、前記素子で発生した熱によって基板の表面に転移した熱を放出する効果が低下する問題点があった。
本発明は、前記従来の技術の諸般の問題点を解決するためのものであって、その目的は、金属薄片を半導体工程を利用して選択的にエッチング及び研磨し、高品質のインダクタ及びビアなどの受動素子を同時に形成して、高電気伝導性を有する高品質の受動素子を提供し、製造時間及び費用を減少させる、金属薄片を利用した受動素子及び半導体パッケージの製造方法を提供することにある。
本発明の他の目的は、システムの構成に必要な受動素子（キャパシタ、抵抗、インダクタ、伝送線）を金属面やポリマー膜（ＢＣＢ：Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ（ベンゾシクロブテン）、ＰＩ：Ｐｏｌｙｉｍｉｄｅ（ポリイミド）、ＢＴ：Ｂｉｓｍａｌｅｉｍｉｄｅｔｒｉａｚｉｎｅ（ビスマレイミドトリアジン）など）上に形成して、ベアチップ状態の多数の半導体素子をフリップチップボンディングやワイヤーボンディング方式を利用して金属薄片上に付着して、熱を効果的に放出することができる、金属薄片を利用した受動素子及び半導体パッケージの製造方法を提供することにある。
本発明の他の目的は、高周波数で寄生成分が多く発生する既存のリードフレームを使用する代わりに、金属薄片をエッチング及び研磨工程を利用してＢＧＡあるいはＬＧＡを形成してＰＣＢなどの基板に表面実装することができる、金属薄片を利用した受動素子及び半導体パッケージの製造方法を提供することにある。
本発明の目的を達成するための金属薄片を利用した受動素子の製造方法は、基板に集積して形成されるインダクタやビアなどの受動素子の製造方法において、ダミー基板に接着層を形成する接着層形成過程；前記接着層に金属薄片を接合させる接合過程；前記金属薄片にマスキング物質を付着して、ビアが形成される領域をパターニングした後、前記金属薄片を所望の深さにエッチングするエッチング過程；前記マスキング物質を除去して、前記でエッチングされた部分にポリマーを充填して平坦なポリマー膜を形成し、前記ポリマー膜に前記マスキング物質を付着して、ＩＰＤやＩＣチップに付着する領域をパターニングした後、金属パッドを形成し、この金属パッドを使用して前記ＩＰＤやＩＣチップなどの下部基板に付着させる基板付着過程；前記接着層及びダミー基板を除去して、前記金属薄片のダミー基板が除去された後で露出した面にマスキング物質を付着して、インダクタやビアなどの受動素子が形成される領域をパターニングした後、前記金属薄片を所望の深さにエッチングするエッチング過程；及び前記マスキング物質を除去した後、表面実装のためのソルダーバンプを形成するバンプ形成過程；を含んで構成されることを特徴とする。
本発明の他の目的を達成するための金属薄片を利用した受動素子の製造方法は、金属基板に集積して形成される受動素子の製造方法において、ダミー基板に接着層を形成する接着層形成過程；前記接着層に金属薄片を接合させる接合過程；前記金属薄片の底面にマスキング物質を付着して、受動素子が形成される領域をパターニングした後、前記金属薄片に所望の深さで所望の場所に絶縁体を形成する絶縁体形成過程；前記マスキング物質を除去して、前記金属薄片の底面にフォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）で金属パッドを形成する金属パッド形成過程；この金属パッドを利用してＩＰＤやＩＣチップなどの下部基板に付着させる基板付着過程；前記接着層及びダミー基板を除去するダミー基板除去過程；前記金属薄片の裏面を前記絶縁体が露出されるまで金属を除去する金属除去過程；及びＰＣＢ基板に表面実装のためのソルダーバンプを形成するバンプ形成過程；を含んで構成されることを特徴とする。
本発明の他の目的を達成するための金属薄片を利用した半導体パッケージの製造方法は、金属薄片に受動素子を集積し、その上をメタルカバーで保護する半導体パッケージの製造方法において、前記受動素子が形成された金属薄片の誘電体上や金属面にシステムを構成するのに必要な受動素子を集積して、フリップチップボンディングを利用してベアチップ状態の半導体素子及び集積された受動素子を連結する連結過程；前記下部基板に表面実装のためのソルダーバンプを形成するバンプ形成過程；及び前記金属薄片に集積された受動素子及び半導体素子を保護するメタルカバーを前記金属薄片に接着して形成するカバー接着過程；を含んで構成されることを特徴とする。
本発明による金属薄片を利用した受動素子及び半導体パッケージの製造方法は、ポリマー膜上にシステムの構成に必要な受動素子を形成して、ベアチップ状態の半導体素子をフリップチップボンディングやワイヤーボンディング方式を利用して金属薄片上に付着するので、熱を効果的に放出することができ、選択的にポリマー膜上に超高周波でも優れた電気的特性を有する受動素子の集積が可能な効果があり、またシステム部品を１つのパッケージに統合してパッケージの内部に受動素子が集積されるので、システムの低価格化、小型化、軽量化が可能な効果がある。
ご承知いただきたいことは、先に述べた一般論と、その後の本発明に関する詳細説明は、請求項に記した発明の詳細説明になることである。
このように構成された本発明を、添付した図面を参照して詳細に説明する。
図２乃至図５は本発明の第１実施例による金属薄片を利用した受動素子の形成過程を示した工程図である。
まず、金属薄片１００を平坦度が優れているダミー基板１４０の底面に接着層１３０を利用して接合し、金属薄片１００の底面にＳｉＯ２またはＳｉＮｘなどのマスキング物質１２０を付着して、ビア１１０が形成される領域をパターニングし、金属薄片１００の底面を所望の深さだけエッチングする。この時、エッチングは、化学的エッチングを利用するのが好ましい。
そして、マスキング物質１２０を除去して、金属薄片の底面全体にＢＣＢ（ベンゾシクロブテン）、ＰＩ（ポリイミド）、ＢＴ（ビスマレイミドトリアジン）などのポリマー膜１５０を形成する。
その後、図３に示したように、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）を利用してビア１１０が形成される領域の下部にあるポリマー膜１５０を除去した後、金属パッド１７０を形成する。形成された素子をＩＰＤやＩＣチップなどの下部基板１８０に付着させ、接着層１３０及び平坦度が優れているダミー基板１４０を除去すれば、図４の形態を形成することができる。
そして、金属薄片１００の上面、つまりポリマー膜１５０が形成されない露出された面にマスキング物質（図示せず）を蒸着し、インダクタ１９０やビア１１０などの受動素子が形成される領域をパターニングした後、金属薄片１００を所望の深さにエッチングする。
その後、マスキング物質を除去した後、必要な部分に表面実装のためのソルダーバンプ２００を形成することによって完成する。図５で必要な場合には、下部基板１８０がない構造に製造することもできる。
図６乃至図８は本発明の第２実施例による金属薄片を利用した受動素子の形成過程を示した工程図である。
まず、第１実施例の図２に示したように、金属薄片１００を平坦度が優れているダミー基板１４０の底面に接着層１３０を利用して接合し、金属薄片１００の底面にＳｉＯ２またはＳｉＮｘなどのマスキング物質１２０を付着して、絶縁体１６０が形成される領域をパターニングする。その後、図６に示したように、金属薄片１００の底面に所望の深さで必要な場所に絶縁体１６０を形成する。この時、必要な場所に絶縁体１６０を形成するために、イオン打ち込みやアノード処理などを使用する。
形成された素子をＩＰＤやＩＣチップなどの下部基板１８０に付着させ、接着層１３０及び平坦度が優れているダミー基板１４０を除去すれば、図６の形態を形成することができる。
その後が第１実施例と大きく異なる過程であるが、これを説明すると、金属薄片１００の裏面、つまり上面、つまり、絶縁体１６０が形成されない露出された面を機械的研磨（ｌａｐｐｉｎｇ／ｐｏｌｉｓｈｉｎｇ）、化学的エッチング、または機械的及び化学的複合エッチングによって絶縁体１６０が露出されるまで金属を除去する。
その後、ＰＣＢ基板に表面実装することができるように、上部にＢＧＡまたはＬＧＡタイプのソルダーバンプ２００を形成する。この場合にも、必要な場合には、下部基板１８０がない構造に製造することができる。
図９は本発明の第３実施例による金属薄片を利用した受動素子の構成断面図である。
図９は図２乃至図５の過程によって金属薄片１００に選択的にインダクタ１９０及びビア１１０を形成した後、ポリマー膜１５０上または金属上に受動素子を形成することを示した図面であって、ポリマー膜１５０上に伝送線２１０、キャパシター２２０、抵抗２３０などの受動素子を半導体製造過程で形成する。キャパシタ２４０は、露出された金属上にアノード処理で直接形成することもできる。
これによって、金属薄片１００に高品質のインダクタ１９０及びビア１１０を簡単に形成することができる。受動素子が集積された金属薄片は、相互連結ビア１１０によって他の金属薄片と連結されて積層することができ、他のＩＰＤやＲＦｃｈｉｐ（図示せず）と連結されて積層することもできる。
図１０は本発明の第４実施例による金属薄片を利用した半導体パッケージの構成断面図である。
ポリマー膜１５０や金属上にシステムを構成するのに必要な受動素子２１０〜２４０を集積して、フリップチップボンディングを利用してベアチップ状態の半導体素子２５０及び集積された受動素子２１０〜２４０を連結する。
この時、半導体素子２５０は、熱を効果的に放出するために、金属薄片１００上に熱伝導性接着物質２６０を使用して固定して、ワイヤーボンディング２５１によって金属薄片上やポリマー膜１５０上に形成された受動素子２１０〜２４０と連結することもできる。
受動素子が集積された金属薄片は、相互連結ビア１１０によって他のＩＰＤやＲＦｃｈｉｐ（図示せず）と連結されて容易に積層することができる。
そして、ＰＣＢ基板などの他の基板に表面実装するために、他のＩＰＤやＲＦｃｈｉｐと積層せずに、相互連結ビア１１０によるＢＧＡやＬＧＡタイプのソルダーバンプ２００を形成することもできる。
この場合、ソルダーバンプ２００を相互連結ビア１１０の真下に形成しないために、図１０に示したように、再配線層（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）５００を形成する。
一方、金属薄片１００を利用して形成した受動素子及び半導体素子を保護するために、メタルカバー３００が伝導性エポキシあるいは金属−金属（ｍｅｔａｌ ｔｏ ｍｅｔａｌ）ボンディングなどの方式を利用した接着層２８０を使用して金属薄片１００と連結されている。
そして、メタルカバー３００及び半導体素子２５０は、熱伝導性接着物質２７０に連結されると、熱の放出が向上する。ここで、素子を保護するために、メタルカバー３００及び接着物質２７０、２８０の代わりに、プラスチックモールディング方式（ＥＭＣ Ｅｎｃａｐｓｕｌａｔｉｎｇ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）を使用することもできる。
以上で、本発明による好ましい実施例について説明したが、選択的に誘電体膜が形成された金属薄片に形成しようとする受動素子及び半導体素子の形態によって多様な形状に変形が可能で、金属薄片を用いて受動素子や半導体パッケージを製造する方法は、ポリマー層上のシステム構築に必要な受動素子を製造し、ベアチップ状態の半導体素子をフリップチップ結合やワイヤ結合で接続するので、効率的な熱放散が可能である。
本技術分野で通常の知識を有する者であれば、本発明の特許請求の範囲を逸脱せずに多様な変形例及び修正例を実施することができる。
添付図面は、本発明の理解を更に進めるためのもので、本出願の一部となり、発明の実施例と説明を結合して、発明の原理説明を助けるものである。
本発明の実施例による熱放出と従来型半導体パッケージの関係を示した断面図である。 本発明の第１実施例による金属薄片を利用した受動素子の形成過程を示した工程図である。 本発明の第１実施例による金属薄片を利用した受動素子の形成過程を示した工程図である。 本発明の第１実施例による金属薄片を利用した受動素子の形成過程を示した工程図である。 本発明の第１実施例による金属薄片を利用した受動素子の形成過程を示した工程図である。 本発明の第２実施例による金属薄片を利用した受動素子の形成過程を示した工程図である。 本発明の第２実施例による金属薄片を利用した受動素子の形成過程を示した工程図である。 本発明の第２実施例による金属薄片を利用した受動素子の形成過程を示した工程図である。 本発明の第３実施例による金属薄片を利用した受動素子の断面図である。 本発明の第４実施例による金属薄片を利用した半導体パッケージの断面図である。

Claims (18)

  1. 基板に集積して形成されるインダクタやビアなどの受動素子の製造方法において、
    ダミー基板に接着層を形成する接着層形成過程；
    前記接着層に金属薄片を接合させる接合過程；
    前記金属薄片にマスキング物質を付着して、ビアが形成される領域をパターニングした後、前記金属薄片を所望の深さにエッチングするエッチング過程；
    前記マスキング物質を除去して、前記エッチングされた部分にポリマーを充填して平坦なポリマー表面を形成し、前記ポリマー表面に前記マスキング物質を付着して、ＩＰＤ（集積受動デバイス）やＩＣチップに付着する領域をパターニングした後、金属パッドを形成し、この金属パッドを使用して前記ＩＰＤまたはＩＣチップなどの下部基板に付着させる基板付着過程；
    前記接着層及びダミー基板を除去して、前記金属薄片のダミー基板が除去された後で露出された面にマスキング物質を付着して、インダクタやビアなどの受動素子が形成される領域をパターニングした後、前記金属薄片を所望の深さにエッチングするエッチング過程；及び
    前記マスキング物質を除去した後、表面実装のためのソルダーバンプを形成するバンプ形成過程；を含むことを特徴とする、金属薄片を利用した受動素子の製造方法。
  2. 前記エッチング過程において、前記受動素子のうちのインダクタは、ポリマー膜上に形成されることを特徴とする、請求項１に記載の金属薄片を利用した受動素子の製造方法。
  3. 前記ポリマー膜は、ＢＣＢ（ベンゾシクロブテン）、ＰＩ（ポリイミド）、ＢＴ（ビスマレイミドトリアジン）から選択されたいずれか１つであることを特徴とする、請求項１に記載の金属薄片を利用した受動素子の製造方法。
  4. 前記マスキング物質は、ＳｉＯ２、ＳｉＮｘ、またはＳｉＯ２／ＳｉＮｘ複合物のいずれか１つであることを特徴とする、請求項１に記載の金属薄片を利用した受動素子の製造方法。
  5. 前記ソルダーバンプは、メッキまたはシルクスクリーン方法によるＢＧＡ／ＬＧＡ（ボールグリッドアレイ／ランドグリッドアレイ）タイプに形成することを特徴とする、請求項１に記載の金属薄片を利用した受動素子の製造方法。
  6. 前記ダミー基板は、ガラス板、ケイ素半導体基板などの平坦度が優れている基板であることを特徴とする、請求項１に記載の金属薄片を利用した受動素子の製造方法。
  7. 厚い金属薄片を使用する場合には、前記接着層形成過程及び接合過程を省略して進める、請求項１に記載の金属薄片を利用した受動素子の製造方法。
  8. 前記厚い金属薄片を使用する場合には、前記下部基板がない構造の受動素子を製造することを特徴とする、請求項１に記載の金属薄片を利用した受動素子の製造方法。
  9. 金属基板に集積して形成される受動素子の製造方法において、
    ダミー基板に接着層を形成する接着層形成過程；
    前記接着層に金属薄片を接合させる接合過程；
    前記金属薄片の底面にマスキング物質を付着して、受動素子が形成される領域をパターニングした後、前記金属薄片に所望の深さで所望の場所に絶縁体を形成する絶縁体形成過程；
    前記マスキング物質を除去して、前記金属薄片の底面にフォトリソグラフィで金属パッドを形成する金属パッド形成過程；
    この金属パッドを利用してＩＰＤまたはＩＣチップなどの下部基板に付着させる基板付着過程；
    前記接着層及びダミー基板を除去するダミー基板除去過程；
    前記金属薄片の裏面を前記絶縁体が露出されるまで金属を除去する金属除去過程；及び
    ＰＣＢ基板に表面実装のためのソルダーバンプを形成するバンプ形成過程；を含むことを特徴とする、金属薄片を利用した受動素子の製造方法。
  10. 前記マスキング物質は、ＳｉＯ２、ＳｉＮｘ、またはＳｉＯ２／ＳｉＮｘ複合物のいずれか１つであることを特徴とする、請求項９に記載の金属薄片を利用した受動素子の製造方法。
  11. 前記金属除去過程において、前記金属基板の裏面は、機械的研磨、化学的エッチング、または機械的及び化学的複合エッチングによって金属を除去することを特徴とする、請求項９に記載の金属薄片を利用した受動素子の製造方法。
  12. 前記ソルダーバンプは、メッキまたはシルクスクリーン方法によるＢＧＡ／ＬＧＡ（ボールグリッドアレイ／ランドグリッドアレイ）タイプに形成することを特徴とする、請求項９に記載の金属薄片を利用した受動素子の製造方法。
  13. 前記ダミー基板は、ガラス板、ケイ素半導体基板などの平坦度が優れている基板であることを特徴とする、請求項９に記載の金属薄片を利用した受動素子の製造方法。
  14. 厚い金属薄片を使用する場合には、前記接着層形成過程及び接合過程を省略して進める、請求項９に記載の金属薄片を利用した受動素子の製造方法。
  15. 前記厚い金属薄片を使用する場合には、前記下部基板がない構造の受動素子を製造することを特徴とする、請求項９に記載の金属薄便を利用した受動素子の製造方法。
  16. 請求項１または９の金属薄片に集積して形成される受動素子の製造方法を利用して、前記金属薄片に受動素子を集積し、その上をメタルカバーで保護する半導体パッケージの製造方法において、
    前記受動素子が形成された金属薄片の誘電体上や金属面にシステムを構成するのに必要な受動素子を集積して、フリップチップボンディングを利用してベアチップ状態の半導体素子及び集積された受動素子を連結する連結過程；
    前記下部基板に表面実装のためのソルダーバンプを形成するバンプ形成過程；及び
    前記金属薄片に集積された受動素子及び半導体素子を保護するメタルカバーを前記金属薄片に接着して形成するカバー接着過程；を含むことを特徴とする、金属薄片を利用した半導体パッケージの製造方法。
  17. 前記金属薄片の金属面上に付着される半導体素子は、
    熱伝導性接着物質で固定して、ワイヤーボンディングによって前記誘電体上や金属面に集積された受動素子と連結されることを特徴とする、請求項１６に記載の金属薄片を利用した半導体パッケージの製造方法。
  18. 前記メタルカバー及び前記金属薄片は、
    伝導性エポキシまたは金属ボンディング方式の接着層によって連結されることを特徴とする、請求項１６に記載の金属薄片を利用した半導体パッケージの製造方法。
JP2008507533A 2005-04-21 2005-09-06 金属薄片を利用した受動素子及び半導体パッケージの製造方法 Pending JP2008537355A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050033011A KR100660604B1 (ko) 2005-04-21 2005-04-21 금속 박편을 이용한 수동 소자 및 반도체 패키지의제조방법
PCT/KR2005/002940 WO2006112576A1 (en) 2005-04-21 2005-09-06 Method for manufacturing passive device and semiconductor package using thin metal piece

Publications (1)

Publication Number Publication Date
JP2008537355A true JP2008537355A (ja) 2008-09-11

Family

ID=37115266

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008507533A Pending JP2008537355A (ja) 2005-04-21 2005-09-06 金属薄片を利用した受動素子及び半導体パッケージの製造方法

Country Status (4)

Country Link
US (2) US7696055B2 (ja)
JP (1) JP2008537355A (ja)
KR (1) KR100660604B1 (ja)
WO (1) WO2006112576A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837208B2 (en) 2014-01-16 2017-12-05 Fujitsu Limited Inductor apparatus and inductor apparatus manufacturing method

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100656295B1 (ko) * 2004-11-29 2006-12-11 (주)웨이브닉스이에스피 선택적 양극 산화된 금속을 이용한 패키지 및 그 제작방법
US20070262051A1 (en) * 2006-05-12 2007-11-15 Advanced Chip Engineering Technology Inc. Method of plasma etching with pattern mask
US7708566B2 (en) * 2007-10-30 2010-05-04 Hon Hai Precision Ind. Co., Ltd. Electrical connector with integrated circuit bonded thereon
JP2009283741A (ja) * 2008-05-23 2009-12-03 Fuji Electric Device Technology Co Ltd 半導体装置
US9257356B2 (en) * 2008-12-10 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming an IPD beneath a semiconductor die with direct connection to external devices
TWI387067B (zh) * 2009-03-17 2013-02-21 Chipmos Technologies Inc 無基板晶片封裝及其製造方法
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
EP2431708A1 (de) * 2010-09-16 2012-03-21 Leica Geosystems AG Geodätisches Vermessungssystem mit in einer Fernbedieneinheit integrierter Kamera
US8673689B2 (en) 2011-01-28 2014-03-18 Marvell World Trade Ltd. Single layer BGA substrate process
US9449943B2 (en) * 2013-10-29 2016-09-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of balancing surfaces of an embedded PCB unit with a dummy copper pattern
KR20160135526A (ko) * 2015-05-18 2016-11-28 (주)와이솔 메탈캡을 이용한 반도체 패키지 및 그 제조방법
US10804173B2 (en) 2015-10-16 2020-10-13 Advanced Semiconductor Engineering, Inc. Lid structure and semiconductor device package including the same
US11195788B2 (en) 2019-10-18 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid dielectric scheme in packages
CN112420679B (zh) * 2020-11-20 2023-03-21 中国电子科技集团公司第二十九研究所 一种射频模块三维堆叠结构及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
JP4339946B2 (ja) * 1999-01-08 2009-10-07 パナソニック株式会社 半導体装置の製造方法
US6717819B1 (en) * 1999-06-01 2004-04-06 Amerasia International Technology, Inc. Solderable flexible adhesive interposer as for an electronic package, and method for making same
US6168965B1 (en) * 1999-08-12 2001-01-02 Tower Semiconductor Ltd. Method for making backside illuminated image sensor
DE60219712T2 (de) * 2001-04-19 2008-02-28 Interuniversitair Microelektronica Centrum Vzw Herstellung von integrierten abstimmbaren/umschaltbaren passiven Mikro- und Millimeterwellenmodulen
US6518642B2 (en) * 2001-06-06 2003-02-11 Samsung Electronics Co., Ltd. Integrated circuit having a passive device integrally formed therein
US6476476B1 (en) * 2001-08-16 2002-11-05 Amkor Technology, Inc. Integrated circuit package including pin and barrel interconnects
US6495912B1 (en) * 2001-09-17 2002-12-17 Megic Corporation Structure of ceramic package with integrated passive devices
JP2003163459A (ja) * 2001-11-26 2003-06-06 Sony Corp 高周波回路ブロック体及びその製造方法、高周波モジュール装置及びその製造方法。
JP2003304065A (ja) * 2002-04-08 2003-10-24 Sony Corp 回路基板装置及びその製造方法、並びに半導体装置及びその製造方法
JP4023285B2 (ja) * 2002-10-24 2007-12-19 ソニー株式会社 光・電気配線混載ハイブリッド回路基板及びその製造方法並びに光・電気配線混載ハイブリッド回路モジュール及びその製造方法
JPWO2004061931A1 (ja) * 2002-12-26 2006-05-18 富士通株式会社 多層配線構造を有する半導体装置およびその製造方法
KR100576367B1 (ko) * 2004-02-11 2006-05-03 삼성전자주식회사 반도체 소자의 배선방법
US7382056B2 (en) * 2004-04-29 2008-06-03 Sychip Inc. Integrated passive devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837208B2 (en) 2014-01-16 2017-12-05 Fujitsu Limited Inductor apparatus and inductor apparatus manufacturing method

Also Published As

Publication number Publication date
WO2006112576A1 (en) 2006-10-26
KR100660604B1 (ko) 2006-12-22
US20100144099A1 (en) 2010-06-10
US20080194058A1 (en) 2008-08-14
KR20060110604A (ko) 2006-10-25
US7838380B2 (en) 2010-11-23
US7696055B2 (en) 2010-04-13

Similar Documents

Publication Publication Date Title
JP2008537355A (ja) 金属薄片を利用した受動素子及び半導体パッケージの製造方法
TWI479577B (zh) 形成屏障材料於晶粒之周圍以減少翹曲之半導體裝置和方法
TWI550739B (zh) 埋置形成於半導體晶粒上之凸塊於可穿透黏著層中之半導體裝置及方法以減少在單一化過程中晶粒之移動
TWI552265B (zh) 形成孔穴於增進互連結構中以縮短晶粒之間訊號路徑之半導體裝置和方法
US7138706B2 (en) Semiconductor device and method for manufacturing the same
TWI502682B (zh) 半導體封裝及鑲嵌半導體晶粒至直通矽晶穿孔基板的對邊之方法
TWI528465B (zh) 半導體元件和形成具有嵌入半導體晶粒的預先製備散熱框之方法
TWI649845B (zh) 半導體封裝結構及其製造方法
JP2019512168A (ja) シリコン基板に埋め込まれたファンアウト型の３ｄパッケージ構造
KR20080093909A (ko) 히트 싱크 및 그라운드 차폐의 기능들을 개선하기 위한반도체 디바이스 패키지
JP2005506678A (ja) 集積型ヒートシンク及びビルドアップ層を有する超小型電子パッケージ
TWI754839B (zh) 封裝結構及其形成方法
JP2008522402A (ja) 選択的陽極酸化された金属を用いたパッケージ及びその製作方法
TW201919190A (zh) 封裝結構及其製造方法
TW200839992A (en) Varied solder mask opening diameters within a ball grid array substrate
TW200845343A (en) Semiconductor device package having multi-chips with side-by-side configuration and the method of the same
KR20130054115A (ko) 반도체 패키지 및 반도체 소자 패키징 방법
US20080224276A1 (en) Semiconductor device package
TWI792346B (zh) 半導體裝置及其製造方法
JP3823636B2 (ja) 半導体チップモジュール及びその製造方法
US11450597B2 (en) Semiconductor package substrate having heat dissipating metal sheet on solder pads, method for fabricating the same, and electronic package having the same
TW201240044A (en) Packaging substrate with well structure filled with insulator and manufacturing method
CN217387150U (zh) 半导体封装结构
TW202105639A (zh) 電子封裝件
TW202316600A (zh) 具有窗式散熱件的封裝件

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120321