CN109346414A - 水密线路板制作方法 - Google Patents

水密线路板制作方法 Download PDF

Info

Publication number
CN109346414A
CN109346414A CN201811182421.5A CN201811182421A CN109346414A CN 109346414 A CN109346414 A CN 109346414A CN 201811182421 A CN201811182421 A CN 201811182421A CN 109346414 A CN109346414 A CN 109346414A
Authority
CN
China
Prior art keywords
insulating layer
patch
layer
electronic component
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811182421.5A
Other languages
English (en)
Inventor
胡川
燕英强
郭跃进
皮迎军
刘俊军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Xiuyi Investment Development Partnership (limited Partnership)
Original Assignee
Shenzhen Xiuyi Investment Development Partnership (limited Partnership)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Xiuyi Investment Development Partnership (limited Partnership) filed Critical Shenzhen Xiuyi Investment Development Partnership (limited Partnership)
Priority to CN201811182421.5A priority Critical patent/CN109346414A/zh
Publication of CN109346414A publication Critical patent/CN109346414A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明涉及提供一种水密线路板制作方法，包括：将带有零件引脚的电子零件设置于密封基层上；在所述密封基层上覆盖第一绝缘层，所述第一绝缘层与所述密封基层将所述电子零件包封；在所述第一绝缘层上制作第一连通孔，所述第一连通孔与所述电子零件的零件引脚位置对应；在所述第一绝缘层上设置布线层，所述布线层通过所述第一连通孔与所述零件引脚电连接；在所述布线层上设置第二绝缘层，所述第二绝缘层与所述第一绝缘层将所述布线层包封；所述第一绝缘层和/或所述第二绝缘层是水密材料。采用简单的工艺步骤实现水密性封装的同时可以减小封装体的厚度、体积、功耗。

Description

水密线路板制作方法
技术领域
本发明属于电子领域，具体涉及一种水密线路板制作方法。
背景技术
目前半导体封装贴片工艺中，通常采用表面贴装、倒扣焊、球栅阵列、引线键合等封装工艺，芯片和器件占用面积大、厚度高，使封装的器件面积大、厚度大，并且这种传统封装工艺使得封装体内部互连线较长，导致功耗大、信号延迟而无法满足超高频电路需求。
发明内容
基于此，本发明在于克服现有技术的缺陷，提供一种水密线路板制作方法，采用简单的工艺步骤实现水密性封装的同时可以减小封装体的厚度、体积、功耗。
本发明的技术方案如下：
一种水密线路板制作方法，包括：将带有零件引脚的电子零件设置于密封基层上；在所述密封基层上覆盖第一绝缘层，所述第一绝缘层与所述密封基层将所述电子零件包封；在所述第一绝缘层上制作第一连通孔，所述第一连通孔与所述电子零件的零件引脚位置对应；在所述第一绝缘层上设置布线层，所述布线层通过所述第一连通孔与所述零件引脚电连接；在所述布线层上设置第二绝缘层，所述第二绝缘层与所述第一绝缘层将所述布线层包封。
在其中一个实施例中，在制作所述布线层之前，将所述第一绝缘层面向所述布线层一侧的表面平坦化。
在其中一个实施例中，在所述第二绝缘层上制作第二连通孔，所述第二连通孔将至少部分的所述布线层露出。
在其中一个实施例中，在所述第二绝缘层上制作外引脚，所述外引脚通过所述第二连通孔与所述布线层电连接。
在其中一个实施例中，在所述第二绝缘层上设置密封盖层，所述密封盖层朝向所述电子零件的一侧设有盖层凹槽，所述盖层凹槽与所述电子零件位置对应。
在其中一个实施例中，所述密封基层具有贴片凹槽，所述电子零件设置于所述贴片凹槽内；或者，在将所述电子零件设置于所述密封基层之前，在所述密封基层上制作贴片凹槽，所述电子零件设置于所述贴片凹槽内。
在其中一个实施例中，将带有贴片孔的贴片模板设置于所述密封基层上，将所述电子零件设置于所述贴片孔内。
在其中一个实施例中，将所述贴片模板粘贴于所述密封基层；或者，将所述电子零件通过所述贴片孔设置于所述密封基板上。
在其中一个实施例中，所述贴片模板包括至少两层层叠设置的贴片层，所述贴片层设有所述贴片孔，相邻两层所述贴片层的贴片孔相连通或错开。
在其中一个实施例中，所述第一绝缘层或所述第二绝缘层为低温玻璃、液晶高分子聚合物、派瑞林、铝氧化物、硅氧化物当中的其中一种材料或者其中两种以上的材料构成的复合材料。
本发明的有益效果如下：
1、水密线路板制作方法，包括：
将带有零件引脚的电子零件设置于密封基层上，电子零件可以是芯片、裸片、电子元件、电子器件、或者其他零件；电子零件可以放在密封基层上，也可以粘贴在密封基层上、或者被其他方式安装于密封基层上。密封基层用于对电子零件进行密封，可以是单层的结构、也可以是多层的结构，密封基层可以是硬质的板状层、也可以是软质的可弯曲的。优选的，密封基层采用玻璃板制成，加工厚度、尺寸、物理/化学/机械特性符合要求的玻璃板；除了玻璃板外，也可以采用其他无机、有机、金属等材料。
在密封基层上覆盖第一绝缘层，第一绝缘层与密封基层将电子零件包封；第一绝缘层用于电子零件的绝缘隔离，可以是具有绝缘性的任一材料，可以是单层结构也可以是多层层叠的结构。
在第一绝缘层上制作第一连通孔，制作第一连通孔采用包括但不限于激光雕刻、干法刻蚀、湿法刻蚀等工艺，第一连通孔与电子零件的零件引脚位置对应；第一连通孔可以将零件引脚从第一绝缘层中暴露出来，方便电连接零件引脚。
在第一绝缘层上设置布线层，制作布线层包括但不限于采用光刻、磁控溅射、电镀、刻蚀等工艺。布线层可以是电路、连线、天线或者其他线路图案。布线层通过第一连通孔与零件引脚电连接，第一连通孔内设置导电材料，通过导电材料将布线层和零件引脚电连接，实现布线层和电子零件的电连接。通过在第一绝缘层上开设第一连通孔的方式实现电子零件与布线层的电连接，可以大幅降低连线占据的空间、厚度，从而减小整个封装体的体积、厚度。
在布线层上设置第二绝缘层，制作第二绝缘层包括但不限于采用真空镀膜或旋涂等工艺，第二绝缘层与第一绝缘层将布线层包封，实现布线层的密封隔离。同时，密封基层、第一绝缘层和第二绝缘层共同将电子零件、布线层密封隔离起来。
第一绝缘层或/和第二绝缘层是水密材料。根据需要可以选择第一绝缘层是水密材料；或者选择第二绝缘层是水密材料；或者第一绝缘层和第二绝缘层均是水密材料。
上述“第一”、“第二”仅为了描述简洁，不得用于其他限定。
2、在制作布线层之前，将第一绝缘层面向布线层一侧的表面平坦化，制得第一绝缘层后，第一绝缘层的表面可能凹凸不平，因此将第一绝缘层平坦化，在平坦化的第一绝缘层上制作布线层可以更容易控制制成的布线层的结构，利于提高布线层连线的精度，精度提高可以减小连线的宽度、提高连线密度。
3、第二绝缘层将布线层包封，在第二绝缘层上制作第二连通孔，第二连通孔将至少部分的布线层露出，布线层露出的部分可以是线层的引脚，露出的部分布线层也可以对外连接，也可以是其他部分，例如天线等，天线外露有利于信号交换。
4、在第二绝缘层上制作外引脚，外引脚通过第二连通孔与布线层电连接。包括但不限于采用光刻、磁控溅射、电镀、刻蚀等工艺在第二连通孔内淀积凸点下金属UBM(UnderBond Metal)；然后包括但不限于采用植球工艺(Ball Drop)和回流焊工艺、丝网印刷和回流焊工艺或电镀工艺，在凸点下金属UBM上制备封装器件外引脚(外引脚包括但不限于BGA形式)。
5、在设置第一绝缘层之前,将电子零件粘贴于密封基层上，将电子零件粘贴固定在密封基层的预定位置上，可以避免电子零件在制作第一绝缘层时位移。
6、在第二绝缘层上设置密封盖层，密封盖层朝向电子零件的一侧设有盖层凹槽，盖层凹槽与电子零件位置对应。其中，密封盖层本身是一个整体，整体本身具有盖层凹槽；或者，密封盖层是多层结构，最下一层具有盖层凹槽。凹槽可以缓解电子零件温度变化时的热胀冷缩，避免电子零件的体积变化破坏第一绝缘层、第二绝缘层的密封性。
7、密封基层具有贴片凹槽，电子零件设置于贴片凹槽内，或者，在将电子零件设置于密封基层之前，在密封基层上制作贴片凹槽，电子零件设置于贴片凹槽内。电子零件的位置被贴片凹槽限定，避免后续工艺中电子零件发生位移。
其中，密封基层是一个整体，整体本身具有贴片凹槽；或者，密封基层是多层结构，最上一层具有贴片凹槽。
8、将带有贴片孔的贴片模板设置于密封基层上，将电子零件设置于贴片孔内。贴片模板上贴片孔的位置即是电子零件预设的位置，电子零件的位置受到贴片孔的约束，可以避免后续工艺中电子零件发生位置移动。
其中，贴片孔为盲孔或通孔。
9、将贴片模板粘贴于密封基层，利于贴片模板位置的固定，也利于密封；或者，贴片孔为通孔，电子零件通过贴片孔可以解除密封基层，将电子零件通过贴片孔设置于密封基层上。
10、贴片模板包括至少两层层叠设置的贴片层，贴片层设有贴片孔，相邻两层贴片层的贴片孔相连通或错开。
当相邻连城贴片层的贴片孔错开时，电子零件只能放入最上一层的贴片层的贴片孔内，最上一层贴片孔即是电子零件的贴片空间，此时贴片空间的厚度H只有最上一层贴片孔的厚度D1，即H1＝D1；当相邻两层贴片模板的贴片孔相连通时，电子零件可以穿过两层贴片孔，两层贴片孔共同构成电子零件的贴片空间，此时贴片空间的厚度是两层贴片孔的厚度D1、D2的叠加，即H2＝D1+D2，显然H1<H2，根据需要选择每层贴片层的厚度，通过贴片孔连通或不连通的组合可以获得所需的贴片空间的厚度。
11、第一绝缘层为低温玻璃、液晶高分子聚合物(LCP，Liquid Crystal Polymer)、派瑞林(聚对二甲苯，Parylene)、铝氧化物、硅氧化物当中的其中一种材料或者其中两种以上的材料构成的复合材料。
或第二绝缘层为低温玻璃、液晶高分子聚合物、派瑞林、铝氧化物、硅氧化物当中的其中一种材料或者其中两种以上的材料构成的复合材料。其中，复合材料是指材料复合、或者多层材料层叠叠加。
附图说明
图1为本发明实施例一水密线路板制作方法的步骤图一；
图2为本发明实施例一水密线路板制作方法的步骤图二；
图3为本发明实施例一水密线路板制作方法的步骤图三；
图4为本发明实施例一水密线路板制作方法的步骤图四；
图5为本发明实施例一水密线路板制作方法的步骤图五；
图6为本发明实施例一水密线路板制作方法的步骤图六；
图7为本发明实施例一水密线路板制作方法的步骤图七；
图8为本发明实施例一水密线路板制作方法的步骤图八；
图9为本发明实施例二水密线路板制作方法的步骤图一；
图10为本发明实施例二水密线路板制作方法的步骤图二；
图11为本发明实施例二水密线路板制作方法的步骤图三；
图12为本发明实施例二水密线路板制作方法的步骤图四；
图13为本发明实施例二水密线路板制作方法的步骤图五；
图14为本发明实施例二水密线路板制作方法的步骤图六；
图15为本发明实施例二水密线路板制作方法的步骤图七；
图16为本发明实施例二水密线路板制作方法的步骤图八；
图17为本发明实施例二水密线路板制作方法的步骤图九；
图18为本发明实施例二水密线路板制作方法的步骤图十；
图19为本发明实施例三水密线路板制作方法的结构示意图一；
图20为本发明实施例三水密线路板制作方法的结构示意图二；
图21为本发明实施例四贴片层的结构图一；
图22为图21的俯视图；
图23为本发明实施例四水密线路板制作方法的步骤图一；
图24为本发明实施例四贴片层的结构图二；
图25为图24的俯视图；
图26为本发明实施例四水密线路板制作方法的步骤图二；
图27为本发明实施例四水密线路板的结构示意图；
图28为本发明实施例四水密线路板制作方法的步骤图三；
图29为本发明实施例四水密线路板制作方法的步骤图四；
图30为本发明实施例四水密线路板制作方法的步骤图五；
图31为本发明实施例四水密线路板制作方法的步骤图六；
图32为本发明实施例四水密线路板制作方法的步骤图七；
图33为本发明实施例四水密线路板制作方法的步骤图八；
图34为本发明实施例四水密线路板制作方法的步骤图九；
图35为本发明实施例五水密线路板的结构示意图。
附图标记说明：
100、密封基层，101、贴片材料，102、电子零件，103、第一绝缘层，103A、第一层第一绝缘层，103B、第二层第一绝缘层，104、第一连通孔，105、布线层，106、第二绝缘层，107、外引脚，108、第二连通孔，109、凸点下金属，110、贴片凹槽；
200、400、贴片层，201、401、贴片孔；
301、302、303、键合材料；
500、水密盖层，501、盖层凹槽。
具体实施方式
下面对本发明作进一步详细说明，但本发明的实施方式不限于此。
实施例一
如图1至8所示，是本实施例中水密线路板制作方法的步骤图。
本是实施例中，如图1所示，密封基层100为玻璃板制成的整体，加工厚度、尺寸、物理/化学/机械特性符合要求的玻璃板制成密封基层100。如图2所示，将带有零件引脚的电子零件102用贴片材料101(可为液态、固态或薄膜)粘贴于密封基层100上，固定电子零件102在密封基层上的位置，避免后续工艺中电子零件102发生位移，影响连线。本是实施例中电子零件102是具有芯片引脚的芯片，芯片引脚即是零件引脚(但不限于此，也可以是裸片、电子元件、电子器件、或者其他零件)。本实施例中，第一绝缘层和第二绝缘层均是水密材料。
如图3所示，在密封基层100上覆盖第一绝缘层103，第一绝缘层103覆盖电子零件102，第一绝缘层103与密封基层100将电子零件102包封，从而实现对电子零件102的水密封。其中，第一绝缘层103为低温玻璃、液晶高分子聚合物(LCP，Liquid Crystal Polymer)、派瑞林(聚对二甲苯，Parylene)、铝氧化物、硅氧化物当中的其中一种材料或者其中两种以上的材料构成的复合材料，优选的，材料具备生物兼容性、低水汽渗透率等特性。在硬质的玻璃板材质的密封基层的支撑下制作第一绝缘层103，利于使第一绝缘层103保持平坦。
如图4所示，在第一绝缘层103上制作第一连通孔104，制作第一连通孔104采用包括但不限于激光雕刻、干法刻蚀、湿法刻蚀等工艺，第一连通孔104与电子零件102的零件引脚位置对应，第一连通孔104可以将零件引脚从第一绝缘层103中暴露出来，方便电连接零件引脚。本实施例中，零件引脚未在图中示出，零件引脚可以相对于电子零件102的上表面凸起，也可以与电子零件102的上表面平齐，参照图4所示，零件引脚在电子零件102上的位置如图4中的第一连通孔104下方的位置。
如图4所示的方位，第一绝缘层103的下表面朝向密封基层，第一绝缘层103的上表面用于制作布线层105，在制作布线层105之前，将第一绝缘层103的上表面平坦化，使第一绝缘层103的上表面平坦，利于制作布线层105。
如图5所示，在第一绝缘层103上设置布线层105，制作布线层105包括但不限于采用光刻、磁控溅射、电镀、刻蚀等工艺。布线层105可以是金属材料或者其他导电材料，例如铝、铜。布线层105可以是电路、连线、天线或者其他线路图案。布线层105通过第一连通孔104与零件引脚电连接，第一连通孔104内设置导电材料，通过导电材料将布线层105和零件引脚电连接，实现布线层105和电子零件102的电连接。通过在第一绝缘层103上开设第一连通孔104的方式实现电子零件102与布线层105的电连接，可以大幅降低连线占据的空间、厚度，从而减小整个封装体的体积、厚度。另一方面，由于已经将第一绝缘层103平坦化，在平坦化的第一绝缘层103上制作布线层105可以更容易控制制成的布线层105的结构、形状，进一步提高布线层105连线的精度，精度提高可以减小连线的宽度、提高连线密度。
如图6所示，在布线层105上设置第二绝缘层106，制作第二绝缘层106包括但不限于采用真空镀膜或旋涂等工艺，第二绝缘层106与第一绝缘层103将布线层105包封，实现布线层105的水密封。同时，密封基层100、第一绝缘层103和第二绝缘层106共同将电子零件102、布线层105水密封起来。第二绝缘层106为低温玻璃、液晶高分子聚合物、派瑞林、铝氧化物、硅氧化物当中的其中一种材料或者其中两种以上的材料构成的复合材料。其中，复合材料是指材料复合、或者多层材料层叠叠加。
如图7所示，第二绝缘层106将布线层105包封，在第二绝缘层106上制作第二连通孔108，第二连通孔108将至少部分的布线层105露出，布线层105露出的部分可以是线层的引脚，露出的部分布线层105可以用于对外电连接；也可以是其他部分，例如天线等，天线外露有利于信号交换。
如图8所示，在第二绝缘层106上制作外引脚107，外引脚107通过第二连通孔108与布线层105电连接。包括但不限于采用光刻、磁控溅射、电镀、刻蚀等工艺在第二连通孔108内淀积凸点下金属UBM(Under Bond Metal)；然后采用包括但不限于采用植球工艺(BallDrop)和回流焊工艺、丝网印刷和回流焊工艺或电镀工艺，在凸点下金属1UBM上制备封装器件外引脚107(本实施例中外引脚采用BGA形式，但限于此，外引脚107也可以采用其他形式)。外引脚107通过第二连通孔108与布线层105电连接，也可以通过第一连通孔104与电子零件102的零件引脚电链接。
本实施例中，采用玻璃板制成密封基层，所用水密线路板制作方法制作获得的封装后的电路板是硬质板，但不限于本实施例，也可以采用其他有机或无极或金属材料，或者，选择合适的材料也可以制得柔软可以弯曲的柔性板。
实施例二
实施例二与实施例一的区别在于：
如图9、10所示，密封基板上自带贴片凹槽110，或者采用光刻、湿法蚀刻、干法蚀刻或其他工艺在密封基层100的上表面制作贴片凹槽110，如图11所示，将电子零件102通过贴片材料101粘贴于贴片凹槽110内。电子零件102的位置被贴片凹槽110限定，避免后续工艺中电子零件102发生位移。
其中，密封基层100是一个整体，整体本身具有贴片凹槽110；或者，密封基层100是多层结构，最上一层具有贴片凹槽110。
如图12所示，在所述密封基层100上覆盖第一绝缘层103，所述第一绝缘层103与所述密封基层100将所述电子零件102包封。
如图13所示，将第一绝缘层103的上表面平坦化，在所述第一绝缘层103上制作第一连通孔104，所述第一连通孔104与所述电子零件102的零件引脚位置对应。
如图14所示，在所述第一绝缘层103上设置布线层105，所述布线层105通过所述第一连通孔104与所述零件引脚电连接。
如图15所示，在所述布线层105上设置第二绝缘层106，所述第二绝缘层106与所述第一绝缘层103将所述布线层105包封。
如图16所示，在第二绝缘层106上制作第二连通孔108，第二连通孔108将至少部分的布线层105露出。
如图17所示，在第二连通孔108中制作凸点下金属109(凸点下金属，UBM，UnderBond Metal)，凸点下金属109与布线层105电连接；
如图18所示，在凸点下金属109上制作外引脚107，本实施例中外引脚107是引脚凸点BGA的形式，外引脚107通过凸点下金属109与布线层105电连接，外引脚107还可以通过第一连通孔104与电子零件102的零件引脚电连接。
实施例三
实施例三与实施例一的区别在于：
如图19、20所示，第一绝缘层103为两层层叠的结构，包括第一层第一绝缘层103A和第二层第一绝缘层103。如图20所示，第一连通孔104穿过第一层第一绝缘层103A和第二层第一绝缘层103B。
可以根据需要选择第一绝缘层103各层的材质、厚度、以及在水密基板上覆盖的区域，第一层第一绝缘层103A和第二层第一绝缘层103可以采用相同或不同的材质。本实施例中，第一绝缘层103位两层层叠的结构，但不限于此，也可以采用三层以上层叠的结构。同理，第二绝缘层106也可以采用与第一绝缘层103类似的多层结构。
实施例四
实施例四与实施例一的区别在于：
采用贴片模板辅助贴片，贴片模板设有贴片孔，将贴片模板粘贴于密封基层上，再将将电子零件设置于贴片孔内。
本实施例中，贴片模板包括两层层叠设置的贴片层(但不限于此，也可以三层以上)，如图21、22所示，贴片层200设有贴片孔201，如图24、25所示，贴片层400设有贴片孔401，本实施例中贴片层400设有多个贴片孔401贴片孔，贴片孔分为两个区域，其中一部分(图25中靠左的区域)贴片孔401与贴片层200的贴片孔201对应，另一部分(图25中靠右的区域)贴片孔401与贴片层200的贴片孔201错开。
封装时：
如图23所示，用键合材料301将贴片层200粘贴于密封基层100上。
如图26、27所示。用键合材料302将贴片层400粘贴于贴片层200上。贴片层400的其中一部分贴片孔401与贴片层200的贴片孔201对齐并连通(如图26左边两个贴片孔201、401所示)，相连通的贴片孔201、401共同构成电子零件102的贴片空间，贴片层200的厚度为D2，贴片层400的厚度为D1，此时贴片空间的厚度是贴片孔201、401的厚度D2、D1的叠加，即H2＝D1+D2；贴片层400的另一部分贴片孔401与贴片层200的贴片孔201错开(如图26右边两个贴片孔401所示)，这部分贴片孔401与密封基层100之间被贴片层200隔开，电子零件102只能放入贴片层400的贴片孔401内，贴片孔401即是电子零件102的贴片空间，此时贴片空间的厚度H1只有贴片孔401的厚度D1，即H1＝D1；显然H1<H2。本实施例中只设置2层贴片层，但不限于此，根据需要可以设置多层贴片层，通过设定各层贴片层的贴片孔连通或错开的关系，组成不同厚度的贴片空间以供放入不同厚度的电子零件。
如图28所示，将不同厚度的电子零件102通过贴片材料101贴装至对应厚度的贴片空间内(单个贴片孔201构成的贴片空间、或者相连通的贴片孔201、401构成的贴片空间)。
如图29所示，在电子零件102和贴片层400上制作第一绝缘层103，第一绝缘层、贴片层200、和贴片层400将电子零件102包封。
如图30所示，将第一绝缘层103的上表面平坦化，在第一绝缘层103上制作第一连通孔104，第一连通孔104与电子零件102的零件引脚位置对应。
如图31所示，在第一绝缘层103上设置布线层105，布线层105通过第一连通孔104与电子零件102的零件引脚电连接。
如图32所示，在布线层105上设置第二绝缘层106，第二绝缘层106与第一绝缘层103将布线层105包封。
如图33所示，在第二绝缘层106上制作第二连通孔108，第二连通孔108将至少部分的布线层105露出。
如图34所示，在第二绝缘层106上制作外引脚107，外引脚107是引脚凸点BGA的形式，外引脚107通过第二连通孔108与布线层105电连接，外引脚107还可以通过第一连通孔104与电子零件102的零件引脚电连接。
实施例五
实施例五与实施例四的区别在于：
不设置外引脚107，增加密封盖层500。
如图35所示，在第二绝缘层106上设置密封盖层500，密封盖层500通过键合材料303粘贴至第二绝缘层上，密封盖层500朝向电子零件102的一侧设有盖层凹槽501，盖层凹槽501与电子零件102的位置对应。凹槽可以缓解电子零件102温度变化时的热胀冷缩，避免电子零件102的体积变化破坏第一绝缘层103、第二绝缘层106的水密性。
密封盖层500可以是硬质板状的，也可以柔软则弯曲的，本实施例中选用玻璃板制作密封盖层500，但也可以采用其他材料，可以根据具体需要选择合适的材质。
其中，键合材料301、302、303可以采用相同的材料，也可以采用不同的材料。键合材料301、302、303可以是CuSn、AgSn、AuSn、AuSi、AlSi、SnAgCu等合金，或者银胶、玻璃胶、熔融玻璃，或者水密性聚合物，如聚酰亚胺、液晶高分子聚合物等聚合物材料。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (11)

1.一种水密线路板制作方法，其特征在于，包括：
将带有零件引脚的电子零件设置于密封基层上；
在所述密封基层上覆盖第一绝缘层，所述第一绝缘层与所述密封基层将所述电子零件包封；
在所述第一绝缘层上制作第一连通孔，所述第一连通孔与所述电子零件的零件引脚位置对应；
在所述第一绝缘层上设置布线层，所述布线层通过所述第一连通孔与所述零件引脚电连接；
在所述布线层上设置第二绝缘层，所述第二绝缘层与所述第一绝缘层将所述布线层包封；
所述第一绝缘层和/或所述第二绝缘层是水密材料。
2.根据权利要求1所述的水密线路板制作方法，其特征在于，在制作所述布线层之前，将所述第一绝缘层面向所述布线层一侧的表面平坦化。
3.根据权利要求1所述的水密线路板制作方法，其特征在于，在所述第二绝缘层上制作第二连通孔，所述第二连通孔将至少部分的所述布线层露出。
4.根据权利要求3所述的水密线路板制作方法，其特征在于，在所述第二绝缘层上制作外引脚，所述外引脚通过所述第二连通孔与所述布线层电连接。
5.根据权利要求1所述的水密线路板制作方法，其特征在于，在所述第二绝缘层上设置密封盖层，所述密封盖层朝向所述电子零件的一侧设有盖层凹槽，所述盖层凹槽与所述电子零件位置对应。
6.根据权利要求1所述的水密线路板制作方法，其特征在于，所述密封基层具有贴片凹槽，所述电子零件设置于所述贴片凹槽内；
或者，在将所述电子零件设置于所述密封基层之前，在所述密封基层上制作贴片凹槽，所述电子零件设置于所述贴片凹槽内。
7.根据权利要求1所述的水密线路板制作方法，其特征在于，将带有贴片孔的贴片模板设置于所述密封基层上，将所述电子零件设置于所述贴片孔内。
8.根据权利要求7所述的水密线路板制作方法，其特征在于，将所述贴片模板粘贴于所述密封基层；或者，将所述电子零件通过所述贴片孔设置于所述密封基板上。
9.根据权利要求7所述的水密线路板制作方法，其特征在于，所述贴片模板包括至少两层层叠设置的贴片层，所述贴片层设有所述贴片孔，相邻两层所述贴片层的贴片孔相连通或错开。
10.根据权利要求1至9任一项所述的水密线路板制作方法，其特征在于，所述第一绝缘层或/和所述第二绝缘层是水密材料。
11.根据权利要求1至9任一项所述的水密线路板制作方法，其特征在于，所述第一绝缘层或/和所述第二绝缘层为低温玻璃、液晶高分子聚合物、派瑞林、铝氧化物、硅氧化物当中的其中一种材料、或者其中两种以上的材料构成的复合材料。
CN201811182421.5A 2018-10-11 2018-10-11 水密线路板制作方法 Pending CN109346414A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811182421.5A CN109346414A (zh) 2018-10-11 2018-10-11 水密线路板制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811182421.5A CN109346414A (zh) 2018-10-11 2018-10-11 水密线路板制作方法

Publications (1)

Publication Number Publication Date
CN109346414A true CN109346414A (zh) 2019-02-15

Family

ID=65309029

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811182421.5A Pending CN109346414A (zh) 2018-10-11 2018-10-11 水密线路板制作方法

Country Status (1)

Country Link
CN (1) CN109346414A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4362078A1 (en) * 2022-09-29 2024-05-01 Intel Corporation Multichip ic devices with die embedded in glass substrate & a redistribution layer interconnect bridge

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426850A (zh) * 2013-08-27 2013-12-04 南通富士通微电子股份有限公司 晶圆级芯片尺寸封装结构
CN105575913A (zh) * 2016-02-23 2016-05-11 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103426850A (zh) * 2013-08-27 2013-12-04 南通富士通微电子股份有限公司 晶圆级芯片尺寸封装结构
CN105575913A (zh) * 2016-02-23 2016-05-11 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4362078A1 (en) * 2022-09-29 2024-05-01 Intel Corporation Multichip ic devices with die embedded in glass substrate & a redistribution layer interconnect bridge

Similar Documents

Publication Publication Date Title
US7202556B2 (en) Semiconductor package having substrate with multi-layer metal bumps
US7387917B2 (en) BGA package substrate and method of fabricating same
US20130221442A1 (en) Embedded power stage module
CN106449554A (zh) 带有封闭空腔的芯片嵌入式封装结构及其制作方法
US20100071936A1 (en) Thermally-Efficient Metal Core Printed Circuit Board With Selective Electrical And Thermal Connectivity
CN112820721B (zh) 一种集成封装天线及其封装方法
US11139230B2 (en) Flip-chip package substrate and method for preparing the same
CN112349691B (zh) 一种气密高导热lcp封装基板、制造方法及多芯片系统级封装结构
CN110088884A (zh) 集成电路多芯片层叠封装结构以及方法
AU1406000A (en) Device for electronic packaging, pin jig fixture
CN206312887U (zh) 带有封闭空腔的芯片嵌入式封装结构
CN112349700B (zh) 一种气密高导热lcp封装基板及多芯片系统级封装结构
CN109346414A (zh) 水密线路板制作方法
JPH098175A (ja) 多層プリント基板のボンディング用棚形成方法
CN111799188A (zh) 一种利用tsv和tgv的减薄晶圆封装工艺
JP2008182039A (ja) 多層配線板およびその製造方法
CN205984981U (zh) 双向集成埋入式芯片重布线基板结构
CN112349696B (zh) 一种lcp封装基板、制造方法及多芯片系统级封装结构
CN115527961A (zh) 带有散热板的多芯片互连封装结构及其制备方法
CN112349698B (zh) 一种lcp封装基板、制造方法及多芯片系统级封装结构
JP2001044317A (ja) 半導体素子搭載用基板および半導体装置ならびにそれらの製造方法
CN205984940U (zh) 双向集成埋入式芯片重布线pop封装结构
CN112349692B (zh) 一种气密高导热lcp封装基板及多芯片系统级封装结构
CN105023888B (zh) 板级扇出型芯片封装器件及其制备方法
CN104157632B (zh) 基于选择性铝阳极氧化的bga基板多层互连结构及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190215

RJ01 Rejection of invention patent application after publication