JP2001044317A - 半導体素子搭載用基板および半導体装置ならびにそれらの製造方法 - Google Patents
半導体素子搭載用基板および半導体装置ならびにそれらの製造方法Info
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Abstract
(57)【要約】
【課題】放熱用金属板を有するにもかかわらず、加熱時
にそりが発生しない。 【解決手段】第１の金属箔１、第１の絶縁フィルム２、
第１の金属板３、接着フィルム４、第２の金属板５、第
２の絶縁フィルム６および第２の金属箔７を、この順で
積層し、一括して加熱圧着して積層体２０を得る。
にそりが発生しない。 【解決手段】第１の金属箔１、第１の絶縁フィルム２、
第１の金属板３、接着フィルム４、第２の金属板５、第
２の絶縁フィルム６および第２の金属箔７を、この順で
積層し、一括して加熱圧着して積層体２０を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子搭載用
基板および半導体装置ならびにそれらの製造方法に関す
る。
基板および半導体装置ならびにそれらの製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体素子の高集積化および高速
化に伴い、半導体装置の発熱量が増大していることか
ら、高放熱性のパッケージの必要が高まっている。その
ため、熱伝導性が低いため放熱性に乏しい従来の樹脂製
基板に代えて、セラミックス製基板が用いられてきた
が、さらに放熱性の高い半導体素子搭載用基板が求めら
れている。そこで、アルミニウム、その合金、銅または
その合金などの金属からなる放熱板（ヒートスプレッ
ダ）を組み込んだ樹脂製基板が提案されている。
化に伴い、半導体装置の発熱量が増大していることか
ら、高放熱性のパッケージの必要が高まっている。その
ため、熱伝導性が低いため放熱性に乏しい従来の樹脂製
基板に代えて、セラミックス製基板が用いられてきた
が、さらに放熱性の高い半導体素子搭載用基板が求めら
れている。そこで、アルミニウム、その合金、銅または
その合金などの金属からなる放熱板（ヒートスプレッ
ダ）を組み込んだ樹脂製基板が提案されている。
【０００３】
【発明が解決しようとする課題】しかし、このように金
属板が組み込まれたプラスチック製基板は、貼り合わせ
られた樹脂と金属との熱膨張性が大きく異なるため、は
んだリフローなどの加熱工程においてそりが生じてしま
うという問題がある。このような基板のそりは、例え
ば、組み立て時に平坦性不足による封止性の劣化、ボー
ル装着性の劣化、高温処理時のワイヤボンドやはんだボ
ールなどの剥離や、封止樹脂のクラックなどの欠陥の原
因になる。
属板が組み込まれたプラスチック製基板は、貼り合わせ
られた樹脂と金属との熱膨張性が大きく異なるため、は
んだリフローなどの加熱工程においてそりが生じてしま
うという問題がある。このような基板のそりは、例え
ば、組み立て時に平坦性不足による封止性の劣化、ボー
ル装着性の劣化、高温処理時のワイヤボンドやはんだボ
ールなどの剥離や、封止樹脂のクラックなどの欠陥の原
因になる。
【０００４】そこで、本発明は、加熱時にそりが発生し
ない半導体素子搭載用基板と、該基板を用いた半導体装
置と、それらの製造方法とを提供することを目的とす
る。
ない半導体素子搭載用基板と、該基板を用いた半導体装
置と、それらの製造方法とを提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明では、互いに材質
が類似する層を積層方向に対称に配置することにより、
構成する材料の熱膨張を整合させて、そりを抑制する。
すなわち、本発明では、２層以上の金属層を備える芯部
材と、該芯部材の表裏一方の面に設けられた第１の絶縁
層と、該芯部材の他方の面に設けられた第２の絶縁層と
を少なくとも備える半導体素子搭載用基板ある。第１の
絶縁層の厚さは、第２の絶縁層の厚さの１．０〜５．０
倍とすることが望ましく、それらの厚さは、それぞれ
０．２ｍｍ以下であることが望ましい。第１の絶縁層が
薄い場合、第２の絶縁層の厚さが０であってもよい（す
なわち、第２の絶縁層を設けなくてもよい）。また、金
属層は、良好な放熱効果を得るため、０．１ｍｍ以上と
することが望ましい。本明細書において、金属には合金
も含む。
が類似する層を積層方向に対称に配置することにより、
構成する材料の熱膨張を整合させて、そりを抑制する。
すなわち、本発明では、２層以上の金属層を備える芯部
材と、該芯部材の表裏一方の面に設けられた第１の絶縁
層と、該芯部材の他方の面に設けられた第２の絶縁層と
を少なくとも備える半導体素子搭載用基板ある。第１の
絶縁層の厚さは、第２の絶縁層の厚さの１．０〜５．０
倍とすることが望ましく、それらの厚さは、それぞれ
０．２ｍｍ以下であることが望ましい。第１の絶縁層が
薄い場合、第２の絶縁層の厚さが０であってもよい（す
なわち、第２の絶縁層を設けなくてもよい）。また、金
属層は、良好な放熱効果を得るため、０．１ｍｍ以上と
することが望ましい。本明細書において、金属には合金
も含む。
【０００６】なお、第１の絶縁層表面に、表面配線を形
成するための金属箔からなる第１の金属箔層をさらに設
けることが必要である。この場合には、対称構造を維持
するため、第２の金属箔層をさらに設け、第１の金属箔
層、第１の絶縁層、芯部材、第２の絶縁層、第２の金属
箔層を、この順で積層することが望ましい。
成するための金属箔からなる第１の金属箔層をさらに設
けることが必要である。この場合には、対称構造を維持
するため、第２の金属箔層をさらに設け、第１の金属箔
層、第１の絶縁層、芯部材、第２の絶縁層、第２の金属
箔層を、この順で積層することが望ましい。
【０００７】また、金属層を２層以上とすることで、放
熱層と、高速電気回路に特に必要とされる安定な電流・
電圧を供給するための電源層とを別々に設けてもよい。
すなわち、芯部材は、この順で積層された、第１の金属
層（上層）と、接着層と、第２の金属層（下層）とを備
えることが望ましい。このように、芯部材を、厚い一枚
の金属板ではなく、薄い複数枚の金属板を張り合わせた
構成にすれば、コストを低く抑えつつ、上下に配置する
ことでそりを抑制することができる。なお、ここでは、
基板の積層方向の、半導体素子搭載用凹部が開口してい
る側を上、該凹部の底面側を下とする。また、本明細書
では、接地電源も電源に含む。
熱層と、高速電気回路に特に必要とされる安定な電流・
電圧を供給するための電源層とを別々に設けてもよい。
すなわち、芯部材は、この順で積層された、第１の金属
層（上層）と、接着層と、第２の金属層（下層）とを備
えることが望ましい。このように、芯部材を、厚い一枚
の金属板ではなく、薄い複数枚の金属板を張り合わせた
構成にすれば、コストを低く抑えつつ、上下に配置する
ことでそりを抑制することができる。なお、ここでは、
基板の積層方向の、半導体素子搭載用凹部が開口してい
る側を上、該凹部の底面側を下とする。また、本明細書
では、接地電源も電源に含む。
【０００８】金属層を２層とする場合、第２の金属層の
厚さは、第１の金属層の１〜１０倍とすることが望まし
く、１〜６倍とすることがさらに望ましい。この場合
も、金属層はそれぞれ０．１ｍｍ以上とすることが望ま
しい。第１の金属層と第２の金属層とは、熱膨張率が等
しいことから、同じ金属からなることが望ましいが、実
質的にそりを抑制できる熱膨張係数および弾性率の差の
範囲内であれば、互いに異なる金属からなっていてもよ
い。
厚さは、第１の金属層の１〜１０倍とすることが望まし
く、１〜６倍とすることがさらに望ましい。この場合
も、金属層はそれぞれ０．１ｍｍ以上とすることが望ま
しい。第１の金属層と第２の金属層とは、熱膨張率が等
しいことから、同じ金属からなることが望ましいが、実
質的にそりを抑制できる熱膨張係数および弾性率の差の
範囲内であれば、互いに異なる金属からなっていてもよ
い。
【０００９】また、本発明では、第１の絶縁層表面に設
けられた配線と、該配線の表面に設けられた第１の突起
電極とをさらに備え、第１の絶縁層側から金属層のうち
の少なくとも一層に達する半導体素子搭載用凹部が設け
られている半導体素子搭載用基板が提供される。配線
は、第１の絶縁層に埋め込まれていてもよい。また、突
起電極は、第１の絶縁層表面に設けられ、第１の絶縁層
内に設けられたビアホールを介して金属層のうちの少な
くとも一層に電気的に接続されていてもよい。さらに配
線を樹脂層(ソルダレジスト)で部分的に被覆するのが一
般的である。
けられた配線と、該配線の表面に設けられた第１の突起
電極とをさらに備え、第１の絶縁層側から金属層のうち
の少なくとも一層に達する半導体素子搭載用凹部が設け
られている半導体素子搭載用基板が提供される。配線
は、第１の絶縁層に埋め込まれていてもよい。また、突
起電極は、第１の絶縁層表面に設けられ、第１の絶縁層
内に設けられたビアホールを介して金属層のうちの少な
くとも一層に電気的に接続されていてもよい。さらに配
線を樹脂層(ソルダレジスト)で部分的に被覆するのが一
般的である。
【００１０】この半導体素子搭載用基板では、配線と、
金属層のうちの少なくとも一層とが、電気的に接続され
ていることが望ましい。接続方法は特に限定されない
が、例えば、ビアホール、ワイヤボンディングや、半導
体素子搭載用凹部側面に形成された導体などによって電
気的に接続することができる。半導体素子搭載用凹部側
面に形成された導体により接続を行う場合、凹部側面全
面に導体を形成し、第１および第２の金属層の両方と、
配線とを接続してもよく、凹部側面の一部のみに導体を
形成し、第１の金属層のみと配線とを接続してもよい。
金属層のうちの少なくとも一層とが、電気的に接続され
ていることが望ましい。接続方法は特に限定されない
が、例えば、ビアホール、ワイヤボンディングや、半導
体素子搭載用凹部側面に形成された導体などによって電
気的に接続することができる。半導体素子搭載用凹部側
面に形成された導体により接続を行う場合、凹部側面全
面に導体を形成し、第１および第２の金属層の両方と、
配線とを接続してもよく、凹部側面の一部のみに導体を
形成し、第１の金属層のみと配線とを接続してもよい。
【００１１】なお、金属層を２層とする場合、すなわ
ち、芯部材に第１の上記金属層と接着層と第２の上記金
属層とを設ける場合には、上記半導体素子搭載用凹部
を、第１の絶縁層側から第１の金属層に達する第１の凹
部と、該第１の凹部の底面に形成された、該第１の凹部
より開口径の小さい、第２の金属層に達する第２の凹部
とにより構成してもよい。このようにする場合、第１の
凹部側面に導体を形成し、これにより配線と第１の金属
との電気的接続を行ってもよい。
ち、芯部材に第１の上記金属層と接着層と第２の上記金
属層とを設ける場合には、上記半導体素子搭載用凹部
を、第１の絶縁層側から第１の金属層に達する第１の凹
部と、該第１の凹部の底面に形成された、該第１の凹部
より開口径の小さい、第２の金属層に達する第２の凹部
とにより構成してもよい。このようにする場合、第１の
凹部側面に導体を形成し、これにより配線と第１の金属
との電気的接続を行ってもよい。
【００１２】また、本発明では、少なくとも第１の金属
箔、第１の絶縁層、第１の金属板、接着層、第２の金属
板、第２の絶縁層および第２の金属箔を、この順で積層
し加熱圧着して積層体を得る積層工程を備える半導体素
子搭載用基板の製造方法が提供される。本発明では、こ
のように一括して積層することにより、積層途中での非
対称な積層状態における加熱による基板のそりを回避す
ることができる。なお、絶縁層には、通常の積層基板製
造用の材料を用いることができる。例えば、エポキシ樹
脂、ポリイミドといった樹脂を含む組成物またはその硬
化物のみであってもよく、織布や不織布などの補強材を
樹脂に含浸させたプリプレグなどであってもよい。作業
性がよいため、自己支持性フィルムを用いることが好ま
しい。また、本発明では、積層体に上述のもの以外の層
が積層されても構わない。例えば、金属層を３層にする
場合には、第２の金属板と第２の絶縁層との間に、さら
に接着層と、第３の金属板とを積層し、加熱圧着すれば
よい。
箔、第１の絶縁層、第１の金属板、接着層、第２の金属
板、第２の絶縁層および第２の金属箔を、この順で積層
し加熱圧着して積層体を得る積層工程を備える半導体素
子搭載用基板の製造方法が提供される。本発明では、こ
のように一括して積層することにより、積層途中での非
対称な積層状態における加熱による基板のそりを回避す
ることができる。なお、絶縁層には、通常の積層基板製
造用の材料を用いることができる。例えば、エポキシ樹
脂、ポリイミドといった樹脂を含む組成物またはその硬
化物のみであってもよく、織布や不織布などの補強材を
樹脂に含浸させたプリプレグなどであってもよい。作業
性がよいため、自己支持性フィルムを用いることが好ま
しい。また、本発明では、積層体に上述のもの以外の層
が積層されても構わない。例えば、金属層を３層にする
場合には、第２の金属板と第２の絶縁層との間に、さら
に接着層と、第３の金属板とを積層し、加熱圧着すれば
よい。
【００１３】なお、積層工程の後には、第１の金属箔を
エッチングして配線を形成する表面配線形成工程、およ
び、第１の絶縁フィルム側から少なくとも上記第１の金
属板（金属層を上述のように２層にする場合には、第２
の金属板）に達する半導体素子搭載用凹部を形成する工
程を、さらに設けることができる。半導体素子搭載用凹
部の形成方法は、特に限定されるものではなく、例え
ば、機械加工によって形成してもよく、レーザ加工によ
り形成してもよい。また、表面配線の一部または全部を
覆う絶縁層をさらに設けてもよい。
エッチングして配線を形成する表面配線形成工程、およ
び、第１の絶縁フィルム側から少なくとも上記第１の金
属板（金属層を上述のように２層にする場合には、第２
の金属板）に達する半導体素子搭載用凹部を形成する工
程を、さらに設けることができる。半導体素子搭載用凹
部の形成方法は、特に限定されるものではなく、例え
ば、機械加工によって形成してもよく、レーザ加工によ
り形成してもよい。また、表面配線の一部または全部を
覆う絶縁層をさらに設けてもよい。
【００１４】また、表面配線の形成方法は、上述のエッ
チング法に限定されるものではなく、例えば転写法な
ど、他の方法により形成してもよい。
チング法に限定されるものではなく、例えば転写法な
ど、他の方法により形成してもよい。
【００１５】転写法により表面配線を形成する場合、キ
ャリア箔などの支持部材に、エッチングバリア層を介し
て、配線を形成した、いわゆる転写箔を用いることがで
きる。この場合、積層工程の後に設けられる表面配線形
成工程は、キャリア箔とエッチングバリア層を除去する
工程である。なお、転写箔に形成する配線に導電ペース
トをバンプ状に高く形成して、該バンプが第１の絶縁フ
ィルムを貫通してその下の金属層に達するようにし、こ
の転写法による配線を層間接続に用いてもよい。
ャリア箔などの支持部材に、エッチングバリア層を介し
て、配線を形成した、いわゆる転写箔を用いることがで
きる。この場合、積層工程の後に設けられる表面配線形
成工程は、キャリア箔とエッチングバリア層を除去する
工程である。なお、転写箔に形成する配線に導電ペース
トをバンプ状に高く形成して、該バンプが第１の絶縁フ
ィルムを貫通してその下の金属層に達するようにし、こ
の転写法による配線を層間接続に用いてもよい。
【００１６】さらに、本発明では、本発明の半導体素子
搭載用基板と、該半導体素子搭載用基板の半導体素子搭
載用凹部の底面に露出した金属層に接着された半導体素
子と、該半導体素子を封止する封止部材とを備える半導
体装置が提供される。
搭載用基板と、該半導体素子搭載用基板の半導体素子搭
載用凹部の底面に露出した金属層に接着された半導体素
子と、該半導体素子を封止する封止部材とを備える半導
体装置が提供される。
【００１７】半導体素子の外部接続端子と、配線（表面
配線）および／または金属層とは、電気的に接続され
る。これらの接続の手段は特に限定されるものではな
く、例えば、ワイヤボンディングなどにより接続するこ
とができる。半導体素子の半導体素子搭載用凹部底面へ
の接着の方法は、特に限定されるものではなく、通常の
半導体素子搭載用接着剤などによって行うことができ
る。
配線）および／または金属層とは、電気的に接続され
る。これらの接続の手段は特に限定されるものではな
く、例えば、ワイヤボンディングなどにより接続するこ
とができる。半導体素子の半導体素子搭載用凹部底面へ
の接着の方法は、特に限定されるものではなく、通常の
半導体素子搭載用接着剤などによって行うことができ
る。
【００１８】なお、金属層を多層設ける場合、すなわ
ち、芯部材に、この順で積層された第１の上記金属層
と、第２の絶縁層と、第２の上記金属層とを設ける場
合、半導体素子の外部接続端子を第１の金属層に接続し
（すなわち、第１の金属層を電源層とし）、第２の金属
層に半導体素子が接着する（すなわち、第２の金属層を
放熱層とする）ことができる。
ち、芯部材に、この順で積層された第１の上記金属層
と、第２の絶縁層と、第２の上記金属層とを設ける場
合、半導体素子の外部接続端子を第１の金属層に接続し
（すなわち、第１の金属層を電源層とし）、第２の金属
層に半導体素子が接着する（すなわち、第２の金属層を
放熱層とする）ことができる。
【００１９】さらに、本発明では、本発明の半導体素子
搭載用基板の半導体素子搭載用凹部底面に露出した金属
層に半導体素子を接着する搭載工程と、該半導体素子の
外部接続端子と、配線（基板の表面配線）および／また
は金属層とを電気的に接続させる接続工程と、該半導体
素子を封止する封止工程とを備える半導体装置の製造方
法が提供される。
搭載用基板の半導体素子搭載用凹部底面に露出した金属
層に半導体素子を接着する搭載工程と、該半導体素子の
外部接続端子と、配線（基板の表面配線）および／また
は金属層とを電気的に接続させる接続工程と、該半導体
素子を封止する封止工程とを備える半導体装置の製造方
法が提供される。
【００２０】
【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明するが、本発明はこれに限定されるものでは
ない。
用いて説明するが、本発明はこれに限定されるものでは
ない。
【００２１】＜実施例１＞ （１）積層工程 本実施例では、金属板３，５として、通常の方法により
表面を黒化処理した厚さ０．２５ｍｍの銅板（面内熱膨
張係数１７ｐｐｍ）を用い、金属箔１，７として、厚さ
０．０１８ｍｍのプリント配線用電解銅箔を用い、絶縁
層２，６および接着層４として、厚さ０．０６ｍｍの耐
熱性ガラスエポキシ樹脂プリプレグ（日立化成工業
（株）製「ＧＥＡ−６７９」；面内熱膨張係数１４ｐｐ
ｍ）を用いた。
表面を黒化処理した厚さ０．２５ｍｍの銅板（面内熱膨
張係数１７ｐｐｍ）を用い、金属箔１，７として、厚さ
０．０１８ｍｍのプリント配線用電解銅箔を用い、絶縁
層２，６および接着層４として、厚さ０．０６ｍｍの耐
熱性ガラスエポキシ樹脂プリプレグ（日立化成工業
（株）製「ＧＥＡ−６７９」；面内熱膨張係数１４ｐｐ
ｍ）を用いた。
【００２２】以上の材料を、銅箔１、プリプレグ２、銅
板３、プリプレグ４、銅板５、プリプレグ６、銅箔７の
順に積層して、加熱圧着し、図１に示す積層体２０を得
た。この積層体２０は、第１の金属箔層１と、第１の絶
縁層２と、第１の金属層３と、接着層４と、第２の金属
層５と、第２の絶縁層６と、第２の金属箔層７とを、こ
の順に備える。
板３、プリプレグ４、銅板５、プリプレグ６、銅箔７の
順に積層して、加熱圧着し、図１に示す積層体２０を得
た。この積層体２０は、第１の金属箔層１と、第１の絶
縁層２と、第１の金属層３と、接着層４と、第２の金属
層５と、第２の絶縁層６と、第２の金属箔層７とを、こ
の順に備える。
【００２３】（２）表面配線形成工程 次に、図２に示すように、表裏両面に形成された金属箔
層１，７のうち、一方の金属箔層１を、通常のフォトリ
ソグラフィー法によりパターン化して、表面配線２３を
形成するとともに、他方の金属箔層７をエッチング除去
した。続いて、第１の絶縁層２の露出箇所および表面配
線２３表面の所定箇所をソルダレジスト２２で覆った
後、表面配線２３の露出箇所にニッケル下地金めっきを
行った。なお、ここで形成されたニッケル下地金めっき
膜の図示は省略した。
層１，７のうち、一方の金属箔層１を、通常のフォトリ
ソグラフィー法によりパターン化して、表面配線２３を
形成するとともに、他方の金属箔層７をエッチング除去
した。続いて、第１の絶縁層２の露出箇所および表面配
線２３表面の所定箇所をソルダレジスト２２で覆った
後、表面配線２３の露出箇所にニッケル下地金めっきを
行った。なお、ここで形成されたニッケル下地金めっき
膜の図示は省略した。
【００２４】（３）凹部形成工程 さらに、エンドミルによる穴あけ加工により、積層体２
０の所定の箇所に、表面配線２３の側から、第２の金属
層５に達し、かつ、第２の金属層５を貫通しない深さで
半導体素子搭載用凹部２１をあけた。なお、本実施例で
は、機械的に穴あけ加工しているため、凹部２１は第２
の金属層５内部まで達しているが、レーザ加工などによ
り、凹部２１底面を、接着層４と第２の金属層５との界
面に合わせてもよい。続いて、ニッケル下地金めっき膜
（図示せず）の表面にはんだペーストを供給し、加熱し
て焼成させることにより、はんだボール電極８を形成し
た（図３）。
０の所定の箇所に、表面配線２３の側から、第２の金属
層５に達し、かつ、第２の金属層５を貫通しない深さで
半導体素子搭載用凹部２１をあけた。なお、本実施例で
は、機械的に穴あけ加工しているため、凹部２１は第２
の金属層５内部まで達しているが、レーザ加工などによ
り、凹部２１底面を、接着層４と第２の金属層５との界
面に合わせてもよい。続いて、ニッケル下地金めっき膜
（図示せず）の表面にはんだペーストを供給し、加熱し
て焼成させることにより、はんだボール電極８を形成し
た（図３）。
【００２５】（４）搭載工程 次に、図３に示すように、半導体素子１０を素子搭載用
凹部２１の底面に接着剤（図示せず）によりダイボンデ
ィングした。
凹部２１の底面に接着剤（図示せず）によりダイボンデ
ィングした。
【００２６】（５）接続工程・封止工程 続いて、半導体素子１０の外部接続端子（図示せず）と
表面配線２３とを、金線９によりワイヤボンディングし
た後、液状封止材を用いて、半導体素子１０を封止部材
１１により樹脂封止した。
表面配線２３とを、金線９によりワイヤボンディングし
た後、液状封止材を用いて、半導体素子１０を封止部材
１１により樹脂封止した。
【００２７】（６）半導体装置の評価 以上の工程により得られた半導体装置（図３）を、−４
０℃〜１２５℃の範囲で温度変化させ、パッケージのそ
りを測定したところ、４０ｍｍ角のパッケージにおける
そりの最大値は０．０５ｍｍ以下と小さく、十分に実用
に耐えるものであった。
０℃〜１２５℃の範囲で温度変化させ、パッケージのそ
りを測定したところ、４０ｍｍ角のパッケージにおける
そりの最大値は０．０５ｍｍ以下と小さく、十分に実用
に耐えるものであった。
【００２８】なお、本実施例では、はんだボール電極８
を表面配線２３上に形成したが、図８に示すように、絶
縁層２の所定の箇所を除去して金属層３を露出させた箇
所にニッケル下地金めっき膜（接続パッド５２）を形成
し、その上にはんだボール電極８を形成するようにして
もよい。
を表面配線２３上に形成したが、図８に示すように、絶
縁層２の所定の箇所を除去して金属層３を露出させた箇
所にニッケル下地金めっき膜（接続パッド５２）を形成
し、その上にはんだボール電極８を形成するようにして
もよい。
【００２９】＜実施例２＞ （１）表面配線形成工程 まず、金属箔１に表面配線を形成した。すなわち、３層
構造の金属箔１の、厚さ０．００５ｍｍの銅めっき膜
を、通常のフォトリソグラフィー法によりパターン化し
た。なお、フォトエッチングに用いるエッチング液に
は、ニッケルをエッチングしないアルカリ性エッチング
液を用いた。本実施例において、３層金属箔１のニッケ
ル層は、エッチングバリアとして機能する。該配線面に
導電ペーストを印刷し高さ０．１ｍｍで直径０．１５ｍ
ｍのバンプを形成した。
構造の金属箔１の、厚さ０．００５ｍｍの銅めっき膜
を、通常のフォトリソグラフィー法によりパターン化し
た。なお、フォトエッチングに用いるエッチング液に
は、ニッケルをエッチングしないアルカリ性エッチング
液を用いた。本実施例において、３層金属箔１のニッケ
ル層は、エッチングバリアとして機能する。該配線面に
導電ペーストを印刷し高さ０．１ｍｍで直径０．１５ｍ
ｍのバンプを形成した。
【００３０】（２）積層工程 続いて、金属箔１、絶縁フィルム２、銅板３、プリプレ
グ４、銅板５、絶縁フィルム６、金属箔７をこの順に積
層して、加熱圧着した。なお、金属箔１，７は、厚さ
０．０３５ｍｍの電解銅箔（キャリア箔）側を外側にし
て積層した。これにより、上述の工程により形成された
バンプが絶縁層２に押し込まれ、図４に示すように、層
間接続配線（ビア）４１が形成された。
グ４、銅板５、絶縁フィルム６、金属箔７をこの順に積
層して、加熱圧着した。なお、金属箔１，７は、厚さ
０．０３５ｍｍの電解銅箔（キャリア箔）側を外側にし
て積層した。これにより、上述の工程により形成された
バンプが絶縁層２に押し込まれ、図４に示すように、層
間接続配線（ビア）４１が形成された。
【００３１】なお、本実施例では、金属板３，５とし
て、それぞれ通常の方法により黒化処理を行った、鉄を
３％含む厚さ０．２５ｍｍの銅合金板と、厚さ０．３５
ｍｍのタフピッチ銅板とを用いた。接着層４としては、
厚さ０．０６ｍｍの耐熱性ガラスエポキシ樹脂プリプレ
グ（日立化成工業（株）製「ＧＥＡ−６７９」）を用い
た。また、金属箔１，７としては、厚さ０．０４ｍｍの
３層構造の金属箔（０．０３５ｍｍの電解銅箔の表面
に、めっきにより、厚さ０．００１ｍｍ以下のニッケル
層と、厚さ０．００５ｍｍの銅層とを順次形成した、全
体の厚さ０．０４ｍｍの３層積層膜を用いた。絶縁フィ
ルム２，６としては、厚さ０．０４ｍｍのエポキシ系接
着フィルム（日立化成工業（株）製「ＡＳ３０００」）
を用いた。
て、それぞれ通常の方法により黒化処理を行った、鉄を
３％含む厚さ０．２５ｍｍの銅合金板と、厚さ０．３５
ｍｍのタフピッチ銅板とを用いた。接着層４としては、
厚さ０．０６ｍｍの耐熱性ガラスエポキシ樹脂プリプレ
グ（日立化成工業（株）製「ＧＥＡ−６７９」）を用い
た。また、金属箔１，７としては、厚さ０．０４ｍｍの
３層構造の金属箔（０．０３５ｍｍの電解銅箔の表面
に、めっきにより、厚さ０．００１ｍｍ以下のニッケル
層と、厚さ０．００５ｍｍの銅層とを順次形成した、全
体の厚さ０．０４ｍｍの３層積層膜を用いた。絶縁フィ
ルム２，６としては、厚さ０．０４ｍｍのエポキシ系接
着フィルム（日立化成工業（株）製「ＡＳ３０００」）
を用いた。
【００３２】続いて、金属箔７全体と金属箔１の電解銅
箔（キャリア箔）およびニッケル下地金めっき膜とを、
選択的エッチング剤により除去した後、露出した絶縁層
２の所定箇所をソルダレジスト２２により覆い、ニッケ
ル下地金めっきを行った後、このニッケル下地金めっき
膜表面に、めっきにより導体層を形成し、表面配線２３
ａを形成した。 （３）凹部形成工程 次に、エンドミルによる穴あけ加工により、積層体２０
の所定の箇所に、表面配線２３ａの側から、第２の金属
層５に達し、かつ、第２の金属層５を貫通しない深さで
第２の凹部をあけた後、該凹部と中心軸を同じにする、
開口径の大きい、第１の金属層３に達し、かつ、第１の
金属層３を貫通しない深さの第１の凹部をあけて、図４
に示すような、側面が階段状に２段になった半導体素子
搭載用凹部２１を得た。
箔（キャリア箔）およびニッケル下地金めっき膜とを、
選択的エッチング剤により除去した後、露出した絶縁層
２の所定箇所をソルダレジスト２２により覆い、ニッケ
ル下地金めっきを行った後、このニッケル下地金めっき
膜表面に、めっきにより導体層を形成し、表面配線２３
ａを形成した。 （３）凹部形成工程 次に、エンドミルによる穴あけ加工により、積層体２０
の所定の箇所に、表面配線２３ａの側から、第２の金属
層５に達し、かつ、第２の金属層５を貫通しない深さで
第２の凹部をあけた後、該凹部と中心軸を同じにする、
開口径の大きい、第１の金属層３に達し、かつ、第１の
金属層３を貫通しない深さの第１の凹部をあけて、図４
に示すような、側面が階段状に２段になった半導体素子
搭載用凹部２１を得た。
【００３３】続いて、実施例１と同様にしてニッケル下
地金めっき膜（図示せず）の表面にはんだペーストを供
給し、加熱して焼成させることにより、はんだボール８
を形成した。
地金めっき膜（図示せず）の表面にはんだペーストを供
給し、加熱して焼成させることにより、はんだボール８
を形成した。
【００３４】（４）搭載工程〜封止工程 最後に、半導体素子１０を素子搭載用凹部２１の底面に
接着剤（図示せず）によりダイボンディングし、半導体
素子１０の外部接続端子（図示せず）と表面配線２３ａ
との間を金線（ボンディングワイヤ９ａ）により、半導
体素子１０の外部接続端子（図示せず）と金属層３との
間を金線（ボンディングワイヤ９ｂ）により、それぞれ
ワイヤボンディングした後、液状封止材を用いて、半導
体素子１０を封止部材１１により樹脂封止した。
接着剤（図示せず）によりダイボンディングし、半導体
素子１０の外部接続端子（図示せず）と表面配線２３ａ
との間を金線（ボンディングワイヤ９ａ）により、半導
体素子１０の外部接続端子（図示せず）と金属層３との
間を金線（ボンディングワイヤ９ｂ）により、それぞれ
ワイヤボンディングした後、液状封止材を用いて、半導
体素子１０を封止部材１１により樹脂封止した。
【００３５】（５）半導体装置の評価 以上の工程により得られた半導体装置（図４）を、実施
例１と同様にして評価ところ、４０ｍｍ角のパッケージ
におけるそりの最大値は０．０５ｍｍ以下と小さく、十
分に実用に耐えるものであった。
例１と同様にして評価ところ、４０ｍｍ角のパッケージ
におけるそりの最大値は０．０５ｍｍ以下と小さく、十
分に実用に耐えるものであった。
【００３６】なお、本実施例では、層間接続配線４１の
みをキャリア金属箔上に形成して絶縁層２に埋め込んで
いるが、図９に示すように、配線パターンをキャリア金
属箔上に形成し、これを絶縁層２中に埋め込むことによ
り表面配線２３を形成してもよい。
みをキャリア金属箔上に形成して絶縁層２に埋め込んで
いるが、図９に示すように、配線パターンをキャリア金
属箔上に形成し、これを絶縁層２中に埋め込むことによ
り表面配線２３を形成してもよい。
【００３７】＜実施例３＞実施例１と同様にして図１に
示す積層体２０を形成し、エンドミルによる穴あけ加工
により、第１の金属層３に達し、かつ、第１の金属層３
を貫通しない深さの第１の凹部をあけ、銅箔１を通常の
フォトリソグラフィー法によりパターン化して、表面配
線２３を形成するとともに、他方の金属箔層７をエッチ
ング除去した後、第１の凹部底面に露出した金属層３表
面にニッケルめっきを行って接続パッド５２とした。
示す積層体２０を形成し、エンドミルによる穴あけ加工
により、第１の金属層３に達し、かつ、第１の金属層３
を貫通しない深さの第１の凹部をあけ、銅箔１を通常の
フォトリソグラフィー法によりパターン化して、表面配
線２３を形成するとともに、他方の金属箔層７をエッチ
ング除去した後、第１の凹部底面に露出した金属層３表
面にニッケルめっきを行って接続パッド５２とした。
【００３８】次に、第１の凹部と中心軸を同じにする、
開口径の小さい、表面配線２３の側から、第２の金属層
５に達し、かつ、第２の金属層５を貫通しない深さの第
２の凹部をあけた。これにより、図５に示すように、側
面が階段状に２段になった半導体素子搭載用凹部２１が
得られた。
開口径の小さい、表面配線２３の側から、第２の金属層
５に達し、かつ、第２の金属層５を貫通しない深さの第
２の凹部をあけた。これにより、図５に示すように、側
面が階段状に２段になった半導体素子搭載用凹部２１が
得られた。
【００３９】最後に、実施例１と同様にして表面配線２
３上にはんだボール８を形成し、凹部２１底面に半導体
素子１０をダイボンディングして、接続パッド５２と外
部接続端子とを金線（ボンディングワイヤ９ｂ）により
接続し、さらに接続パッド５２と表面配線２３とをボン
ディングワイヤ５１により接続した後、樹脂封止して、
図５に示す半導体装置を得た。
３上にはんだボール８を形成し、凹部２１底面に半導体
素子１０をダイボンディングして、接続パッド５２と外
部接続端子とを金線（ボンディングワイヤ９ｂ）により
接続し、さらに接続パッド５２と表面配線２３とをボン
ディングワイヤ５１により接続した後、樹脂封止して、
図５に示す半導体装置を得た。
【００４０】得られた半導体装置を、実施例１と同様に
して評価したところ、４０ｍｍ角のパッケージにおける
そりの最大値は０．０５ｍｍ以下と小さく、十分に実用
に耐えるものであった。
して評価したところ、４０ｍｍ角のパッケージにおける
そりの最大値は０．０５ｍｍ以下と小さく、十分に実用
に耐えるものであった。
【００４１】なお、本実施例では、はんだボール電極８
を表面配線２３上に形成したが、図７に示すように、絶
縁層２の所定の箇所を除去して金属層３を露出させた箇
所にニッケル下地金めっき膜（接続パッド５２）を形成
し、その上にはんだボール電極８を形成するようにして
もよい。
を表面配線２３上に形成したが、図７に示すように、絶
縁層２の所定の箇所を除去して金属層３を露出させた箇
所にニッケル下地金めっき膜（接続パッド５２）を形成
し、その上にはんだボール電極８を形成するようにして
もよい。
【００４２】＜実施例４＞図６に示すように、エンドミ
ルによる穴あけ加工により、第１の金属層３に達し、か
つ、第１の金属層３を貫通しない深さの第１の凹部をあ
けて、通常のパネルめっき法により、銅箔１，７表面お
よび凹部２１内壁全面に銅めっきを行ってめっき膜（表
面配線接続用導体膜６１）を形成した後、銅箔１を通常
のフォトリソグラフィー法によりパターン化して、表面
配線２３を形成するとともに、他方の金属箔層７をエッ
チング除去した。
ルによる穴あけ加工により、第１の金属層３に達し、か
つ、第１の金属層３を貫通しない深さの第１の凹部をあ
けて、通常のパネルめっき法により、銅箔１，７表面お
よび凹部２１内壁全面に銅めっきを行ってめっき膜（表
面配線接続用導体膜６１）を形成した後、銅箔１を通常
のフォトリソグラフィー法によりパターン化して、表面
配線２３を形成するとともに、他方の金属箔層７をエッ
チング除去した。
【００４３】続いて、第１の凹部と中心軸を同じにす
る、開口径の小さい、表面配線２３の側から、第２の金
属層５に達し、かつ、第２の金属層５を貫通しない深さ
の第２の凹部をあけた。これにより、側面が階段状に２
段になった半導体素子搭載用凹部２１が得られた。本実
施例では、第１の凹部内壁のうち、残った箇所がめっき
膜に覆われており、このめっき膜によって第１の金属層
３と表面配線２３との電気的接続が確保されている。
る、開口径の小さい、表面配線２３の側から、第２の金
属層５に達し、かつ、第２の金属層５を貫通しない深さ
の第２の凹部をあけた。これにより、側面が階段状に２
段になった半導体素子搭載用凹部２１が得られた。本実
施例では、第１の凹部内壁のうち、残った箇所がめっき
膜に覆われており、このめっき膜によって第１の金属層
３と表面配線２３との電気的接続が確保されている。
【００４４】最後に、実施例１と同様にして表面配線２
３上にはんだボール８を形成し、凹部２１底面に半導体
素子１０をダイボンディングして、表面配線２３と外部
接続端子とをワイヤボンディングし、樹脂封止して、図
６に示す半導体装置を得た。
３上にはんだボール８を形成し、凹部２１底面に半導体
素子１０をダイボンディングして、表面配線２３と外部
接続端子とをワイヤボンディングし、樹脂封止して、図
６に示す半導体装置を得た。
【００４５】得られた半導体装置を、実施例１と同様に
して評価したところ、４０ｍｍ角のパッケージにおける
そりの最大値は０．０５ｍｍ以下と小さく、十分に実用
に耐えるものであった。
して評価したところ、４０ｍｍ角のパッケージにおける
そりの最大値は０．０５ｍｍ以下と小さく、十分に実用
に耐えるものであった。
【００４６】
【発明の効果】本発明によれば、加熱時にそりが発生し
ない半導体素子搭載用基板と、クラックが発生せず、接
続信頼性および放熱性が高い半導体装置とを得ることが
できる。
ない半導体素子搭載用基板と、クラックが発生せず、接
続信頼性および放熱性が高い半導体装置とを得ることが
できる。
【００４７】本発明の半導体素子搭載用基板および半導
体装置は、常温時、加熱時、温度サイクル時のそりが少
なく、放熱性が高い。また、安定な電源の供給源である
電源層を配線層近傍（距離０．２ｍｍ以内）に配置した
ことにより、良好な電気特性を得ることができ、高周波
駆動が可能である。さらに、本発明の半導体素子搭載用
基板は一括積層により製造することができ、簡単かつ容
易に、低コストで製造することができる。また、強固な
層間接着が得られるため、信頼性が高い。
体装置は、常温時、加熱時、温度サイクル時のそりが少
なく、放熱性が高い。また、安定な電源の供給源である
電源層を配線層近傍（距離０．２ｍｍ以内）に配置した
ことにより、良好な電気特性を得ることができ、高周波
駆動が可能である。さらに、本発明の半導体素子搭載用
基板は一括積層により製造することができ、簡単かつ容
易に、低コストで製造することができる。また、強固な
層間接着が得られるため、信頼性が高い。
【図１】 積層工程により得られる積層体の構造を示す
断面図である。
断面図である。
【図２】 凹部形成工程により得られる半導体素子搭載
用基板の構造を示す断面図である。
用基板の構造を示す断面図である。
【図３】 実施例１により得られた半導体装置の構造を
示す断面図である。
示す断面図である。
【図４】 実施例２により得られた半導体装置の構造を
示す断面図である。
示す断面図である。
【図５】 配線、電源層および半導体素子の接続例を示
す断面図である。
す断面図である。
【図６】 実施例４により得られた半導体装置の構造を
示す断面図である。
示す断面図である。
【図７】 突起電極、電源層および半導体素子の接続例
を示す断面図である。
を示す断面図である。
【図８】 突起電極、電源層および半導体素子の接続例
を示す断面図である。
を示す断面図である。
【図９】 絶縁層に埋め込まれた表面配線を備える半導
体装置の構造例を示す断面図である。
体装置の構造例を示す断面図である。
１…第１の金属箔（第１の金属箔層）、２…第１の絶縁
フィルム（第１の絶縁層）、３…第１の金属板（第１の
金属層）、４…接着フィルム（接着層）、５…第２の金
属板（第２の金属層）、６…第２の絶縁フィルム（第２
の絶縁層）、７…第２の金属箔（第２の金属箔層）、８
…はんだボール（突起電極）、９，９ａ，９ｂ…ボンデ
ィングワイヤ、１０…半導体素子、１１…封止部材、２
０…積層体、２１…半導体素子搭載用凹部、２２…ソル
ダレジスト、２３，２３ａ…表面配線、４１…層間接続
配線（ビア）、５１…ボンディングワイヤ、５２…接続
パッド、６１…表面配線接続用導体膜。
フィルム（第１の絶縁層）、３…第１の金属板（第１の
金属層）、４…接着フィルム（接着層）、５…第２の金
属板（第２の金属層）、６…第２の絶縁フィルム（第２
の絶縁層）、７…第２の金属箔（第２の金属箔層）、８
…はんだボール（突起電極）、９，９ａ，９ｂ…ボンデ
ィングワイヤ、１０…半導体素子、１１…封止部材、２
０…積層体、２１…半導体素子搭載用凹部、２２…ソル
ダレジスト、２３，２３ａ…表面配線、４１…層間接続
配線（ビア）、５１…ボンディングワイヤ、５２…接続
パッド、６１…表面配線接続用導体膜。
Claims (25)
- 【請求項１】２層以上の放熱金属層を備える芯部材と、
上記芯部材の表裏の少なくとも一方の面に設けられた絶
縁層と配線層とを備えることを特徴とする半導体素子搭
載用基板。 - 【請求項２】２層以上の金属層を備える芯部材と、 上記芯部材の表裏一方の面に設けられた第１の絶縁層
と、 上記芯部材の他方の面に設けられた第２の絶縁層とを備
え、 上記第１の絶縁層の厚さは、上記第２の絶縁層の厚さの
１．０〜５．０倍であることを特徴とする半導体素子搭
載用基板。 - 【請求項３】上記第１の絶縁層の厚さと、上記第２の絶
縁層の厚さとは、それぞれ０．２ｍｍ以下であることを
特徴とする請求項１または２記載の半導体素子搭載用基
板。 - 【請求項４】金属箔からなる第１および第２の金属箔層
をさらに備え、 上記第１の金属箔層、上記第１の絶縁層、上記芯部材、
上記第２の絶縁層、上記第２の金属箔層が、この順で積
層されていることを特徴とする請求項１または２記載の
半導体素子搭載用基板。 - 【請求項５】上記芯部材は、この順で積層された第１の
上記金属層と、接着層と、第２の上記金属層とを備える
ことを特徴とする請求項１または２に記載の半導体素子
搭載用基板。 - 【請求項６】上記接着層の厚さは、０．０３ｍｍ以上で
あることを特徴とする請求項５記載の半導体素子搭載用
基板。 - 【請求項７】この順で積層された、第１の絶縁層と、第
１の金属層と、接着層と、第２の金属層とを備え、 上記第１の絶縁層の厚さは０．２ｍｍ以下であることを
特徴とする半導体素子搭載用基板。 - 【請求項８】上記第２の金属層の厚さは、上記第１の金
属層の１〜６倍であることを特徴とする請求項５または
７に記載の半導体素子搭載用基板。 - 【請求項９】上記第１の絶縁層表面に設けられた配線
と、 上記配線の表面に設けられた第１の突起電極とを、さら
に備え、 上記第１の絶縁層側から上記金属層のうちの少なくとも
一層に達する半導体素子搭載用凹部が設けられているこ
とを特徴とする請求項１，２または７に記載の半導体素
子搭載用基板。 - 【請求項１０】上記配線は、上記第１の絶縁層に埋め込
まれていることを特徴とする請求項９記載の半導体素子
搭載用基板。 - 【請求項１１】上記配線と、上記金属層のうちの少なく
とも一層とが、電気的に接続されていることを特徴とす
る請求項９に記載の半導体素子搭載用基板。 - 【請求項１２】上記配線と、上記金属層のうちの少なく
とも一層とは、ワイヤボンディングにより電気的に接続
されていることを特徴とする請求項１１記載の半導体素
子搭載用基板。 - 【請求項１３】上記配線と、上記金属層のうちの少なく
とも一層とは、上記半導体素子搭載用凹部側面に形成さ
れた導体により電気的に接続されていることを特徴とす
る請求項１１記載の半導体素子搭載用基板。 - 【請求項１４】上記芯部材は、第１の上記金属層と、接
着層と、第２の上記金属層とを備え、 上記半導体素子搭載用凹部は、 上記第１の絶縁層側から上記第１の金属層に達する第１
の凹部と、 該第１の凹部の底面に形成された、該第１の凹部より開
口径の小さい、上記第２の金属層に達する第２の凹部と
を備えることを特徴とする請求項９記載の半導体素子搭
載用基板。 - 【請求項１５】上記配線と、上記第１の金属とは、上記
第１の凹部側面に形成された導体により電気的に接続さ
れていることを特徴とする請求項１４記載の半導体素子
搭載用基板。 - 【請求項１６】少なくとも第１の金属箔、第１の絶縁
層、第１の金属板、接着層、第２の金属板、第２の絶縁
層および第２の金属箔をこの順で積層し、加熱圧着して
積層体を得る積層工程を備えることを特徴とする半導体
素子搭載用基板の製造方法。 - 【請求項１７】上記積層工程の後に、 上記第１の金属箔をエッチングして配線を形成する表面
配線形成工程と、 上記第１の絶縁層から、少なくとも上記第１の金属板に
達する半導体素子搭載用凹部を形成する凹部形成工程と
を、さらに備えることを特徴とする請求項１６記載の半
導体素子搭載用基板の製造方法。 - 【請求項１８】上記積層工程の後に、 上記第１の金属箔をエッチングして配線を形成する表面
配線形成工程と、 上記第１の絶縁層側から、上記第２の金属板に達する半
導体素子搭載用凹部を形成する凹部形成工程とを、さら
に備えることを特徴とする請求項１６記載の半導体素子
搭載用基板の製造方法 - 【請求項１９】少なくとも、第１の絶縁層と、第１の金
属板と、接着層と、第２の金属板と、上記第２の絶縁層
とをこの順で積層し、加熱圧着して積層体を得る工程
と、 上記第１の絶縁フィルム表面に、あらかじめ支持部材に
形成された配線を転写する表面配線形成工程と、 上記第１の絶縁フィルム側から、上記第２の金属層に達
する半導体素子搭載用凹部を形成する工程とを備えるこ
とを特徴とする請求項１６記載の半導体素子搭載用基板
の製造方法。 - 【請求項２０】請求項９記載の半導体素子搭載用基板
と、 上記半導体素子搭載用基板の上記半導体素子搭載用凹部
の底面に露出した上記金属層に接着された半導体素子
と、 上記半導体素子を封止する封止部材とを備えることを特
徴とする半導体装置。 - 【請求項２１】上記半導体素子は外部接続端子を備え、 上記外部接続端子と、上記配線および上記金属層の少な
くともいずれか一方とが電気的に接続されていることを
特徴とする請求項２０記載の半導体装置。 - 【請求項２２】上記半導体素子は外部接続端子を備え、 上記外部接続端子と上記金属層とが電気的に接続されて
おり、 上記金属層表面に外部接続用突起電極が設けられている
ことを特徴とする請求項２０記載の半導体装置。 - 【請求項２３】上記芯部材は、この順で積層された第１
の上記金属層と、接着層と、第２の上記金属層とを備
え、 上記外部接続端子が接続されている上記金属層は、上記
第１の金属層であり、 上記半導体素子が接着されている上記金属層は、上記第
２の金属層であることを特徴とする請求項２２記載の半
導体装置。 - 【請求項２４】上記第１の金属層は、電源層であり、 上記第２の金属層は、放熱層であることを特徴とする請
求項２３記載の半導体装置。 - 【請求項２５】請求項９記載の半導体素子搭載用基板
の、上記半導体素子搭載用凹部の底面に露出した上記金
属層に、半導体素子を接着する搭載工程と、 上記半導体素子の外部接続端子と、上記配線および／ま
たは金属層とを電気的に接続させる接続工程と、 上記半導体素子を封止する封止工程とを備えることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
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|---|---|---|---|
| JP11217172A JP2001044317A (ja) | 1999-07-30 | 1999-07-30 | 半導体素子搭載用基板および半導体装置ならびにそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11217172A JP2001044317A (ja) | 1999-07-30 | 1999-07-30 | 半導体素子搭載用基板および半導体装置ならびにそれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044317A true JP2001044317A (ja) | 2001-02-16 |
Family
ID=16699997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11217172A Pending JP2001044317A (ja) | 1999-07-30 | 1999-07-30 | 半導体素子搭載用基板および半導体装置ならびにそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044317A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1999
- 1999-07-30 JP JP11217172A patent/JP2001044317A/ja active Pending
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