JP3065422B2 - プラスチックピングリッドアレイ型パッケージ及びその製造方法 - Google Patents
プラスチックピングリッドアレイ型パッケージ及びその製造方法Info
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- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
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Description
【０００１】
【産業上の利用分野】本発明はプラスチックピングリッ
ドアレイ型パッケージ及びその製造方法に関する。
ドアレイ型パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】いわゆるピングリッドアレイ型パッケー
ジ（以下PGA 型パッケージと略す) はふつうパッケージ
本体をセラミックによって形成するが、セラミックのか
わりにプラスチックで形成したPGA 型パッケージが従来
検討された。図６は従来のプラスチックPGA 型パッケー
ジの断面図を示す。セラミック製のPGA 型パッケージは
優れた耐熱性を有し信頼性の高いパッケージとして提供
されているものであるが、プラスチックPGA 型パッケー
ジの場合には熱伝導性が低く、発熱量の大きな半導体チ
ップを搭載できないことから、図６のように放熱性を改
善するためメタルコア２を内蔵する構造としている。
ジ（以下PGA 型パッケージと略す) はふつうパッケージ
本体をセラミックによって形成するが、セラミックのか
わりにプラスチックで形成したPGA 型パッケージが従来
検討された。図６は従来のプラスチックPGA 型パッケー
ジの断面図を示す。セラミック製のPGA 型パッケージは
優れた耐熱性を有し信頼性の高いパッケージとして提供
されているものであるが、プラスチックPGA 型パッケー
ジの場合には熱伝導性が低く、発熱量の大きな半導体チ
ップを搭載できないことから、図６のように放熱性を改
善するためメタルコア２を内蔵する構造としている。
【０００３】図６でメタルコア２は電気的絶縁性を有す
る樹脂３によって被覆され、さらに樹脂３は銅箔４によ
って被覆される。メタルコア２にはリードピン５を立設
する位置にあらかじめ透孔が穿設され、リードピン５は
この透孔位置に透設した貫通穴に嵌入して立設される。
メタルコア２の上面中央部には半導体チップ６を搭載す
るためのキャビティ７を凹設する。メタルコア２に接合
した半導体チップ６はエッチングによって所定の回路パ
ターンに形成された銅箔４とワイヤボンディングによっ
て接続する。リードピン５は貫通穴部分で所要の回路パ
ターンに接続される。なお、回路パターンとは銅箔によ
って形成されたパターンをいう。
る樹脂３によって被覆され、さらに樹脂３は銅箔４によ
って被覆される。メタルコア２にはリードピン５を立設
する位置にあらかじめ透孔が穿設され、リードピン５は
この透孔位置に透設した貫通穴に嵌入して立設される。
メタルコア２の上面中央部には半導体チップ６を搭載す
るためのキャビティ７を凹設する。メタルコア２に接合
した半導体チップ６はエッチングによって所定の回路パ
ターンに形成された銅箔４とワイヤボンディングによっ
て接続する。リードピン５は貫通穴部分で所要の回路パ
ターンに接続される。なお、回路パターンとは銅箔によ
って形成されたパターンをいう。
【０００４】
【発明が解決しようとする課題】ところで、上記のプラ
スチックPGA 型パッケージを製造する際にはメタルコア
２を樹脂３で被覆した後、半導体チップ６を搭載するキ
ャビティ７を形成するためメタルコア２の一方の外面側
から座ぐり加工を施す。メタルコア２は樹脂３で被覆さ
れているから座ぐり加工では樹脂３を貫通させるととも
にメタルコア２を所定深さまで座ぐり加工してキャビテ
ィ７を形成している。したがって、従来のプラスチック
PGA 型パッケージの製造ではメタルコアを座ぐり加工で
切削するため加工性が悪く、製造コストが高くなる問題
があった。また、従来のプラスチックPGA 型パッケージ
では回路パターンが１層のみであるから、多ピン化に容
易に対応できないという問題点があった。そこで、本発
明は上記問題点を解消すべくなされたものであり、その
目的とするところは、回路パターンを多層に形成するこ
とができ、半導体チップを搭載するキャビティの形成が
容易にでき、また熱放散性に優れるプラスチックPGA 型
パッケージ及びその製造方法を提供するにある。
スチックPGA 型パッケージを製造する際にはメタルコア
２を樹脂３で被覆した後、半導体チップ６を搭載するキ
ャビティ７を形成するためメタルコア２の一方の外面側
から座ぐり加工を施す。メタルコア２は樹脂３で被覆さ
れているから座ぐり加工では樹脂３を貫通させるととも
にメタルコア２を所定深さまで座ぐり加工してキャビテ
ィ７を形成している。したがって、従来のプラスチック
PGA 型パッケージの製造ではメタルコアを座ぐり加工で
切削するため加工性が悪く、製造コストが高くなる問題
があった。また、従来のプラスチックPGA 型パッケージ
では回路パターンが１層のみであるから、多ピン化に容
易に対応できないという問題点があった。そこで、本発
明は上記問題点を解消すべくなされたものであり、その
目的とするところは、回路パターンを多層に形成するこ
とができ、半導体チップを搭載するキャビティの形成が
容易にでき、また熱放散性に優れるプラスチックPGA 型
パッケージ及びその製造方法を提供するにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、メタルコアと、
１または複数枚のリードフレームと、銅箔により形成さ
れた回路パターンとがこの順に電気的絶縁性を有する絶
縁体を介して積層された積層体と、該積層体のリードフ
レームおよび回路パターンが積層された側に前記リード
フレームのボンディング面を備えた、半導体チップを搭
載するキャビティと、前記積層体の厚み方向に、前記メ
タルコアと、前記リードフレームおよび前記回路パター
ンからなる複数の導体パターン層と、前記絶縁体とを貫
通して形成された複数の貫通孔と、該貫通孔に形成され
たスルーホールめっき皮膜と、該スルーホールめっき皮
膜が形成された貫通孔に、前記導体パターン層に電気的
に接続して嵌入されたリードピンとを具備することを特
徴としている。また、メタルコアと、１または複数枚の
リードフレームと、銅箔により形成された回路パターン
とをこの順に電気的絶縁性を有する絶縁体を介して一体
に積層した積層体を形成する工程と、該積層体の厚み方
向に、前記メタルコアと、前記リードフレームおよび前
記回路パターンからなる複数の導体パターン層と、前記
絶縁体とを貫通する、リードピンを嵌入する複数の貫通
孔を形成する工程と、該貫通孔にスルーホールめっき皮
膜を形成する工程と、前記積層体を座ぐり加工して前記
リードフレームにボンディング面を形成するとともに、
半導体チップを搭載するキャビティを形成する工程と、
前記スルーホールめっき皮膜が形成された貫通孔にリー
ドピンを嵌入して、前記導体パターンと電気的に接続す
る工程とを含むことを特徴としている。 さらに、メタル
コアと、１または複数枚のリードフレームと、銅箔とを
この順に電気的絶縁性を有する絶縁体を介して一体に積
層した積層体を形成する工程と、該積層体の厚み方向
に、前記メタルコアと、前記リードフレームおよび前記
銅箔からなる導体層と、前記絶縁体とを貫通する、リー
ドピンを嵌入する複数の貫通孔を形成する工程と、該貫
通孔にスルーホールめっき皮膜を形成する工程と、該ス
ルーホールめっき皮膜が形成された積層体の前記銅箔を
エッチングして所定の回路パターンに形成する工程と、
該回路パターンが形成された積層体を座ぐり 加工して前
記リードフレームにボンディング面を形成するととも
に、半導体チップを搭載するキャビティを形成する工程
と、前記スルーホールめっき皮膜が形成された貫通孔に
リードピンを嵌入して、前記リードフレームおよび前記
回路パターンからなる複数の導体パターン層と電気的に
接続する工程とを含むことを特徴としている。
するため次の構成を備える。すなわち、メタルコアと、
１または複数枚のリードフレームと、銅箔により形成さ
れた回路パターンとがこの順に電気的絶縁性を有する絶
縁体を介して積層された積層体と、該積層体のリードフ
レームおよび回路パターンが積層された側に前記リード
フレームのボンディング面を備えた、半導体チップを搭
載するキャビティと、前記積層体の厚み方向に、前記メ
タルコアと、前記リードフレームおよび前記回路パター
ンからなる複数の導体パターン層と、前記絶縁体とを貫
通して形成された複数の貫通孔と、該貫通孔に形成され
たスルーホールめっき皮膜と、該スルーホールめっき皮
膜が形成された貫通孔に、前記導体パターン層に電気的
に接続して嵌入されたリードピンとを具備することを特
徴としている。また、メタルコアと、１または複数枚の
リードフレームと、銅箔により形成された回路パターン
とをこの順に電気的絶縁性を有する絶縁体を介して一体
に積層した積層体を形成する工程と、該積層体の厚み方
向に、前記メタルコアと、前記リードフレームおよび前
記回路パターンからなる複数の導体パターン層と、前記
絶縁体とを貫通する、リードピンを嵌入する複数の貫通
孔を形成する工程と、該貫通孔にスルーホールめっき皮
膜を形成する工程と、前記積層体を座ぐり加工して前記
リードフレームにボンディング面を形成するとともに、
半導体チップを搭載するキャビティを形成する工程と、
前記スルーホールめっき皮膜が形成された貫通孔にリー
ドピンを嵌入して、前記導体パターンと電気的に接続す
る工程とを含むことを特徴としている。 さらに、メタル
コアと、１または複数枚のリードフレームと、銅箔とを
この順に電気的絶縁性を有する絶縁体を介して一体に積
層した積層体を形成する工程と、該積層体の厚み方向
に、前記メタルコアと、前記リードフレームおよび前記
銅箔からなる導体層と、前記絶縁体とを貫通する、リー
ドピンを嵌入する複数の貫通孔を形成する工程と、該貫
通孔にスルーホールめっき皮膜を形成する工程と、該ス
ルーホールめっき皮膜が形成された積層体の前記銅箔を
エッチングして所定の回路パターンに形成する工程と、
該回路パターンが形成された積層体を座ぐり 加工して前
記リードフレームにボンディング面を形成するととも
に、半導体チップを搭載するキャビティを形成する工程
と、前記スルーホールめっき皮膜が形成された貫通孔に
リードピンを嵌入して、前記リードフレームおよび前記
回路パターンからなる複数の導体パターン層と電気的に
接続する工程とを含むことを特徴としている。
【０００６】
【作用】パッケージ内部にリードフレームを内蔵するこ
とによって、銅箔によって形成した回路パターンとあわ
せて複数の導体パターン層が形成でき、多ピン化に好適
に対応できる。また、リードピンを嵌入する貫通孔をメ
タルコアに設けたこと、すなわち貫通孔を設ける領域の
面積よりも広い面積を有するメタルコアを用いることが
できること、およびメタルコアに加えてリードフレーム
を内蔵したことによりパッケージの熱放散性を向上で
き、発熱量の大きな半導体チップの搭載が可能となる。
メタルコアと、前記リードフレームおよび前記回路パタ
ーンからなる複数の導体パターン層とが絶縁体を介して
積層された積層体を座ぐり加工することによって半導体
チップを搭載するキャビティを容易に形成することがで
きる。
とによって、銅箔によって形成した回路パターンとあわ
せて複数の導体パターン層が形成でき、多ピン化に好適
に対応できる。また、リードピンを嵌入する貫通孔をメ
タルコアに設けたこと、すなわち貫通孔を設ける領域の
面積よりも広い面積を有するメタルコアを用いることが
できること、およびメタルコアに加えてリードフレーム
を内蔵したことによりパッケージの熱放散性を向上で
き、発熱量の大きな半導体チップの搭載が可能となる。
メタルコアと、前記リードフレームおよび前記回路パタ
ーンからなる複数の導体パターン層とが絶縁体を介して
積層された積層体を座ぐり加工することによって半導体
チップを搭載するキャビティを容易に形成することがで
きる。
【０００７】
【実施例】以下、本発明の好適な実施例を添付図面に基
づいて詳細に説明する。図１(a) 〜(f) および図２は本
発明に係るプラスチックPGA 型パッケージの製造方法を
示す説明図である。本発明に係るプラスチックPGA 型パ
ッケージでは従来例と同様にメタルコアを内蔵するとと
もに導体パターン層を複数層に形成するため、図１(a)
に示すように層間に絶縁体を挟んで電気的絶縁をとって
積層する。図１(a) は各層の配列順と配置位置関係を示
すもので、下側から銅箔１０、絶縁樹脂１２ａ、メタル
コア１４、絶縁樹脂１２ｂ、リードフレーム１６、絶縁
樹脂１２ｃ、銅箔１８の順に配置する。
づいて詳細に説明する。図１(a) 〜(f) および図２は本
発明に係るプラスチックPGA 型パッケージの製造方法を
示す説明図である。本発明に係るプラスチックPGA 型パ
ッケージでは従来例と同様にメタルコアを内蔵するとと
もに導体パターン層を複数層に形成するため、図１(a)
に示すように層間に絶縁体を挟んで電気的絶縁をとって
積層する。図１(a) は各層の配列順と配置位置関係を示
すもので、下側から銅箔１０、絶縁樹脂１２ａ、メタル
コア１４、絶縁樹脂１２ｂ、リードフレーム１６、絶縁
樹脂１２ｃ、銅箔１８の順に配置する。
【０００８】メタルコア１４は従来例と同様に放熱性を
向上させる目的と、半導体チップを搭載する支持体とし
て設けるもので、比較的肉厚に形成する。図３にメタル
コア１４の平面図を示す。図のようにメタルコア１４に
はあらかじめリードピンを立設するための透孔２０を形
成する。この透孔２０はリードピンに接触しないようリ
ードピンよりも大径に形成する。
向上させる目的と、半導体チップを搭載する支持体とし
て設けるもので、比較的肉厚に形成する。図３にメタル
コア１４の平面図を示す。図のようにメタルコア１４に
はあらかじめリードピンを立設するための透孔２０を形
成する。この透孔２０はリードピンに接触しないようリ
ードピンよりも大径に形成する。
【０００９】リードフレーム１６は導体パターン層を複
数層で形成するために設けるもので、所定のリードパタ
ーンをあらかじめ形成して積層する。図４にリードフレ
ーム１６の平面図を示す。リードフレーム１６は半導体
チップの搭載位置を囲むようにインナーリード２２を形
成し、半導体チップが搭載される中央位置を空きスペー
スとする。リードピンはこのリードフレーム１６に対し
て垂直に配置するから、インナーリード２２はリードピ
ンの通過位置（図の破線の円形部分）に合わせてパター
ンを形成している。リードピンに接続しない部分につい
てはリードピンを回避するようパターン形成する。プラ
スチックPGA 型パッケージの場合は熱放散性が問題とな
るので、リードフレーム１６からの熱放散性を考慮して
パッケージの内部に配置するリードフレーム１６もでき
るだけ金属スペースが広くとれるよう設計するのがよ
い。実施例でも上層の回路パターンと接続されるリード
ピンの通過位置をよけてできるだけ平面を広く覆うよう
にパターン形成している。２２ａ等はリードピンとの接
触を回避するために形成したスペース部である。
数層で形成するために設けるもので、所定のリードパタ
ーンをあらかじめ形成して積層する。図４にリードフレ
ーム１６の平面図を示す。リードフレーム１６は半導体
チップの搭載位置を囲むようにインナーリード２２を形
成し、半導体チップが搭載される中央位置を空きスペー
スとする。リードピンはこのリードフレーム１６に対し
て垂直に配置するから、インナーリード２２はリードピ
ンの通過位置（図の破線の円形部分）に合わせてパター
ンを形成している。リードピンに接続しない部分につい
てはリードピンを回避するようパターン形成する。プラ
スチックPGA 型パッケージの場合は熱放散性が問題とな
るので、リードフレーム１６からの熱放散性を考慮して
パッケージの内部に配置するリードフレーム１６もでき
るだけ金属スペースが広くとれるよう設計するのがよ
い。実施例でも上層の回路パターンと接続されるリード
ピンの通過位置をよけてできるだけ平面を広く覆うよう
にパターン形成している。２２ａ等はリードピンとの接
触を回避するために形成したスペース部である。
【００１０】図１で銅箔１０、１８はリードピンとの接
合、導体パターン層の形成の目的で設けるものである。
銅箔によって形成した回路パターンはリードフレームと
同様に導体パターン層を構成する。絶縁樹脂１２ａ、１
２ｂ、１２ｃは各導体パターン層間などの電気的絶縁を
とると同時に、これら導体パターン層を一体に積層する
目的を有する。実施例の絶縁樹脂はシート状に形成され
てかつ接着性を有するプリプレグとして形成したもので
ある。各層を熱圧着することによって、図１(b) に示す
ように絶縁樹脂１２によって導体パターン層間が電気的
に絶縁された積層体が得られる。次に、この積層体に対
し、リードピンを嵌入するための貫通穴２４を透設す
る。図１(c) は貫通穴２４が設けられた状態である。前
述したリードフレーム１６では図のように貫通穴２４を
よけて接触しない部分と、インナーリード２２につなが
る部分のように貫通穴２４が通過している部分とがあ
る。
合、導体パターン層の形成の目的で設けるものである。
銅箔によって形成した回路パターンはリードフレームと
同様に導体パターン層を構成する。絶縁樹脂１２ａ、１
２ｂ、１２ｃは各導体パターン層間などの電気的絶縁を
とると同時に、これら導体パターン層を一体に積層する
目的を有する。実施例の絶縁樹脂はシート状に形成され
てかつ接着性を有するプリプレグとして形成したもので
ある。各層を熱圧着することによって、図１(b) に示す
ように絶縁樹脂１２によって導体パターン層間が電気的
に絶縁された積層体が得られる。次に、この積層体に対
し、リードピンを嵌入するための貫通穴２４を透設す
る。図１(c) は貫通穴２４が設けられた状態である。前
述したリードフレーム１６では図のように貫通穴２４を
よけて接触しない部分と、インナーリード２２につなが
る部分のように貫通穴２４が通過している部分とがあ
る。
【００１１】次に、貫通穴２４にスルーホールめっきを
施す。図１(d) はスルーホールめっき２６を設けた状態
である。スルーホールめっき２６は貫通穴２４にリード
ピンを嵌入してリードピンと所定の回路パターンとを電
気的に接続するために設けるものである。次に、パッケ
ージ本体の上下面にある銅箔１０、１８をエッチングし
て所定の回路パターンを形成する。図１(e) は銅箔をエ
ッチングした状態を示す。下面の銅箔１０についてはリ
ードピンをはんだ付けするためのパッド形成、上面の銅
箔１８については半導体チップと接続する回路パターン
１８ａの形成を目的とする。
施す。図１(d) はスルーホールめっき２６を設けた状態
である。スルーホールめっき２６は貫通穴２４にリード
ピンを嵌入してリードピンと所定の回路パターンとを電
気的に接続するために設けるものである。次に、パッケ
ージ本体の上下面にある銅箔１０、１８をエッチングし
て所定の回路パターンを形成する。図１(e) は銅箔をエ
ッチングした状態を示す。下面の銅箔１０についてはリ
ードピンをはんだ付けするためのパッド形成、上面の銅
箔１８については半導体チップと接続する回路パターン
１８ａの形成を目的とする。
【００１２】メタルコア１４の中央部は半導体チップを
搭載するスペースである。銅箔１８をエッチングした状
態で、メタルコア１４およびリードフレーム１６の中央
部は絶縁樹脂１２で被覆された状態となる。この絶縁樹
脂１２をメタルコアまで座ぐり加工することによって半
導体チップを搭載するキャビティ２８を形成する。図１
(f) はキャビティ２８を形成して半導体チップを搭載可
能とした状態である。この座ぐり加工はメタルコア面を
露出させるとともにリードフレーム１６のボンディング
面を露出させることを目的としている。そのため、座ぐ
り加工ではメタルコア１４の表面をわずかに切削すると
ともにリードフレーム１６のインナーリードの表面もわ
ずかに切削するようにしている。図４で破線範囲は座ぐ
り加工でインナーリード２２の表面を切削する範囲を示
している。図５は座ぐり加工によってメタルコア面とリ
ードフレーム面を切削した状態の断面図である。座ぐり
加工によってこれらの部分は若干薄厚になる。
搭載するスペースである。銅箔１８をエッチングした状
態で、メタルコア１４およびリードフレーム１６の中央
部は絶縁樹脂１２で被覆された状態となる。この絶縁樹
脂１２をメタルコアまで座ぐり加工することによって半
導体チップを搭載するキャビティ２８を形成する。図１
(f) はキャビティ２８を形成して半導体チップを搭載可
能とした状態である。この座ぐり加工はメタルコア面を
露出させるとともにリードフレーム１６のボンディング
面を露出させることを目的としている。そのため、座ぐ
り加工ではメタルコア１４の表面をわずかに切削すると
ともにリードフレーム１６のインナーリードの表面もわ
ずかに切削するようにしている。図４で破線範囲は座ぐ
り加工でインナーリード２２の表面を切削する範囲を示
している。図５は座ぐり加工によってメタルコア面とリ
ードフレーム面を切削した状態の断面図である。座ぐり
加工によってこれらの部分は若干薄厚になる。
【００１３】座ぐり加工を施した後、各々の貫通穴２４
にリードピン３０を嵌入し、はんだ付け３２することに
よってプラスチックPGA 型パッケージが完成する。図２
に完成したプラスチックPGA 型パッケージを示す。リー
ドピン３０はリードフレーム１６のインナーリード２
２、銅箔１８の回路パターン１８ａ等の所要の回路パタ
ーンに接続されている。半導体チップを搭載する場合
は、キャビティ２８底部のメタルコア１４に半導体チッ
プ３４を接合し、インナーリード２２および回路パター
ン１８ａとワイヤボンディングする。図２は半導体チッ
プ３４を搭載した状態である。なお、３６は外部に露出
する導体部を保護する保護膜である。
にリードピン３０を嵌入し、はんだ付け３２することに
よってプラスチックPGA 型パッケージが完成する。図２
に完成したプラスチックPGA 型パッケージを示す。リー
ドピン３０はリードフレーム１６のインナーリード２
２、銅箔１８の回路パターン１８ａ等の所要の回路パタ
ーンに接続されている。半導体チップを搭載する場合
は、キャビティ２８底部のメタルコア１４に半導体チッ
プ３４を接合し、インナーリード２２および回路パター
ン１８ａとワイヤボンディングする。図２は半導体チッ
プ３４を搭載した状態である。なお、３６は外部に露出
する導体部を保護する保護膜である。
【００１４】以上のようにして、リードフレーム１６と
銅箔１８の回路パターン１８ａの２層の導体パターン層
を有するプラスチックPGA 型パッケージが得られる。本
発明に係るプラスチックPGA 型パッケージの製造方法に
よると、プリプレグを用いることで容易に一体化して製
造でき、半導体チップを収納するキャビティを形成する
際も絶縁樹脂１２を座ぐり加工すればよく、従来のメタ
ルコアを座ぐり加工してキャビティを形成する方法にく
らべて加工が容易になるといった利点がある。なお、プ
ラスチックPGA 型パッケージの製造方法は上記実施例に
限定されるものではなく使用材料、工程等を変えること
も可能である。たとえば、シート状のプリプレグを用い
るかわりに絶縁樹脂を塗布する等の方法も可能であり、
また銅箔をエッチングして回路パターンを形成する場合
も貫通穴を形成する前段階で行ってもよく、積層体を形
成する際にあらかじめ回路パターンを形成しておく等の
方法を採用することもできる。
銅箔１８の回路パターン１８ａの２層の導体パターン層
を有するプラスチックPGA 型パッケージが得られる。本
発明に係るプラスチックPGA 型パッケージの製造方法に
よると、プリプレグを用いることで容易に一体化して製
造でき、半導体チップを収納するキャビティを形成する
際も絶縁樹脂１２を座ぐり加工すればよく、従来のメタ
ルコアを座ぐり加工してキャビティを形成する方法にく
らべて加工が容易になるといった利点がある。なお、プ
ラスチックPGA 型パッケージの製造方法は上記実施例に
限定されるものではなく使用材料、工程等を変えること
も可能である。たとえば、シート状のプリプレグを用い
るかわりに絶縁樹脂を塗布する等の方法も可能であり、
また銅箔をエッチングして回路パターンを形成する場合
も貫通穴を形成する前段階で行ってもよく、積層体を形
成する際にあらかじめ回路パターンを形成しておく等の
方法を採用することもできる。
【００１５】また、得られたプラスチックPGA 型パッケ
ージは複数層の導体パターン層を有しているから多ピン
化に容易に対応することができ、メタルコア１４に併せ
てリードフレーム１６を内蔵したことでパッケージ内で
金属層が占める体積が大きくなり良好な熱放散性が得ら
れるといった利点を有する。なお、上記実施例ではリー
ドフレーム１６を単層で設けたが、プリプレグを介して
リードフレーム１６を２枚以上積層して多層に形成する
ことも可能である。このように複数層内蔵することによ
って多ピンのプラスチックPGA 型パッケージを容易に得
ることが可能となる。
ージは複数層の導体パターン層を有しているから多ピン
化に容易に対応することができ、メタルコア１４に併せ
てリードフレーム１６を内蔵したことでパッケージ内で
金属層が占める体積が大きくなり良好な熱放散性が得ら
れるといった利点を有する。なお、上記実施例ではリー
ドフレーム１６を単層で設けたが、プリプレグを介して
リードフレーム１６を２枚以上積層して多層に形成する
ことも可能である。このように複数層内蔵することによ
って多ピンのプラスチックPGA 型パッケージを容易に得
ることが可能となる。
【００１６】
【発明の効果】本発明に係るプラスチックPGA 型パッケ
ージおよびその製造方法によれば、リードピンを嵌入す
る貫通孔をメタルコアに設けたこと、すなわち貫通孔を
設ける領域の面積よりも広い面積を有するメタルコアを
用いることができること、およびメタルコアに加えてリ
ードフレームを内蔵したことによりパッケージの熱放散
性を向上でき、発熱量の大きな半導体チップの搭載が可
能となるプラスチックPGA 型パッケージを提供できる。
また、パッケージ内部にリードフレームを内蔵すること
によって、銅箔によって形成した回路パターンとあわせ
て複数の導体パターン層が形成でき、多ピン化に好適に
対応できる。
ージおよびその製造方法によれば、リードピンを嵌入す
る貫通孔をメタルコアに設けたこと、すなわち貫通孔を
設ける領域の面積よりも広い面積を有するメタルコアを
用いることができること、およびメタルコアに加えてリ
ードフレームを内蔵したことによりパッケージの熱放散
性を向上でき、発熱量の大きな半導体チップの搭載が可
能となるプラスチックPGA 型パッケージを提供できる。
また、パッケージ内部にリードフレームを内蔵すること
によって、銅箔によって形成した回路パターンとあわせ
て複数の導体パターン層が形成でき、多ピン化に好適に
対応できる。
【図１】プラスチックPGA 型パッケージの製造方法を示
す説明図である。
す説明図である。
【図２】プラスチックPGA 型パッケージの実施例を示す
説明図である。
説明図である。
【図３】プラスチックPGA 型パッケージに用いるメタル
コアの平面図である。
コアの平面図である。
【図４】プラスチックPGA 型パッケージに用いるリード
フレームの平面図である。
フレームの平面図である。
【図５】メタルコア及びリードフレームを座ぐり加工し
た状態を示す断面図である。
た状態を示す断面図である。
【図６】プラスチックPGA 型パッケージの従来例を示す
説明図である。
説明図である。
１０ 銅箔 １２、１２ａ、１２ｂ 絶縁樹脂 ２、１４ メタルコア １６ リードフレーム １８ 銅箔 １８ａ 回路パターン ２０ 透孔 ２２ インナーリード ２４ 貫通穴 ２６ スルーホールめっき ２８ キャビティ ３０ リードピン ３４ 半導体チップ
Claims (3)
- 【請求項１】 メタルコアと、１または複数枚のリード
フレームと、銅箔により形成された回路パターンとがこ
の順に電気的絶縁性を有する絶縁体を介して積層された
積層体と、 該積層体のリードフレームおよび回路パターンが積層さ
れた側に前記リードフレームのボンディング面を備え
た、半導体チップを搭載するキャビティと、 前記積層体の厚み方向に、 前記メタルコアと、前記リー
ドフレームおよび前記回路パターンからなる複数の導体
パターン層と、前記絶縁体とを貫通して形成された複数
の貫通孔と、 該貫通孔に形成されたスルーホールめっき皮膜と、 該スルーホールめっき皮膜が形成された貫通孔に、前記
導体パターン層に電気的に接続して嵌入されたリードピ
ンとを具備することを特徴とする プラスチックピングリ
ッドアレイ型パッケージ。 - 【請求項２】 メタルコアと、１または複数枚のリード
フレームと、銅箔により形成された回路パターンとをこ
の順に電気的絶縁性を有する絶縁体を介して一体に積層
した積層体を形成する工程と、 該積層体の厚み方向に、前記メタルコアと、前記リード
フレームおよび前記回路パターンからなる複数の導体パ
ターン層と、前記絶縁体とを貫通する、リードピンを嵌
入する複数の貫通孔を形成する工程と、 該貫通孔にスルーホールめっき皮膜を形成する工程と、 前記積層体を座ぐり加工して前記リードフレームにボン
ディング面を形成するとともに、半導体チップを搭載す
るキャビティを形成する工程と、 前記スルーホールめっき皮膜が形成された貫通孔にリー
ドピンを嵌入して、前記導体パターンと電気的に接続す
る工程とを含むことを特徴とする プラスチックピングリ
ッドアレイ型パッケージの製造方法。 - 【請求項３】 メタルコアと、１または複数枚のリード
フレームと、銅箔とをこの順に電気的絶縁性を有する絶
縁体を介して一体に積層した積層体を形成する工程と、 該積層体の厚み方向に、前記メタルコアと、前記リード
フレームおよび前記銅 箔からなる導体層と、前記絶縁体
とを貫通する、リードピンを嵌入する複数の貫通孔を形
成する工程と、 該貫通孔にスルーホールめっき皮膜を形成する工程と、 該スルーホールめっき皮膜が形成された積層体の前記銅
箔をエッチングして所定の回路パターンに形成する工程
と、 該回路パターンが形成された積層体を座ぐり加工して前
記リードフレームにボンディング面を形成するととも
に、半導体チップを搭載するキャビティを形成する工程
と、 前記スルーホールめっき皮膜が形成された貫通孔にリー
ドピンを嵌入して、前記リードフレームおよび前記回路
パターンからなる複数の導体パターン層と電気的に接続
する工程とを含むことを特徴とするプラスチックピング
リッドアレイ型パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5891392A JP3065422B2 (ja) | 1992-02-12 | 1992-02-12 | プラスチックピングリッドアレイ型パッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5891392A JP3065422B2 (ja) | 1992-02-12 | 1992-02-12 | プラスチックピングリッドアレイ型パッケージ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226513A JPH05226513A (ja) | 1993-09-03 |
| JP3065422B2 true JP3065422B2 (ja) | 2000-07-17 |
Family
ID=13098061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5891392A Expired - Fee Related JP3065422B2 (ja) | 1992-02-12 | 1992-02-12 | プラスチックピングリッドアレイ型パッケージ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3065422B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209259B1 (ko) * | 1996-04-25 | 1999-07-15 | 이해규 | Ic 카드 및 그 제조방법 |
| JP4528062B2 (ja) | 2004-08-25 | 2010-08-18 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP5014642B2 (ja) | 2006-02-16 | 2012-08-29 | 株式会社トクヤマ | リード内蔵メタライズドセラミックス基板およびパッケージ |
-
1992
- 1992-02-12 JP JP5891392A patent/JP3065422B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05226513A (ja) | 1993-09-03 |
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