JPH05226513A - プラスチックピングリッドアレイ型パッケージ及びその製造方法 - Google Patents
プラスチックピングリッドアレイ型パッケージ及びその製造方法Info
- Publication number
- JPH05226513A JPH05226513A JP5891392A JP5891392A JPH05226513A JP H05226513 A JPH05226513 A JP H05226513A JP 5891392 A JP5891392 A JP 5891392A JP 5891392 A JP5891392 A JP 5891392A JP H05226513 A JPH05226513 A JP H05226513A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- package
- metal core
- copper foil
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 導体パターン層を複数層に形成し、多ピン化
を図ることができるとともに、パッケージの熱放散性を
向上させて、発熱量の大きな半導体チップを搭載可能と
したプラスチックPGA 型パッケージを提供する。 【構成】 メタルコア１４および所定のリードパターン
を形成した１枚または複数枚のリードフレーム１６およ
び所定の回路パターンを形成した銅箔が電気的絶縁性を
有する絶縁体１２を層間に挟んで一体に接合され、前記
メタルコア１４の前記リードフレーム１６および銅箔１
８ａを設けた側に半導体チップ３４を搭載するためのキ
ャビティが形成され、パッケージ本体を厚み方向に貫通
する貫通穴に前記リードフレーム１６あるいは銅箔に接
続するリードピン３０が嵌入されたことを特徴とする。
を図ることができるとともに、パッケージの熱放散性を
向上させて、発熱量の大きな半導体チップを搭載可能と
したプラスチックPGA 型パッケージを提供する。 【構成】 メタルコア１４および所定のリードパターン
を形成した１枚または複数枚のリードフレーム１６およ
び所定の回路パターンを形成した銅箔が電気的絶縁性を
有する絶縁体１２を層間に挟んで一体に接合され、前記
メタルコア１４の前記リードフレーム１６および銅箔１
８ａを設けた側に半導体チップ３４を搭載するためのキ
ャビティが形成され、パッケージ本体を厚み方向に貫通
する貫通穴に前記リードフレーム１６あるいは銅箔に接
続するリードピン３０が嵌入されたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明はプラスチックピングリッ
ドアレイ型パッケージ及びその製造方法に関する。
ドアレイ型パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】いわゆるピングリッドアレイ型パッケー
ジ（以下PGA 型パッケージと略す) はふつうパッケージ
本体をセラミックによって形成するが、セラミックのか
わりにプラスチックで形成したPGA 型パッケージが従来
検討された。図６は従来のプラスチックPGA 型パッケー
ジの断面図を示す。セラミック製のPGA 型パッケージは
優れた耐熱性を有し信頼性の高いパッケージとして提供
されているものであるが、プラスチックPGA 型パッケー
ジの場合には熱伝導性が低く、発熱量の大きな半導体チ
ップを搭載できないことから、図６のように放熱性を改
善するためメタルコア２を内蔵する構造としている。
ジ（以下PGA 型パッケージと略す) はふつうパッケージ
本体をセラミックによって形成するが、セラミックのか
わりにプラスチックで形成したPGA 型パッケージが従来
検討された。図６は従来のプラスチックPGA 型パッケー
ジの断面図を示す。セラミック製のPGA 型パッケージは
優れた耐熱性を有し信頼性の高いパッケージとして提供
されているものであるが、プラスチックPGA 型パッケー
ジの場合には熱伝導性が低く、発熱量の大きな半導体チ
ップを搭載できないことから、図６のように放熱性を改
善するためメタルコア２を内蔵する構造としている。
【０００３】図６でメタルコア２は電気的絶縁性を有す
る樹脂３によって被覆され、さらに樹脂３は銅箔４によ
って被覆される。メタルコア２にはリードピン５を立設
する位置にあらかじめ透孔が穿設され、リードピン５は
この透孔位置に透設した貫通穴に嵌入して立設される。
メタルコア２の上面中央部には半導体チップ６を搭載す
るためのキャビティ７を凹設する。メタルコア２に接合
した半導体チップ６はエッチングによって所定の回路パ
ッケージに形成された銅箔４とワイヤボンディングによ
って接続する。リードピン５は貫通穴部分で所要の回路
パターンに接続される。
る樹脂３によって被覆され、さらに樹脂３は銅箔４によ
って被覆される。メタルコア２にはリードピン５を立設
する位置にあらかじめ透孔が穿設され、リードピン５は
この透孔位置に透設した貫通穴に嵌入して立設される。
メタルコア２の上面中央部には半導体チップ６を搭載す
るためのキャビティ７を凹設する。メタルコア２に接合
した半導体チップ６はエッチングによって所定の回路パ
ッケージに形成された銅箔４とワイヤボンディングによ
って接続する。リードピン５は貫通穴部分で所要の回路
パターンに接続される。
【０００４】
【発明が解決しようとする課題】ところで、上記のプラ
スチックPGA 型パッケージを製造する際にはメタルコア
２を樹脂３で被覆した後、半導体チップ６を搭載するキ
ャビティ７を形成するためメタルコア２の一方の外面側
から座ぐり加工を施す。メタルコア２は樹脂３で被覆さ
れているから座ぐり加工では樹脂３を貫通させるととも
にメタルコア２を所定深さまで座ぐり加工してキャビテ
ィ７を形成している。したがって、従来のプラスチック
PGA 型パッケージの製造ではメタルコアを座ぐり加工で
切削するため加工性が悪く、製造コストが高くなる問題
があった。また、従来のプラスチックPGA 型パッケージ
では回路パターンが１層のみであるから、多ピン化に容
易に対応できないという問題点があった。そこで、本発
明は上記問題点を解消すべくなされたものであり、その
目的とするところは、回路パターンを多層に形成するこ
とができ、半導体チップを搭載するキャビティの形成が
容易にできるプラスチックPGA 型パッケージ及びその製
造方法を提供するにある。
スチックPGA 型パッケージを製造する際にはメタルコア
２を樹脂３で被覆した後、半導体チップ６を搭載するキ
ャビティ７を形成するためメタルコア２の一方の外面側
から座ぐり加工を施す。メタルコア２は樹脂３で被覆さ
れているから座ぐり加工では樹脂３を貫通させるととも
にメタルコア２を所定深さまで座ぐり加工してキャビテ
ィ７を形成している。したがって、従来のプラスチック
PGA 型パッケージの製造ではメタルコアを座ぐり加工で
切削するため加工性が悪く、製造コストが高くなる問題
があった。また、従来のプラスチックPGA 型パッケージ
では回路パターンが１層のみであるから、多ピン化に容
易に対応できないという問題点があった。そこで、本発
明は上記問題点を解消すべくなされたものであり、その
目的とするところは、回路パターンを多層に形成するこ
とができ、半導体チップを搭載するキャビティの形成が
容易にできるプラスチックPGA 型パッケージ及びその製
造方法を提供するにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、メタルコアおよ
び所定のリードパターンを形成した１枚または複数枚の
リードフレームおよび所定の回路パターンを形成した銅
箔が電気的絶縁性を有する絶縁体を層間に挟んで積層さ
れ、前記メタルコアの前記リードフレームおよび銅箔を
設けた側に半導体チップを搭載するためのキャビティが
形成され、パッケージ本体を厚み方向に貫通する貫通穴
に前記リードフレームあるいは銅箔に接続するリードピ
ンが嵌入されたことを特徴とする。また、メタルコアお
よび１枚または複数枚のリードフレームおよび銅箔を電
気的絶縁性を有する絶縁体を層間に挟んで一体に積層
し、該一体に積層した積層体にリードピンを嵌入する貫
通穴を厚み方向に透設し、前記絶縁体を前記メタルコア
表面まで座ぐり加工して半導体チップを搭載するキャビ
ティを形成するとともに、該座ぐり加工の際に前記絶縁
体内に積層されたリードフレームのボンディング面を露
出させるよう座ぐり加工し、前記貫通穴にリードピンを
嵌入して立設することを特徴とする。
するため次の構成を備える。すなわち、メタルコアおよ
び所定のリードパターンを形成した１枚または複数枚の
リードフレームおよび所定の回路パターンを形成した銅
箔が電気的絶縁性を有する絶縁体を層間に挟んで積層さ
れ、前記メタルコアの前記リードフレームおよび銅箔を
設けた側に半導体チップを搭載するためのキャビティが
形成され、パッケージ本体を厚み方向に貫通する貫通穴
に前記リードフレームあるいは銅箔に接続するリードピ
ンが嵌入されたことを特徴とする。また、メタルコアお
よび１枚または複数枚のリードフレームおよび銅箔を電
気的絶縁性を有する絶縁体を層間に挟んで一体に積層
し、該一体に積層した積層体にリードピンを嵌入する貫
通穴を厚み方向に透設し、前記絶縁体を前記メタルコア
表面まで座ぐり加工して半導体チップを搭載するキャビ
ティを形成するとともに、該座ぐり加工の際に前記絶縁
体内に積層されたリードフレームのボンディング面を露
出させるよう座ぐり加工し、前記貫通穴にリードピンを
嵌入して立設することを特徴とする。
【０００６】
【作用】パッケージ内部にリードフレームを内蔵するこ
とによって複数の導体パターン層が形成でき、多ピン化
に容易に対応できる。また、メタルコアに加えてリード
フレームを内蔵したことによりパッケージの熱放散性を
向上でき、発熱量の大きな半導体チップの搭載が可能と
なる。リードフレームを内蔵させ、絶縁樹脂を座ぐり加
工すればよいので従来の単層のパッケージにくらべて製
造が容易になる。
とによって複数の導体パターン層が形成でき、多ピン化
に容易に対応できる。また、メタルコアに加えてリード
フレームを内蔵したことによりパッケージの熱放散性を
向上でき、発熱量の大きな半導体チップの搭載が可能と
なる。リードフレームを内蔵させ、絶縁樹脂を座ぐり加
工すればよいので従来の単層のパッケージにくらべて製
造が容易になる。
【０００７】
【実施例】以下、本発明の好適な実施例を添付図面に基
づいて詳細に説明する。図１(a) 〜(f) および図２は本
発明に係るプラスチックPGA 型パッケージの製造方法を
示す説明図である。本発明に係るプラスチックPGA 型パ
ッケージでは従来例と同様にメタルコアを内蔵するとと
もに導体パターン層を複数層に形成するため、図１(a)
に示すように層間に絶縁体を挟んで電気的絶縁をとって
積層する。図１(a) は各層の配列順と配置位置関係を示
すもので、下側から銅箔１０、絶縁樹脂１２ａ、メタル
コア１４、絶縁樹脂１２ｂ、リードフレーム１６、絶縁
樹脂１２ｃ、銅箔１８の順に配置する。
づいて詳細に説明する。図１(a) 〜(f) および図２は本
発明に係るプラスチックPGA 型パッケージの製造方法を
示す説明図である。本発明に係るプラスチックPGA 型パ
ッケージでは従来例と同様にメタルコアを内蔵するとと
もに導体パターン層を複数層に形成するため、図１(a)
に示すように層間に絶縁体を挟んで電気的絶縁をとって
積層する。図１(a) は各層の配列順と配置位置関係を示
すもので、下側から銅箔１０、絶縁樹脂１２ａ、メタル
コア１４、絶縁樹脂１２ｂ、リードフレーム１６、絶縁
樹脂１２ｃ、銅箔１８の順に配置する。
【０００８】メタルコア１４は従来例と同様に放熱性を
向上させる目的と、半導体チップを搭載する支持体とし
て設けるもので、比較的肉厚に形成する。図３にメタル
コア１４の平面図を示す。図のようにメタルコア１４に
はあらかじめリードピンを立設するための透孔２０を形
成する。この透孔２０はリードピンに接触しないようリ
ードピンよりも大径に形成する。
向上させる目的と、半導体チップを搭載する支持体とし
て設けるもので、比較的肉厚に形成する。図３にメタル
コア１４の平面図を示す。図のようにメタルコア１４に
はあらかじめリードピンを立設するための透孔２０を形
成する。この透孔２０はリードピンに接触しないようリ
ードピンよりも大径に形成する。
【０００９】リードフレーム１６は導体パターン層を複
数層で形成するために設けるもので、所定のリードパタ
ーンをあらかじめ形成して積層する。図４にリードフレ
ーム１６の平面図を示す。リードフレーム１６は半導体
チップの搭載位置を囲むようにインナーリード２２を形
成し、半導体チップが搭載される中央位置を空きスペー
スとする。リードピンはこのリードフレーム１６に対し
て垂直に配置するから、インナーリード２２はリードピ
ンの通過位置（図の破線の円形部分）に合わせてパター
ンを形成している。リードピンに接続しない部分につい
てはリードピンを回避するようパターン形成する。プラ
スチックPGA 型パッケージの場合は熱放散性が問題とな
るので、リードフレーム１６からの熱放散性を考慮して
パッケージの内部に配置するリードフレーム１６もでき
るだけ金属スペースが広くとれるよう設計するのがよ
い。実施例でも上層の回路パターンと接続されるリード
ピンの通過位置をよけてできるだけ平面を広く覆うよう
にパターン形成している。２２ａ等はリードピンとの接
触を回避するために形成したスペース部である。
数層で形成するために設けるもので、所定のリードパタ
ーンをあらかじめ形成して積層する。図４にリードフレ
ーム１６の平面図を示す。リードフレーム１６は半導体
チップの搭載位置を囲むようにインナーリード２２を形
成し、半導体チップが搭載される中央位置を空きスペー
スとする。リードピンはこのリードフレーム１６に対し
て垂直に配置するから、インナーリード２２はリードピ
ンの通過位置（図の破線の円形部分）に合わせてパター
ンを形成している。リードピンに接続しない部分につい
てはリードピンを回避するようパターン形成する。プラ
スチックPGA 型パッケージの場合は熱放散性が問題とな
るので、リードフレーム１６からの熱放散性を考慮して
パッケージの内部に配置するリードフレーム１６もでき
るだけ金属スペースが広くとれるよう設計するのがよ
い。実施例でも上層の回路パターンと接続されるリード
ピンの通過位置をよけてできるだけ平面を広く覆うよう
にパターン形成している。２２ａ等はリードピンとの接
触を回避するために形成したスペース部である。
【００１０】図１で銅箔１０、１８はリードピンとの接
合、導体パターン層の形成の目的で設けるものである。
絶縁樹脂１２ａ、１２ｂ、１２ｃは各導体パターン層間
などの電気的絶縁をとると同時に、これら導体パターン
層を一体に積層する目的を有する。実施例の絶縁樹脂は
シート状に形成されてかつ接着性を有するプリプレグと
して形成したものである。各層を熱圧着することによっ
て、図１(b) に示すように絶縁樹脂１２によって導体パ
ターン層間が電気的に絶縁された積層体が得られる。次
に、この積層体に対し、リードピンを嵌入するための貫
通穴２４を透設する。図１(c) は貫通穴２４が設けられ
た状態である。前述したリードフレーム１６では図のよ
うに貫通穴２４をよけて接触しない部分と、インナーリ
ード２２につながる部分のように貫通穴２４が通過して
いる部分とある。
合、導体パターン層の形成の目的で設けるものである。
絶縁樹脂１２ａ、１２ｂ、１２ｃは各導体パターン層間
などの電気的絶縁をとると同時に、これら導体パターン
層を一体に積層する目的を有する。実施例の絶縁樹脂は
シート状に形成されてかつ接着性を有するプリプレグと
して形成したものである。各層を熱圧着することによっ
て、図１(b) に示すように絶縁樹脂１２によって導体パ
ターン層間が電気的に絶縁された積層体が得られる。次
に、この積層体に対し、リードピンを嵌入するための貫
通穴２４を透設する。図１(c) は貫通穴２４が設けられ
た状態である。前述したリードフレーム１６では図のよ
うに貫通穴２４をよけて接触しない部分と、インナーリ
ード２２につながる部分のように貫通穴２４が通過して
いる部分とある。
【００１１】次に、貫通穴２４にスルーホールめっきを
施す。図１(d) はスルーホールめっき２６を設けた状態
である。スルーホールめっき２６は貫通穴２４にリード
ピンを嵌入してリードピンと所定の回路パターンとを電
気的に接続するために設けるものである。次に、パッケ
ージ本体の上下面にある銅箔１０、１８をエッチングし
て所定の回路パターンを形成する。図１(e) は銅箔をエ
ッチングした状態を示す。下面の銅箔１０についてはリ
ードピンをはんだ付けするためのパッド形成、上面の銅
箔１８については半導体チップと接続する回路パターン
１８ａの形成を目的とする。
施す。図１(d) はスルーホールめっき２６を設けた状態
である。スルーホールめっき２６は貫通穴２４にリード
ピンを嵌入してリードピンと所定の回路パターンとを電
気的に接続するために設けるものである。次に、パッケ
ージ本体の上下面にある銅箔１０、１８をエッチングし
て所定の回路パターンを形成する。図１(e) は銅箔をエ
ッチングした状態を示す。下面の銅箔１０についてはリ
ードピンをはんだ付けするためのパッド形成、上面の銅
箔１８については半導体チップと接続する回路パターン
１８ａの形成を目的とする。
【００１２】メタルコア１４の中央部は半導体チップを
搭載するスペースである。銅箔１８をエッチングした状
態で、メタルコア１４およびリードフレーム１６の中央
部は絶縁樹脂１２で被覆された状態となる。この絶縁樹
脂１２をメタルコアまで座ぐり加工することによって半
導体チップを搭載するキャビティ２８を形成する。図１
(f) はキャビティ２８を形成して半導体チップを搭載可
能とした状態である。この座ぐり加工はメタルコア面を
露出させるとともにリードフレーム１６のボンディング
面を露出させることを目的としている。そのため、座ぐ
り加工ではメタルコア１４の表面をわずかに切削すると
ともにリードフレーム１６のインナーリードの表面もわ
ずかに切削するようにしている。図４で破線範囲は座ぐ
り加工でインナーリード２２の表面を切削する範囲を示
している。図５は座ぐり加工によってメタルコア面とリ
ードフレーム面を切削した状態の断面図である。座ぐり
加工によってこれらの部分は若干薄厚になる。
搭載するスペースである。銅箔１８をエッチングした状
態で、メタルコア１４およびリードフレーム１６の中央
部は絶縁樹脂１２で被覆された状態となる。この絶縁樹
脂１２をメタルコアまで座ぐり加工することによって半
導体チップを搭載するキャビティ２８を形成する。図１
(f) はキャビティ２８を形成して半導体チップを搭載可
能とした状態である。この座ぐり加工はメタルコア面を
露出させるとともにリードフレーム１６のボンディング
面を露出させることを目的としている。そのため、座ぐ
り加工ではメタルコア１４の表面をわずかに切削すると
ともにリードフレーム１６のインナーリードの表面もわ
ずかに切削するようにしている。図４で破線範囲は座ぐ
り加工でインナーリード２２の表面を切削する範囲を示
している。図５は座ぐり加工によってメタルコア面とリ
ードフレーム面を切削した状態の断面図である。座ぐり
加工によってこれらの部分は若干薄厚になる。
【００１３】座ぐり加工を施した後、各々の貫通穴２４
にリードピン３０を嵌入し、はんだ付け３２することに
よってプラスチックPGA 型パッケージが完成する。図２
に完成したプラスチックPGA 型パッケージを示す。リー
ドピン３０はリードフレーム１６のインナーリード２
２、銅箔１８の回路パターン１８ａ等の所要の回路パタ
ーンに接続されている。半導体チップを搭載する場合
は、キャビティ２８底部のメタルコア１４に半導体チッ
プ３４を接合し、インナーリード２２および回路パター
ン１８ａとワイヤボンディングする。図２は半導体チッ
プ３４を搭載した状態である。なお、３６は外部に露出
する導体部を保護する保護膜である。
にリードピン３０を嵌入し、はんだ付け３２することに
よってプラスチックPGA 型パッケージが完成する。図２
に完成したプラスチックPGA 型パッケージを示す。リー
ドピン３０はリードフレーム１６のインナーリード２
２、銅箔１８の回路パターン１８ａ等の所要の回路パタ
ーンに接続されている。半導体チップを搭載する場合
は、キャビティ２８底部のメタルコア１４に半導体チッ
プ３４を接合し、インナーリード２２および回路パター
ン１８ａとワイヤボンディングする。図２は半導体チッ
プ３４を搭載した状態である。なお、３６は外部に露出
する導体部を保護する保護膜である。
【００１４】以上のようにして、リードフレーム１６と
銅箔１８の回路パターン１８ａの２層の導体パターン層
を有するプラスチックPGA 型パッケージが得られる。本
発明に係るプラスチックPGA 型パッケージの製造方法に
よると、プリプレグを用いることで容易に一体化して製
造でき、半導体チップを収納するキャビティを形成する
際も絶縁樹脂１２を座ぐり加工すればよく、従来のメタ
ルコアを座ぐり加工してキャビティを形成する方法にく
らべて加工が容易になるといった利点がある。なお、プ
ラスチックPGA 型パッケージの製造方法は上記実施例に
限定されるものではなく使用材料、工程等を変えること
も可能である。たとえば、シート状のプリプレグを用い
るかわりに絶縁樹脂を塗布する等の方法も可能であり、
また銅箔をエッチングして回路パターンを形成する場合
も貫通穴を形成する前段階で行ってもよく、積層体を形
成する際にあらかじめ回路パターンを形成しておく等の
方法を採用することもできる。
銅箔１８の回路パターン１８ａの２層の導体パターン層
を有するプラスチックPGA 型パッケージが得られる。本
発明に係るプラスチックPGA 型パッケージの製造方法に
よると、プリプレグを用いることで容易に一体化して製
造でき、半導体チップを収納するキャビティを形成する
際も絶縁樹脂１２を座ぐり加工すればよく、従来のメタ
ルコアを座ぐり加工してキャビティを形成する方法にく
らべて加工が容易になるといった利点がある。なお、プ
ラスチックPGA 型パッケージの製造方法は上記実施例に
限定されるものではなく使用材料、工程等を変えること
も可能である。たとえば、シート状のプリプレグを用い
るかわりに絶縁樹脂を塗布する等の方法も可能であり、
また銅箔をエッチングして回路パターンを形成する場合
も貫通穴を形成する前段階で行ってもよく、積層体を形
成する際にあらかじめ回路パターンを形成しておく等の
方法を採用することもできる。
【００１５】また、得られたプラスチックPGA 型パッケ
ージは複数層の導体パターン層を有しているから多ピン
化に容易に対応することができ、メタルコア１４に併せ
てリードフレーム１６を内蔵したことでパッケージ内で
金属層が占める体積が大きくなり良好な熱放散性が得ら
れるといった利点を有する。なお、上記実施例ではリー
ドフレーム１６を単層で設けたが、プリプレグを介して
リードフレーム１６を２枚以上積層して多層に形成する
ことも可能である。このように複数層内蔵することによ
って多ピンのプラスチックPGA 型パッケージを容易に得
ることが可能となる。
ージは複数層の導体パターン層を有しているから多ピン
化に容易に対応することができ、メタルコア１４に併せ
てリードフレーム１６を内蔵したことでパッケージ内で
金属層が占める体積が大きくなり良好な熱放散性が得ら
れるといった利点を有する。なお、上記実施例ではリー
ドフレーム１６を単層で設けたが、プリプレグを介して
リードフレーム１６を２枚以上積層して多層に形成する
ことも可能である。このように複数層内蔵することによ
って多ピンのプラスチックPGA 型パッケージを容易に得
ることが可能となる。
【００１６】
【発明の効果】本発明に係るプラスチックPGA 型パッケ
ージの製造方法によれば、上述したように複数の導体パ
ターン層を形成することが容易に可能になり、また、導
体パターン層を複数層に形成することによって多ピン化
を図ることができ、熱放散性を向上させることができる
等の著効を奏する。
ージの製造方法によれば、上述したように複数の導体パ
ターン層を形成することが容易に可能になり、また、導
体パターン層を複数層に形成することによって多ピン化
を図ることができ、熱放散性を向上させることができる
等の著効を奏する。
【図１】プラスチックPGA 型パッケージの製造方法を示
す説明図である。
す説明図である。
【図２】プラスチックPGA 型パッケージの実施例を示す
説明図である。
説明図である。
【図３】プラスチックPGA 型パッケージに用いるメタル
コアの平面図である。
コアの平面図である。
【図４】プラスチックPGA 型パッケージに用いるリード
フレームの平面図である。
フレームの平面図である。
【図５】メタルコア及びリードフレームを座ぐり加工し
た状態を示す断面図である。
た状態を示す断面図である。
【図６】プラスチックPGA 型パッケージの従来例を示す
説明図である。
説明図である。
１０ 銅箔 １２、１２ａ、１２ｂ 絶縁樹脂 ２、１４ メタルコア １６ リードフレーム １８ 銅箔 １８ａ 回路パターン ２０ 透孔 ２２ インナーリード ２４ 貫通穴 ２６ スルーホールめっき ２８ キャビティ ３０ リードピン ３４ 半導体チップ
Claims (2)
- 【請求項１】 メタルコアおよび所定のリードパターン
を形成した１枚または複数枚のリードフレームおよび所
定の回路パターンを形成した銅箔が電気的絶縁性を有す
る絶縁体を層間に挟んで積層され、 前記メタルコアの前記リードフレームおよび銅箔を設け
た側に半導体チップを搭載するためのキャビティが形成
され、 パッケージ本体を厚み方向に貫通する貫通穴に前記リー
ドフレームあるいは銅箔に接続するリードピンが嵌入さ
れたことを特徴とするプラスチックピングリッドアレイ
型パッケージ。 - 【請求項２】 メタルコアおよび１枚または複数枚のリ
ードフレームおよび銅箔を電気的絶縁性を有する絶縁体
を層間に挟んで一体に積層し、 該一体に積層した積層体にリードピンを嵌入する貫通穴
を厚み方向に透設し、 前記絶縁体を前記メタルコア表面まで座ぐり加工して半
導体チップを搭載するキャビティを形成するとともに、
該座ぐり加工の際に前記絶縁体内に積層されたリードフ
レームのボンディング面を露出させるよう座ぐり加工
し、 前記貫通穴にリードピンを嵌入して立設することを特徴
とするプラスチックピングリッドアレイ型パッケージの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5891392A JP3065422B2 (ja) | 1992-02-12 | 1992-02-12 | プラスチックピングリッドアレイ型パッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5891392A JP3065422B2 (ja) | 1992-02-12 | 1992-02-12 | プラスチックピングリッドアレイ型パッケージ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226513A true JPH05226513A (ja) | 1993-09-03 |
| JP3065422B2 JP3065422B2 (ja) | 2000-07-17 |
Family
ID=13098061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5891392A Expired - Fee Related JP3065422B2 (ja) | 1992-02-12 | 1992-02-12 | プラスチックピングリッドアレイ型パッケージ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3065422B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1035164A (ja) * | 1996-04-25 | 1998-02-10 | Samsung Aerospace Ind Ltd | Ｉｃカード及びその製造方法 |
| WO2007094221A1 (ja) | 2006-02-16 | 2007-08-23 | Tokuyama Corporation | リード内蔵メタライズドセラミックス基板およびパッケージ |
| US7400035B2 (en) | 2004-08-25 | 2008-07-15 | Fujitsu Limited | Semiconductor device having multilayer printed wiring board |
-
1992
- 1992-02-12 JP JP5891392A patent/JP3065422B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1035164A (ja) * | 1996-04-25 | 1998-02-10 | Samsung Aerospace Ind Ltd | Ｉｃカード及びその製造方法 |
| US7400035B2 (en) | 2004-08-25 | 2008-07-15 | Fujitsu Limited | Semiconductor device having multilayer printed wiring board |
| US7799604B2 (en) | 2004-08-25 | 2010-09-21 | Fujitsu Limited | Semiconductor device having multilayer printed wiring board and manufacturing method of the same |
| WO2007094221A1 (ja) | 2006-02-16 | 2007-08-23 | Tokuyama Corporation | リード内蔵メタライズドセラミックス基板およびパッケージ |
| US8138428B2 (en) | 2006-02-16 | 2012-03-20 | Tokuyama Corporation | Lead-embedded metallized ceramics substrate and package |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3065422B2 (ja) | 2000-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4208631B2 (ja) | 半導体装置の製造方法 | |
| US5631497A (en) | Film carrier tape and laminated multi-chip semiconductor device incorporating the same | |
| US6437449B1 (en) | Making semiconductor devices having stacked dies with biased back surfaces | |
| JP3544974B2 (ja) | 一体化積層体 | |
| JPS6134963A (ja) | 集積回路チツプ・キヤリア | |
| JPH0936549A (ja) | ベアチップ実装用プリント基板 | |
| KR100647090B1 (ko) | 다수의 반도체 칩을 포함하는 반도체 소자 | |
| JPH077130A (ja) | 電子コンポーネントパッケージの３次元相互接続方法及びそれによって形成される３次元コンポーネント | |
| EP0598497B1 (en) | Multi-layer lead frame for a semiconductor device | |
| JPH07106509A (ja) | 多層構造半導体装置 | |
| JP3065422B2 (ja) | プラスチックピングリッドアレイ型パッケージ及びその製造方法 | |
| JPH1167963A (ja) | 半導体装置 | |
| JP2784524B2 (ja) | 多層電子部品搭載用基板及びその製造法 | |
| JP2000261152A (ja) | プリント配線組立体 | |
| JP2007318048A (ja) | 多層配線板及びその製造方法 | |
| JP2006339293A (ja) | 回路モジュール | |
| JP6804115B1 (ja) | プリント基板 | |
| JP2784525B2 (ja) | 電子部品搭載用基板 | |
| JP2623980B2 (ja) | 半導体搭載用リード付き基板の製造法 | |
| JPH06177544A (ja) | 電子部品搭載用基板及びその製造方法 | |
| JP2784521B2 (ja) | 多層電子部品塔載用基板及びその製造法 | |
| JPH085559Y2 (ja) | プリント基板 | |
| JP3168731B2 (ja) | 金属ベース多層配線基板 | |
| JPS58134450A (ja) | 半導体装置およびその製造方法 | |
| JPH08172142A (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |