KR20220132452A - 패키지 디바이스의 제조 방법 - Google Patents

패키지 디바이스의 제조 방법 Download PDF

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KR20220132452A
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교스케 고비나타
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가부시기가이샤 디스코
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Abstract

본 발명은 기판면 내에서의 칩 실장 영역의 깊이 불균일을 억제할 수 있는 패키지 디바이스의 제조 방법을 제공하는 것을 목적으로 한다.
패키지 디바이스의 제조 방법은, 복수의 교차하는 분할 예정 라인을 갖는 기판에 대해, 인접하는 분할 예정 라인 사이에 끼워진 영역에 디바이스 칩을 수용 가능한 홈을 형성하는 홈 형성 단계(101)와, 홈 형성 단계(101)에서 형성된 홈에 디바이스 칩을 접착하여 배치하는 디바이스 칩 배치 단계(102)와, 홈에 디바이스 칩이 배치된 기판을 분할 예정 라인을 따라 분할하여 개편화(個片化)하는 분할 단계(104)를 포함한다.

Description

패키지 디바이스의 제조 방법{MANUFACTURING METHOD OF PACKAGE DEVICE}
본 발명은 패키지 디바이스의 제조 방법에 관한 것이다.
반도체 칩의 소형화, 고집적화에 따라, 디바이스 칩의 패키지 기술의 개발이 진행되고 있다. 그 중에서도, 복수의 반도체 칩을 웨이퍼 상에 배치하여 반도체용의 밀봉재(몰드 수지)로 밀봉하고, 재배선층(Redistribution Layer: RDL)을 형성한 후에 개편화(個片化)하는 실장 방식은, 통상의 패키지에 필요한 패키지 기판이 불필요해지기 때문에, 모듈의 박형화나 저비용화, 배선의 단거리화 등이 가능해져, 차세대 기술로서 주목을 받고 있다.
그러나, 디바이스 칩을 몰드 수지로 피복하여 밀봉할 때에, 몰드 수지의 수축에 의해 기판 전체가 따라가 버려, 그 후의 막 형성이나 전극 형성, 박화(薄化) 등이 곤란해진다고 하는 과제가 있었다. 이에 대해, 몰드 수지의 양을 삭감하여 휘어짐을 억제하기 위해서, 칩을 탑재하는 영역 이외의 영역에 간극을 매립하기 위한 부재를 배치하는 기술(특허문헌 1 참조)이나, 기판에 오목부를 형성하여 그 오목부에 칩을 배치하는 기술(특허문헌 2 참조) 등이 제안되어 있다.
[특허문헌 1] 일본 특허 공개 제2020-92147호 공보 [특허문헌 2] 일본 특허 공표 제2019-512168호 공보
그런데, 상기한 프로세스에서 사용되는 간극 매립 부재나 기판의 오목부는 드라이 에칭을 이용하여 형성되는 것이 일반적인데, 에칭을 실시하기 위해서는 마스크의 형성이 필수적인 것 외에, 제외 설비의 도입 등도 필요해지기 때문에, 비용이 든다고 하는 문제가 존재한다.
또한, 에칭에 의해 형성된 오목부의 바닥면에서의 TTV(Total Thickness Variation)가 커서, 오목부의 내부에 칩을 복수 탑재하는 경우의 칩의 높이 불균일이 염려되고 있었다.
또한, 에칭 시의 가공 패턴 등에 의해 면내에서 에칭률이 변화해 버리는 로딩 현상이 발생하는 경우가 있어, 중앙부와 외주부에서 깊이의 차이가 발생함으로써, 후공정의 실리콘 관통 전극(Through-Silicon Via: TSV) 형성이나 재배선층 형성에서 문제가 발생할 가능성이 있었다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 기판면 내에서의 칩 실장 영역의 깊이 불균일을 억제할 수 있는 패키지 디바이스의 제조 방법을 제공하는 것이다.
전술한 과제를 해결하여, 목적을 달성하기 위해서, 본 발명의 패키지 디바이스의 제조 방법은, 패키지 디바이스의 제조 방법으로서, 복수의 교차하는 분할 예정 라인을 갖는 기판에 대해, 인접하는 분할 예정 라인 사이에 끼워진 영역에 디바이스 칩을 수용 가능한 홈을 형성하는 홈 형성 단계와, 상기 홈 형성 단계에서 형성된 홈에 디바이스 칩을 접착하여 배치하는 디바이스 칩 배치 단계와, 상기 홈에 상기 디바이스 칩이 배치된 기판을 상기 분할 예정 라인을 따라 분할하여 개편화하는 분할 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 패키지 디바이스의 제조 방법에 있어서, 상기 분할 예정 라인은, 제1 방향과 평행한 방향으로 연장되는 제1 분할 예정 라인과, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 분할 예정 라인을 포함하고, 상기 홈 형성 단계는, 절삭 블레이드를 회전시키면서 상기 기판에 접촉시키고, 상기 절삭 블레이드와 상기 기판을 상기 제1 분할 예정 라인과 평행한 방향으로 상대적으로 이동시킴으로써, 인접하는 상기 제1 분할 예정 라인 사이에 끼워진 영역에 홈을 형성해도 좋다.
또한, 본 발명의 패키지 디바이스의 제조 방법에 있어서, 상기 홈 형성 단계는, 상기 절삭 블레이드를 회전시키면서 상기 기판에 접촉시키고, 상기 절삭 블레이드와 상기 기판을 상기 제2 분할 예정 라인과 평행한 방향으로 상대적으로 이동시킴으로써, 인접하는 상기 제2 분할 예정 라인 사이에 끼워진 영역에 또한 홈을 형성해도 좋다.
또한, 본 발명의 패키지 디바이스의 제조 방법은, 상기 디바이스 칩 배치 단계 후, 상기 기판에 대해 몰드 수지를 공급하여 상기 디바이스 칩을 몰드 수지로 피복하는 수지 몰드 단계를 포함해도 좋다.
또한, 본 발명의 패키지 디바이스의 제조 방법은, 상기 수지 몰드 단계 후, 상기 디바이스 칩을 피복하는 상기 몰드 수지를 연삭하여 박화하는 몰드 수지 연삭 단계를 포함해도 좋다.
또한, 본 발명의 패키지 디바이스의 제조 방법은, 상기 몰드 수지 연삭 단계 후, 상기 홈에 상기 디바이스 칩을 접착하여 상기 몰드 수지로 피복하고 상기 몰드 수지를 박화한 상태의 상기 기판과, 다른 기판을 적층하는 적층 단계를 포함해도 좋다.
또한, 본 발명의 패키지 디바이스의 제조 방법에 있어서, 상기 분할 단계는, 절삭 블레이드와 상기 기판을 상대적으로 이동시킴으로써 상기 분할 예정 라인을 따라 상기 기판을 절삭하는 절삭 단계를 포함해도 좋다.
본원 발명은 기판면 내에서의 칩 실장 영역의 깊이 불균일을 억제할 수 있다.
도 1은 실시형태의 패키지 디바이스의 구성예를 모식적으로 도시한 단면도이다.
도 2는 실시형태에 따른 패키지 디바이스의 제조 방법의 흐름을 도시한 흐름도이다.
도 3은 도 2에 도시된 홈 형성 단계의 가공 대상인 웨이퍼의 일례를 도시한 사시도이다.
도 4는 도 2에 도시된 홈 형성 단계의 일례를 도시한 사시도이다.
도 5는 도 2에 도시된 홈 형성 단계의 일 상태를 도시한 웨이퍼의 평면도이다.
도 6은 도 2에 도시된 홈 형성 단계의 도 5 후의 일 상태를 도시한 웨이퍼의 평면도이다.
도 7은 도 2에 도시된 홈 형성 단계의 다른 일례를 도시한 사시도이다.
도 8은 도 2에 도시된 디바이스 칩 배치 단계의 일 상태를 일부 단면으로 도시한 웨이퍼의 주요부의 측면도이다.
도 9는 도 2에 도시된 수지 몰드 단계의 일 상태를 일부 단면으로 도시한 측면도이다.
도 10은 도 2에 도시된 수지 몰드 단계의 도 9 후의 일 상태를 일부 단면으로 도시한 웨이퍼의 주요부의 측면도이다.
도 11은 도 2에 도시된 분할 단계의 일 상태를 일부 단면으로 도시한 웨이퍼의 주요부의 측면도이다.
도 12는 변형예에 따른 패키지 디바이스의 제조 방법의 흐름을 도시한 흐름도이다.
도 13은 도 12에 도시된 몰드 수지 연삭 단계의 일례를 도시한 측면도이다.
본 발명을 실시하기 위한 형태(실시형태)에 대해, 도면을 참조하면서 상세히 설명한다. 이하의 실시형태에 기재한 내용에 의해 본 발명이 한정되는 것은 아니다. 또한, 이하에 기재한 구성 요소에는, 당업자가 용이하게 상정할 수 있는 것, 실질적으로 동일한 것이 포함된다. 또한, 이하에 기재한 구성은 적절히 조합하는 것이 가능하다. 또한, 본 발명의 요지를 일탈하지 않는 범위에서 구성의 여러 가지의 생략, 치환 또는 변경을 행할 수 있다.
〔실시형태〕
본 발명의 실시형태에 따른 패키지 디바이스(1)의 제조 방법에 대해, 도면에 기초하여 설명한다. 먼저, 실시형태의 패키지 디바이스(1)의 구성에 대해 설명한다. 도 1은 실시형태의 패키지 디바이스(1)의 구성예를 모식적으로 도시한 단면도이다. 도 1에 도시된 바와 같이, 패키지 디바이스(1)는, 기판(2)과, 디바이스 칩(3)과, 몰드 수지(4)를 구비한다.
도 1에 도시된 기판(2)은, 예컨대 실리콘, 사파이어(Al2O3), 갈륨비소(GaAs) 또는 탄화규소(SiC) 등으로 구성된다. 기판(2)은, 표면(5)으로부터 오목 형상으로 형성되는 홈(6)을 포함한다.
디바이스 칩(3)은, 기판(2)에 형성된 홈(6)의 내부에 배치된다. 디바이스 칩(3)은, 예컨대 디바이스 칩(3)에 접착 또는 도포된 접착제, 혹은 홈(6)의 바닥면(7)에 도포된 접착제 등에 의해, 홈(6)의 바닥면(7)에 접착된다. 디바이스 칩(3)은, 전극을 구비한다. 디바이스 칩(3)은, 예컨대 IC, 또는 LSI 등의 집적 회로, CCD(Charge Coupled Device), 또는 CMOS(Complementary Metal Oxide Semiconductor) 등의 이미지 센서, 혹은 콘덴서, 저항 등의 수동 부품이다.
몰드 수지(4)는, 에폭시 수지, 실리콘 수지, 우레탄 수지, 불포화 폴리에스테르 수지, 아크릴우레탄 수지, 또는 폴리이미드 수지 등의 절연성을 갖는 합성 수지에 의해 구성된다. 몰드 수지(4)는 디바이스 칩(3)을 피복한다. 몰드 수지(4)는, 실시형태에 있어서, 홈(6) 내의 디바이스 칩(3)의 측면과 기판(2) 사이에 충전되어, 기판(2)의 표면(5) 및 홈(6)째, 디바이스 칩(3)의 표면(8) 및 측면을 덮고 있다. 몰드 수지(4)는, 실시형태에 있어서, 열경화성 수지에 의해 구성된다. 몰드 수지(4)는, 가열되어 연화된 상태로 기판(2)에 공급되고, 경화되어 디바이스 칩(3)을 피복한다.
다음으로, 실시형태에 따른 패키지 디바이스(1)의 제조 방법을 설명한다. 도 2는 실시형태에 따른 패키지 디바이스(1)의 제조 방법의 흐름을 도시한 흐름도이다. 실시형태의 패키지 디바이스(1)의 제조 방법은, 도 2에 도시된 바와 같이, 홈 형성 단계(101)와, 디바이스 칩 배치 단계(102)와, 수지 몰드 단계(103)와, 분할 단계(104)를 구비한다.
(홈 형성 단계(101))
도 3은 도 2에 도시된 홈 형성 단계(101)의 가공 대상인 웨이퍼(10)의 일례를 도시한 사시도이다. 도 3에 도시된 바와 같이, 웨이퍼(10)는, 기판(2)을 포함하는 원판형의 반도체 웨이퍼, 광디바이스 웨이퍼 등의 웨이퍼이다. 웨이퍼(10)는, 실시형태에 있어서, 직경이 300 ㎜이다. 웨이퍼(10)[기판(2)]는, 표면(5)에, 복수의 교차하는 분할 예정 라인(20)과, 인접하는 분할 예정 라인(20) 사이에 끼워진 복수의 영역(23)을 갖는다.
분할 예정 라인(20)은, 실시형태에 있어서, 제1 분할 예정 라인(21)과, 제2 분할 예정 라인(22)을 포함한다. 제1 분할 예정 라인(21)은, 제1 방향(11)과 평행한 방향으로 연장되는 분할 예정 라인(20)이다. 제1 방향(11)은, 웨이퍼(10)의 수평인 표면(5) 내의 일방향이다.
제2 분할 예정 라인(22)은, 제2 방향(12)과 평행한 방향으로 연장되는 분할 예정 라인(20)이다. 제2 방향(12)은, 웨이퍼(10)의 수평인 표면(5) 내에 있어서, 제1 방향(11)과 교차하는 방향이다. 제2 방향(12)은, 실시형태에 있어서, 제1 방향(11)과 직교하는 방향이다. 즉, 분할 예정 라인(20)은, 웨이퍼(10)의 표면(5)에 있어서, 제1 분할 예정 라인(21)과 제2 분할 예정 라인(22)에 의해 격자형으로 설정된다.
영역(23)은, 격자형으로 설정된 분할 예정 라인(20)에 의해 구획된다. 각각의 영역(23)에는, 후술하는 디바이스 칩 배치 단계(102)에서, 디바이스 칩(3)(도 1 참조)이 배치된다. 웨이퍼(10)는, 후술하는 분할 단계(104)에서, 분할 예정 라인(20)을 따라 분할되어, 개개의 디바이스 칩(3)을 갖는 영역(23)마다 개편화되어, 패키지 디바이스(1)(도 1 참조)로 제조된다. 개편화된 패키지 디바이스(1)는, 실시형태에 있어서, 1변이 7 ㎜인 정사각형 형상이다. 또한, 패키지 디바이스(1)는, 실시형태에 있어서, 정사각형 형상이지만, 직사각형 형상이어도 좋다.
도 4는 도 2에 도시된 홈 형성 단계(101)의 일례를 도시한 사시도이다. 도 5는 도 2에 도시된 홈 형성 단계(101)의 일 상태를 도시한 웨이퍼(10)의 평면도이다. 도 6은 도 2에 도시된 홈 형성 단계(101)의 도 5 후의 일 상태를 도시한 웨이퍼(10)의 평면도이다. 홈 형성 단계(101)는, 인접하는 분할 예정 라인(20) 사이에 끼워진 영역(23)에 디바이스 칩(3)을 수용 가능한 홈(6)을 형성하는 단계이다. 또한, 실시형태에서는, 웨이퍼(10)에 100 ㎛ 깊이 또한 3 ㎜ 폭의 홈(61)을 형성한다. 홈(6)은, 제1 방향(11)과 평행한 방향으로 연장되는 홈(61)과, 제2 방향(12)과 평행한 방향으로 연장되는 홈(62)을 포함한다. 이하에서는, 도 5 및 도 6에 도시된 홈(61)을 형성한 후, 도 6에 도시된 홈(62)을 형성하는 것으로서 설명하지만, 홈(61)만을 형성해도 좋다.
도 4에 도시된 홈 형성 단계(101)에서는, 절삭 장치(30)에 의한 절삭 가공에 의해, 웨이퍼(10)의 표면(5)에 홈(6)을 형성한다. 이하의 설명에서, X축 방향은 수평면에서의 일방향이다. Y축 방향은, 수평면에 있어서, X축 방향에 직교하는 방향이다. 실시형태의 절삭 장치(30)는, 가공 이송 방향이 X축 방향이고, 인덱싱 이송 방향이 Y축 방향이다. 절삭 장치(30)는, 유지면(32)을 갖는 척 테이블(31)과, 절삭 유닛(33)과, 척 테이블(31)과 절삭 유닛(33)을 상대적으로 이동시키는 도시하지 않은 이동 유닛과, 도시하지 않은 촬상 유닛을 구비한다.
절삭 유닛(33)은, 원판 형상의 절삭 블레이드(34)와, 절삭 블레이드(34)의 회전축이 되는 스핀들(35)과, 스핀들(35)에 장착되며 절삭 블레이드(34)가 고정되는 마운트 플랜지(36)(도 11 참조)를 구비한다. 절삭 블레이드(34) 및 스핀들(35)은, 절삭 대상의 웨이퍼(10)를 유지하는 척 테이블(31)의 유지면(32)에 대해 평행한 회전축을 구비한다. 절삭 블레이드(34)는 스핀들(35)의 선단에 장착된다.
도 4에 도시된 홈 형성 단계(101)에서는, 먼저, 척 테이블(31)의 유지면(32)에 웨이퍼(10)의 이면(9)측을 흡인 유지한다. 또한, 웨이퍼(10)는, 환형의 프레임에 접착된 접착 테이프(90)(도 8 등 참조)에 의해 이면(9)측으로부터 지지되고, 접착 테이프(90) 너머로 척 테이블(31)의 유지면(32)에 유지되어도 좋다.
도 4에 도시된 홈 형성 단계(101)에서는, 다음으로, 절삭 유닛(33)과 웨이퍼(10)의 위치 맞춤을 행한다. 구체적으로는, 도시하지 않은 이동 유닛이, 척 테이블(31)을 절삭 유닛(33)의 하방의 가공 영역까지 이동시키고, 도시하지 않은 촬상 유닛으로 웨이퍼(10)를 촬영하여 얼라인먼트한다. 이에 의해, 웨이퍼(10)의 제1 방향(11)을, 가공 이송 방향인 X축 방향과 평행한 방향에 일치시키고, 절삭 블레이드(34)의 가공점을, 인접하는 제1 분할 예정 라인(21) 사이에 끼워진 영역(23)에 위치 맞춤한다.
도 4에 도시된 홈 형성 단계(101)에서는, 다음으로, 웨이퍼(10)의 표면(5)측을 향해 절삭수의 공급을 개시시키고, 절삭 블레이드(34)를 회전시키면서 웨이퍼(10)에 접촉시킨다. 다음으로, 도시하지 않은 이동 유닛에 의해, 척 테이블(31)과 절삭 유닛(33)의 절삭 블레이드(34)를 인접하는 제1 분할 예정 라인(21) 사이에 끼워진 영역(23)을 따라 상대적으로 이동시키면서, 웨이퍼(10)에 소정 절입량(실시형태에서는, 100 ㎛ 깊이)의 홈(61)을 형성할 때까지 절입시킨다. 이에 의해, 도 5에 도시된 바와 같이, 제1 분할 예정 라인(21) 사이에 끼워진 영역(23)에, 제1 방향(11)과 평행한 방향으로 연장되는 홈(61)이 형성된다.
홈 형성 단계(101)에서는, 다음으로, 웨이퍼(10)의 제2 방향(12)을, 가공 이송 방향인 X축 방향과 평행한 방향에 일치시키고, 절삭 블레이드(34)의 가공점을, 인접하는 제2 분할 예정 라인(22) 사이에 끼워진 영역(23)에 위치 맞춤한다. 다음으로, 웨이퍼(10)의 표면(5)측을 향해 절삭수의 공급을 개시시키고, 절삭 블레이드(34)를 회전시키면서 웨이퍼(10)에 접촉시킨다. 다음으로, 도시하지 않은 이동 유닛에 의해, 척 테이블(31)과 절삭 유닛(33)의 절삭 블레이드(34)를 인접하는 제2 분할 예정 라인(22) 사이에 끼워진 영역(23)을 따라 상대적으로 이동시키면서, 웨이퍼(10)에 소정 절입량(실시형태에서는, 100 ㎛ 깊이)의 홈(62)을 형성할 때까지 절입시킨다. 이에 의해, 도 6에 도시된 바와 같이, 제2 분할 예정 라인(22) 사이에 끼워진 영역(23)에, 제2 방향(12)과 평행한 방향으로 연장되는 홈(62)이 형성된다.
도 4에 도시된 홈 형성 단계(101)에서 절삭 장치(30)에 의해 홈(6)을 형성하는 경우, 홈(6)의 폭보다 가는 폭의 절삭 블레이드(34)로, 복수 패스로 절입해도 좋고, 홈(6)의 폭과 동일한 굵은 폭의 절삭 블레이드(34)로, 1패스로 절입해도 좋다.
홈 형성 단계(101)는, 레이저 가공 장치(40)에 의한 어블레이션 가공에 의해, 웨이퍼(10)의 표면(5)에 홈(6)을 형성해도 좋다. 도 7은 도 2에 도시된 홈 형성 단계(101)의 다른 일례를 도시한 사시도이다. 실시형태의 레이저 가공 장치(40)는, 가공 이송 방향이 X축 방향이고, 인덱싱 이송 방향이 Y축 방향이다. 레이저 가공 장치(40)는, 유지면(42)을 갖는 척 테이블(41)과, 레이저 빔 조사(照射) 유닛(43)과, 척 테이블(41)과 레이저 빔 조사 유닛(43)을 상대적으로 이동시키는 도시하지 않은 이동 유닛과, 촬상 유닛(44)을 구비한다.
도 7에 도시된 홈 형성 단계(101)에서는, 먼저, 척 테이블(41)의 유지면(42)에 웨이퍼(10)의 이면(9)측을 흡인 유지한다. 다음으로, 레이저 빔 조사 유닛(43)과 웨이퍼(10)의 위치 맞춤을 행한다. 구체적으로는, 도시하지 않은 이동 유닛이 척 테이블(41)을 가공 위치까지 이동시키고, 도시하지 않은 촬상 유닛으로 웨이퍼(10)를 촬상하여 얼라인먼트한다. 이에 의해, 웨이퍼(10)의 제1 방향(11)을, 가공 이송 방향인 X축 방향과 평행한 방향에 일치시키고, 레이저 빔 조사 유닛(43)의 조사부를, 인접하는 제1 분할 예정 라인(21) 사이에 끼워진 영역(23)에 위치 맞춤한다.
도 7에 도시된 홈 형성 단계(101)에서는, 다음으로, 도시하지 않은 이동 유닛에 의해, 레이저 빔 조사 유닛(43)에 대해 척 테이블(41)을 상대적으로 이동시키면서, 레이저 빔(45)을, 웨이퍼(10)의 표면(5) 또는 표면(5) 근방에 집광점을 위치시켜 조사한다. 레이저 빔(45)은, 기판(2)에 대해 흡수성을 갖는 파장의 레이저 빔이다. 홈 형성 단계(101)에서는, 웨이퍼(10)의 표면(5) 또는 표면(5) 근방에 집광점을 위치시킨 레이저 빔(45)을, 인접하는 제1 분할 예정 라인(21) 사이에 끼워진 영역(23)을 따라 조사함으로써, 제1 분할 예정 라인(21) 사이에 끼워진 영역(23)에, 제1 방향(11)과 평행한 방향으로 연장되는 홈(61)이 형성된다.
도 7에 도시된 홈 형성 단계(101)에서도, 홈(61)을 형성한 후, 제2 방향(12)과 평행한 방향으로 연장되는 홈(62)을 형성해도 좋다. 즉, 웨이퍼(10)의 제2 방향(12)을, 가공 이송 방향인 X축 방향과 평행한 방향에 일치시키고, 레이저 빔 조사 유닛(43)의 조사부를, 인접하는 제2 분할 예정 라인(22) 사이에 끼워진 영역(23)에 위치 맞춤한다. 도시하지 않은 이동 유닛에 의해, 레이저 빔 조사 유닛(43)에 대해 척 테이블(41)을 상대적으로 이동시키면서, 레이저 빔(45)을, 웨이퍼(10)의 표면(5) 또는 표면(5) 근방에 집광점을 위치시켜 조사한다. 도 7에 도시된 홈 형성 단계(101)에서는, 웨이퍼(10)의 표면(5) 또는 표면(5) 근방에 집광점을 위치시킨 레이저 빔(45)을, 인접하는 제2 분할 예정 라인(22) 사이에 끼워진 영역(23)을 따라 조사함으로써, 제2 분할 예정 라인(22) 사이에 끼워진 영역(23)에, 제2 방향(12)과 평행한 방향으로 연장되는 홈(62)이 형성된다.
(디바이스 칩 배치 단계(102))
도 8은 도 2에 도시된 디바이스 칩 배치 단계(102)의 일 상태를 일부 단면으로 도시한 웨이퍼(10)의 주요부의 측면도이다. 디바이스 칩 배치 단계(102)는, 홈 형성 단계(101)에서 형성된 홈(6)에 디바이스 칩(3)을 접착하여 배치한다. 디바이스 칩 배치 단계(102)에서는, 예컨대, 먼저, 디바이스 칩(3)의 이면에 접착제를 도포한다. 다음으로, 디바이스 칩(3)의 접착제를 도포한 이면측을 홈(6)의 바닥면(7)에 맞춰 접착한다.
디바이스 칩 배치 단계(102)에서는, 디바이스 칩(3)의 이면에 접착제를 도포하는 대신에, 접착 시트를 접착해도 좋다. 또한, 디바이스 칩 배치 단계(102)에서는, 예컨대, 디바이스 칩(3)의 이면이 아니라, 홈(6)의 바닥면(7)에 접착제를 도포해도 좋다.
(수지 몰드 단계(103))
도 9는 도 2에 도시된 수지 몰드 단계(103)의 일 상태를 일부 단면으로 도시한 측면도이다. 도 10은 도 2에 도시된 수지 몰드 단계(103)의 도 9 후의 일 상태를 일부 단면으로 도시한 웨이퍼(10)의 주요부의 측면도이다. 수지 몰드 단계(103)는, 디바이스 칩 배치 단계(102) 후, 웨이퍼(10)[기판(2)]에 대해 몰드 수지(4)를 공급하여 디바이스 칩(3)을 몰드 수지(4)로 피복하는 단계이다.
도 9 및 도 10에 도시된 수지 몰드 단계(103)에서는, 압축 성형기(50)에 의해, 디바이스 칩(3)을 몰드 수지(4)로 피복한다. 압축 성형기(50)는, 유지면(52)을 갖는 상형(上型; 51)과, 유지면(52)과 대향하는 캐비티(54)를 갖는 하형(下型; 53)을 구비한다.
도 9에 도시된 바와 같이, 수지 몰드 단계(103)에서는, 먼저, 상형(51)의 유지면(52)에 웨이퍼(10)의 이면(9)측을 고정한다. 웨이퍼(10)는, 실시형태에 있어서, 웨이퍼(10)를 지지하는 접착 테이프(90) 너머로, 상형(51)의 유지면(52)에 고정된다. 다음으로, 하형(53)의 캐비티(54)에 소정량의 액상의 몰드 수지(4)를 충전한다. 다음으로, 상형(51)을 하형(53)의 방향으로 이동시켜, 웨이퍼(10)의 표면(5)측을 캐비티(54) 내의 몰드 수지(4)에 압박한다.
도 10에 도시된 바와 같이, 웨이퍼(10)의 표면(5)측을 캐비티(54) 내의 몰드 수지(4)에 압박함으로써, 액상의 몰드 수지(4)는, 웨이퍼(10)의 표면(5)으로부터 디바이스 칩(3)이 수용된 홈(6)의 디바이스 칩(3) 사이에 들어가, 디바이스 칩(3)의 측면측의 공간에 충전된다. 또한, 액상의 몰드 수지(4)는, 상형(51)으로부터 압력이 가해짐으로써, 캐비티(54)와 웨이퍼(10)의 표면(5) 사이에서 압축되어 경화되어, 디바이스 칩(3)을 피복한 상태로 고정된다.
(분할 단계(104))
도 11은 도 2에 도시된 분할 단계(104)의 일 상태를 일부 단면으로 도시한 웨이퍼(10)의 주요부의 측면도이다. 분할 단계(104)는, 홈(6)에 디바이스 칩(3)이 배치된 웨이퍼(10)[기판(2)]를 분할 예정 라인(20)을 따라 분할하여 개편화하는 단계이다.
도 11에 도시된 분할 단계(104)에서는, 절삭 장치(30)에 의한 절삭 가공에 의해, 웨이퍼(10)를 분할한다. 즉, 분할 단계(104)는, 절삭 블레이드(34)와 기판(2)을 상대적으로 이동시킴으로써 분할 예정 라인(20)을 따라 웨이퍼(10)를 절삭하는 절삭 단계를 포함한다. 절삭 장치(30)는, 도 4에 도시된 홈 형성 단계(101)에서 사용한 장치와 동일 또는 유사한 장치여도 좋다. 분할 단계(104)에서는, 홈(6)보다 가는 폭의 절삭 블레이드(34)를 이용한다.
분할 단계(104)에서는, 먼저, 척 테이블(31)의 유지면(32)에 웨이퍼(10)의 이면(9)측을 흡인 유지한다. 또한, 웨이퍼(10)는, 환형의 프레임에 접착된 접착 테이프(90)에 의해 이면(9)측으로부터 지지되고, 접착 테이프(90) 너머로 척 테이블(31)의 유지면(32)에 유지되는 것이 바람직하다.
분할 단계(104)에서는, 다음으로, 절삭 유닛(33)과 웨이퍼(10)의 위치 맞춤을 행한다. 구체적으로는, 도시하지 않은 이동 유닛이, 척 테이블(31)을 절삭 유닛(33)의 하방의 가공 영역까지 이동시키고, 도시하지 않은 촬상 유닛으로 웨이퍼(10)를 촬영하여 얼라인먼트함으로써, 절삭 블레이드(34)의 가공점을, 웨이퍼(10)의 분할 예정 라인(20)에 위치 맞춤한다.
분할 단계(104)에서는, 다음으로, 웨이퍼(10)[기판(2)]의 표면(5)측을 향해 절삭수의 공급을 개시시키고, 절삭 블레이드(34)를 회전시키면서 웨이퍼(10)에 접촉시킨다. 다음으로, 도시하지 않은 이동 유닛에 의해, 척 테이블(31)과 절삭 유닛(33)의 절삭 블레이드(34)를 분할 예정 라인(20)을 따라 상대적으로 이동시키면서, 웨이퍼(10)의 이면(9)측에 도달할 때까지 절입시켜, 웨이퍼(10)를 분할 예정 라인(20)을 따라 분할한다.
모든 분할 예정 라인(20)을 따라 웨이퍼(10)[기판(2)]를 분할함으로써, 웨이퍼(10)는, 디바이스 칩(3)마다 개편화되어, 패키지 디바이스(1)로 제조된다. 웨이퍼(10)가 패키지 디바이스(1)로 분할된 후에는, 예컨대, 픽업 공정에서, 주지의 피커(picker)로 접착 테이프(90)로부터 패키지 디바이스(1)가 픽업된다.
이상 설명한 바와 같이, 실시형태의 패키지 디바이스(1)의 제조 방법에서는, 웨이퍼(10)[기판(2)]에 형성한 홈(6)에 디바이스 칩(3)을 실장한다. 홈(6)을 형성하는 방법으로서, 절삭 장치(30)에 의한 절삭이나, 레이저 가공 장치(40)에 의한 어블레이션을 실시함으로써, 에칭과 비교하여 TTV를 개선할 수 있고, 또한 기판(2)면 내에서의 디바이스 칩(3) 실장 영역의 깊이 불균일을 저감할 수 있다. 또한, 에칭용의 마스크를 형성할 필요가 없기 때문에 프로세스를 줄임으로써 가공 시간의 단축을 할 수 있고, 비용이나 공정수의 삭감이 가능해진다.
상기한 실시형태에서의 도 4에 도시된 절삭 장치(30)에 의한 홈 형성 단계(101)에서는, 예컨대 30 ㎜/sec로 44라인 가공하면, 소요 시간이 10 min 정도이다. 이에 대해, 에칭으로 100 ㎛ 깊이의 홈(6)을 형성하는 경우, 예컨대 에칭률이 7 ㎛/min이고, 소요 시간이 15 min 정도이다. 에칭에서는 제거 영역이 넓고 깊을수록, 가공 시간이 증가하지만, 절삭에 의한 홈 가공에서는 깊이가 변동해도 가공 시간은 변화하지 않는다. 따라서, 실시형태의 홈 형성 단계(101)는, 에칭과 비교하여 가공 시간을 더욱 단축할 수 있다.
또한, 본 발명은 상기 실시형태에 한정되는 것이 아니다. 즉, 본 발명의 골자를 일탈하지 않는 범위에서 여러 가지로 변형하여 실시할 수 있다.
예컨대, 홈 형성 단계(101)에서, 레이저 빔(45)에 의해 홈(6)을 형성하는 경우, 레이저 가공 장치(40)는, 폴리곤 미러로 레이저 빔(45)을 스캔하는 광학계를 구비해도 좋다. 이에 의해, 홈(6)의 바닥면(7)에서의 TTV를 향상시킬 수 있다.
또한, 홈 형성 단계(101)에서, 실시형태에서는, 인접하는 분할 예정 라인(20) 사이에 끼워진 영역(23)에 1개의 홈(6)을 형성하였으나, 본 개시에서는, 인접하는 분할 예정 라인(20) 사이에 끼워진 영역(23)에 복수 개의 홈(6)을 형성해도 좋다. 이 경우, 분할 단계(104)에서 분할되어 개편화된 후의 패키지 디바이스(1)는, 각각이 복수의 홈(6)을 갖는다. 이 경우, 예컨대, 각 홈(6)에는, 디바이스 칩(3)이 적어도 하나 배치되는 것이 바람직하다.
또한, 디바이스 칩 배치 단계(102)는, 도 8에 도시된 실시형태에서는 웨이퍼(10)[기판(2)]의 표면(5)측을 상면으로 하여 디바이스 칩(3)을 상방으로부터 홈(6) 내에 접착하지만, 본 발명에서는 디바이스 칩(3)에 대해 위로부터 웨이퍼(10)를 씌우도록 접착해도 좋다.
또한, 수지 몰드 단계(103)에서, 실시형태에서는, 하형(53)의 캐비티(54)에 소정량의 액상의 몰드 수지(4)를 충전하고, 상형(51)을 하형(53)의 방향으로 이동시켜, 웨이퍼(10)의 표면(5)측을 캐비티(54) 내의 몰드 수지(4)에 압박하였으나, 본 발명에서는, 이것에 한정되지 않는다. 예컨대, 하형(53)의 캐비티(54)에 소정량의 과립형의 몰드 수지(4)를 넣고, 캐비티(54) 내의 몰드 수지(4)를 용융시킨 후, 상형(51)을 하형(53)의 방향으로 이동시켜, 웨이퍼(10)의 표면(5)측을 캐비티(54) 내의 몰드 수지(4)에 압박해도 좋다. 또한, 상기와 같은 소위 페이스 다운 방식에 한정되지 않고, 평탄한 하형 상에 웨이퍼(10)를 배치한 상태에서, 웨이퍼(10)의 표면(5) 상에 몰드 수지(4)를 공급하고, 웨이퍼(10)의 표면(5)과 대향하는 캐비티를 갖는 상형을 상방으로부터 이동시켜 하형측으로 압박하는, 소위 페이스 업 방식에 의해, 몰드 수지(4)를 압축하여, 경화시켜도 좋다.
또한, 분할 단계(104)는, 도 11에 도시된 실시형태에서는 절삭 블레이드(34)에 의한 풀 커트에 의해 기판(2)을 분할하지만, 본 발명에서는 하프 커트한 후에 웨이퍼(10)의 이면(9)을 연삭함으로써 기판(2)을 분할해도 좋다. 또한, 절삭 블레이드(34)에 의한 하프 커트로 절입을 형성하는 대신에, 웨이퍼(10)에 대해 투과성을 갖는 레이저 빔에 의해 분할 기점이 되는 개질층을 형성해도 좋다.
즉, 분할 단계(104)는, 웨이퍼(10)[기판(2)]의 이면(9)측을 연삭하여 박화하는 연삭 단계를 포함해도 좋다. 또한, 분할 단계(104)를 실시하기 전에 웨이퍼(10)[기판(2)]의 이면(9)측을 연삭하여 박화하는 연삭 단계를 포함해도 좋다. 연삭 단계는, 홈 형성 단계(101)를 실시하기 전 또는 후에 실시되어도 좋다.
〔변형예〕
다음으로, 변형예에 따른 패키지 디바이스(1)의 제조 방법을 설명한다. 도 12는 변형예에 따른 패키지 디바이스(1)의 제조 방법의 흐름을 도시한 흐름도이다. 변형예의 패키지 디바이스(1)의 제조 방법은, 도 12에 도시된 바와 같이, 홈 형성 단계(201)와, 디바이스 칩 배치 단계(202)와, 수지 몰드 단계(203)와, 몰드 수지 연삭 단계(204)와, 적층 단계(205)와, 분할 단계(206)를 포함한다. 또한, 변형예의 홈 형성 단계(201), 디바이스 칩 배치 단계(202), 수지 몰드 단계(203), 및 분할 단계(206)는, 실시형태의 홈 형성 단계(101), 디바이스 칩 배치 단계(102), 수지 몰드 단계(103), 및 분할 단계(104)와 동일하기 때문에, 설명을 생략한다.
(몰드 수지 연삭 단계(204))
도 13은 도 12에 도시된 몰드 수지 연삭 단계(204)의 일례를 도시한 측면도이다. 몰드 수지 연삭 단계(204)는, 수지 몰드 단계(203) 후, 디바이스 칩(3)을 피복하는 몰드 수지(4)를 연삭하여 박화하는 단계이다.
도 13에 도시된 몰드 수지 연삭 단계(204)에서는, 연삭 장치(70)에 의한 연삭 가공에 의해, 웨이퍼(10)[기판(2)]의 표면(5)을 피복하는 몰드 수지(4)를 연삭한다. 연삭 장치(70)는, 유지면(72)을 갖는 척 테이블(71)과, 연삭 유닛(73)을 구비한다. 연삭 유닛(73)은, 회전축 부재인 스핀들(74)과, 스핀들(74)의 하단에 부착된 휠 베이스(75)와, 휠 베이스(75)의 하면에 장착되는 연삭 지석(76)을 구비한다. 휠 베이스(75)는, 척 테이블(71)의 축심과 평행한 회전축으로 회전한다.
몰드 수지 연삭 단계(204)에서는, 먼저 척 테이블(71)의 유지면(72)에 웨이퍼(10)의 이면(9)측을 흡인 유지한다. 다음으로, 척 테이블(71)을 축심 주위로 회전시킨 상태에서, 휠 베이스(75)를 축심 주위로 회전시킨다. 가공 위치에 연삭수를 공급하고, 휠 베이스(75)의 하면에 장착된 연삭 지석(76)을 척 테이블(71)에 소정의 이송 속도로 근접시킴으로써, 연삭 지석(76)으로 웨이퍼(10)의 표면(5)을 피복하는 몰드 수지(4)를, 표면측으로부터 연삭한다. 이에 의해, 몰드 수지(4)를 박화한다.
또한, 몰드 수지 연삭 단계(204) 후, 후술하는 적층 단계(205) 전에, 웨이퍼(10)[기판(2)]의 이면(9)측을 연삭하여 기판(2)을 박화해도 좋다. 이 경우, 척 테이블(71)의 유지면(72)에 연삭한 몰드 수지(4)의 표면측을 흡인 유지한 상태에서, 웨이퍼(10)의 이면(9)측을 연삭한다.
(적층 단계(205))
적층 단계(205)는, 몰드 수지 연삭 단계(204) 후, 홈(6)에 디바이스 칩(3)을 접착하여 몰드 수지(4)로 피복하고 몰드 수지(4)를 박화한 상태의 기판(2)인 전술한 웨이퍼(10)와, 다른 기판을 적층하는 단계이다. 본 발명에서는, 다른 기판으로서, 웨이퍼(10)와 동일하게 구성된 다른 웨이퍼를 웨이퍼(10)에 적층해도 좋고, 캐리어 웨이퍼 등을 적층해도 좋다. 웨이퍼(10)에 다른 기판인 캐리어 웨이퍼를 적층하는(접착하는) 경우, 적층한(접착한) 후에, 웨이퍼(10) 및 캐리어 웨이퍼에 실리콘 관통 전극, 재배선층 등을 주지의 방법으로 형성하는 것이 바람직하다.
이와 같이, 본 발명의 패키지 디바이스의 제조 방법은, 기판 및 디바이스 칩이 적층되는 패키지 디바이스에도 적용 가능하다.
1: 패키지 디바이스 2: 기판
3: 디바이스 칩 4: 몰드 수지
6, 61, 62: 홈 10: 웨이퍼
11: 제1 방향 12: 제2 방향
20: 분할 예정 라인 21: 제1 분할 예정 라인
22: 제2 분할 예정 라인 23: 영역
34: 절삭 블레이드 101, 201: 홈 형성 단계
102, 202: 디바이스 칩 배치 단계 103, 203: 수지 몰드 단계
104, 206: 분할 단계 204: 몰드 수지 연삭 단계
205: 적층 단계

Claims (7)

  1. 패키지 디바이스의 제조 방법으로서,
    복수의 교차하는 분할 예정 라인을 갖는 기판에 대해, 인접하는 분할 예정 라인 사이에 끼워진 영역에 디바이스 칩을 수용 가능한 홈을 형성하는 홈 형성 단계와,
    상기 홈 형성 단계에서 형성된 홈에 디바이스 칩을 접착하여 배치하는 디바이스 칩 배치 단계와,
    상기 홈에 상기 디바이스 칩이 배치된 기판을 상기 분할 예정 라인을 따라 분할하여 개편화(個片化)하는 분할 단계
    를 포함하는 것을 특징으로 하는 패키지 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 분할 예정 라인은, 제1 방향과 평행한 방향으로 연장되는 제1 분할 예정 라인과, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 분할 예정 라인을 포함하고,
    상기 홈 형성 단계는, 절삭 블레이드를 회전시키면서 상기 기판에 접촉시키고, 상기 절삭 블레이드와 상기 기판을 상기 제1 분할 예정 라인과 평행한 방향으로 상대적으로 이동시킴으로써, 인접하는 상기 제1 분할 예정 라인 사이에 끼워진 영역에 홈을 형성하는 것을 특징으로 하는 패키지 디바이스의 제조 방법.
  3. 제2항에 있어서, 상기 홈 형성 단계는, 상기 절삭 블레이드를 회전시키면서 상기 기판에 접촉시키고, 상기 절삭 블레이드와 상기 기판을 상기 제2 분할 예정 라인과 평행한 방향으로 상대적으로 이동시킴으로써, 인접하는 상기 제2 분할 예정 라인 사이에 끼워진 영역에 또한 홈을 형성하는 것을 특징으로 하는 패키지 디바이스의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 디바이스 칩 배치 단계 후, 상기 기판에 대해 몰드 수지를 공급하여 상기 디바이스 칩을 몰드 수지로 피복하는 수지 몰드 단계를 포함하는 것을 특징으로 하는 패키지 디바이스의 제조 방법.
  5. 제4항에 있어서, 상기 수지 몰드 단계 후, 상기 디바이스 칩을 피복하는 상기 몰드 수지를 연삭하여 박화(薄化)하는 몰드 수지 연삭 단계를 포함하는 것을 특징으로 하는 패키지 디바이스의 제조 방법.
  6. 제5항에 있어서, 상기 몰드 수지 연삭 단계 후, 상기 홈에 상기 디바이스 칩을 접착하여 상기 몰드 수지로 피복하고 상기 몰드 수지를 박화한 상태의 상기 기판과, 다른 기판을 적층하는 적층 단계를 포함하는 것을 특징으로 하는 패키지 디바이스의 제조 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 분할 단계는, 절삭 블레이드와 상기 기판을 상대적으로 이동시킴으로써 상기 분할 예정 라인을 따라 상기 기판을 절삭하는 절삭 단계를 포함하는 것을 특징으로 하는 패키지 디바이스의 제조 방법.
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