TWI467714B - 半導體封裝件及其製法 - Google Patents

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劉正仁
江政嘉
施嘉凱
童世豪
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Description

半導體封裝件及其製法
本發明係有關一種半導體封裝件，尤指一種四邊扁平無導腳(QFN)之半導體封裝件及其製法。
傳統以銲線架作為晶片承載件之半導體封件之型態及種類繁多，如習知四邊形平面封裝結構(Quad Flat package,QFP)，而隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢，且亦同時邁向微型化(miniaturization)的發展。因此，遂發展出了一種新的四邊扁平無導腳(Quad Flat Non-leaded,QFN)封裝結構、或球閘陣列(Ball Grid Array,BGA)封裝結構。
第1A至1D圖係為習知QFN型之半導體封裝件之製法之剖面示意圖。
如第1A圖所示，提供一具有銅層100之承載板10。
如第1B圖所示，藉由圖案化蝕刻，將該銅層100形成具有複數電性連接墊110與置晶墊111之線路層11，再於該線路層11上形成表面處理層11a。其中，形成該表面處理層11a之材質係為化鎳/金(Ni/Au)、化鎳鈀金(Electroless Nickel/Electroless Palladium/Immersion Gold,ENEPIG)或直接浸金(Direct Immersion Gold,DIG)等。
如第1C圖所示，係於該置晶墊111上承載一半導體晶片13，並藉由銲線14電性連接該些電性連接墊110與 該半導體晶片13，再形成封裝膠體15於該承載板10上，以包覆該線路層11、半導體晶片13與銲線14。
如第1D圖所示，移除該承載板10，以外露出該線路層11之底部。
第2A至2E圖係為習知BGA型之半導體封裝件2之製法之剖面示意圖。
如第2A圖所示，提供一承載板20，該承載板20具有一核心層20a與設於該核心層20a相對兩側之銅層200，亦即銅箔基板。
如第2B圖所示，於該承載板20上以雷射形成複數貫穿孔201，以令下側之銅層200外露於該些貫穿孔201。
如第2C圖所示，圖案化該銅層200，以於該核心層20a之上、下側上分別形成線路層21，且於該些貫穿孔201中形成導電通孔22以電性連接該線路層21，又該線路層21具有複數電性連接墊210，可依需求形成表面處理層(圖略)。
如第2D圖所示，於該核心層20a之上、下表面上分別形成絕緣保護層26，且該絕緣保護層26具有複數開口260，以令該些電性連接墊210對應外露於各該開口260。
如第2E圖所示，係於該絕緣保護層26上承載半導體晶片23並藉由銲線24電性連接該核心層20a上側之電性連接墊210，再形成封裝膠體25以包覆該半導體晶片23與銲線24，且於該核心層20a下側之電性連接墊210上結合銲球27。
惟，現今金、銅等金屬價格高漲，對半導體封裝產業造成極大的成本衝擊，尤其是打線式封裝件必需大量使用金線(如第1C、2E圖所示之銲線14,24)，且半導體晶片13,23與線路層11,21之間完全以金線作導電途徑，因而導致封裝件之材料成本無法降低，致使打線式封裝件之產品競爭力大幅下滑。
再者，習知半導體封裝件1,2中，該電性連接墊110,210係位於該半導體晶片13,23之非作動面之一側，故打線之距離較長，至使金線之材料使用較多。
又，習知半導體封裝件1,2中，係使用具有銅層100,200之基材作為承載板10,20。如第1A圖所示，利用銅層100當作電鍍製程之電流傳導路徑，待形成線路結構後，再進行圖案化蝕刻銅層100，以形成獨立之圖案化線路層11。或者，如第2A圖所示，係以銅箔基板(Copper clad laminate,CCL)作為核心結構，其主要構成為具有剛性之樹脂材混和玻纖材料作核心層20a，並於兩側壓合銅層200，之後可如第2C圖所示，直接進行圖案化電鍍金屬層，再蝕刻該金屬層與銅層200，以形成線路層21。
然而，前述兩種製程中，必需將該銅層100,200中多餘之銅材移除，因而造成大量銅材之浪費，亦即購買整面銅層100,200而僅保留部分銅材(即線路層11,21)，故不符合經濟效益。
因此，如何減少金線的使用量及銅材於製程中的耗損，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種半導體封裝件，係包括：封裝膠體，係具有相對之第一表面與第二表面，且該第一表面上具有至少一開孔；半導體元件，係嵌埋於該封裝膠體之第二表面，該半導體元件具有相對之作動面與非作動面，該作動面上並具有複數電極墊；複數銲線，係連結該半導體元件之電極墊且嵌埋於該封裝膠體中，該銲線部分外露於該開孔中；導電體，係位於該開孔中，以電性連接該外露於該開孔中之部分銲線；以及線路層，係形成於該封裝膠體之第一表面上，以電性連接該導電體。
本發明復提供一種半導體封裝件之製法，係包括：設置至少一半導體元件於一承載板上，該半導體元件具有相對之作動面與非作動面，該作動面上具有複數電極墊，且該半導體元件以其非作動面結合至該承載板上；形成複數銲線於該半導體元件之電極墊上，使該些銲線電性連接該半導體元件；形成封裝膠體於該承載板表面，以包覆該半導體元件與該銲線；形成至少一開孔於該封裝膠體表面，以外露該些銲線；形成導電體於該開孔中，且形成線路層於該封裝膠體上，以藉該導電體電性連接該線路層與該些銲線；以及移除該承載板。
於一具體實施例中，係以雷射方式形成該開孔。
於一具體實施例中，形成該線路層之方式係為電鍍製程。
前述之半導體封裝件及其製法中，該半導體元件具有相對之作動面與非作動面，該作動面上具有複數電極墊以結合該銲線，且該半導體元件以其非作動面結合至該承載板上。
前述之半導體封裝件及其製法中，其中，該線路層具有複數電性連接墊。
前述之半導體封裝件及其製法中，形成絕緣保護層於該封裝膠體之第一表面及線路層上，且該絕緣保護層具有複數開口，以令該電性連接墊外露於該開口。
前述之半導體封裝件及其製法中，該銲線具有相對之第一端與第二端，該第一端結合該半導體元件，且該第二端係位於該開孔中。
前述之半導體封裝件及其製法中，形成該導電體之方式係為電鍍製程、噴印金屬、塗佈印刷或填充導電膠。
前述之半導體封裝件及其製法中，復包括形成線路增層結構於該線路層與封裝膠體上，且該線路增層結構具有至少一介電層、形成於該介電層上之增層線路、及形成於該介電層中之導電盲孔，以電性連接該線路層與增層線路。另外，復包括形成絕緣保護層於該線路增層結構上，且該絕緣保護層外露部分該線路增層結構。
由上可知，本發明之半導體封裝件及其製法，係藉由銲線與導電體作為導電途徑，以取代習知完全以銲線作導電途徑之技術，且銲線及導電體係位於半導體元件之作動面同側，基於前述可減少金材或銅材之使用，或者因蝕刻 金屬材所造成的浪費，故本發明能有效降低材料成本，以提升打線式封裝件之產品競爭力。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第3A至3G圖係為本發明之半導體封裝件3之第一實施例之製法的剖面示意圖。
如第3A圖所示，設置複數半導體元件33於一承載板30上。
於本實施例中，該承載板30係為石英板或玻璃板等，且具有一離型膜300，例如UV film。
再者，該半導體元件33係為晶片，且具有相對之作 動面33a與非作動面33b，該作動面33a上具有複數電極墊330，且該半導體元件33以其非作動面33b結合至該承載板30之離型膜300上。
如第3B圖所示，形成複數銲線34於該半導體元件33之電極墊330上，使該些銲線34電性連接該半導體元件33，且可使該銲線34未接觸該承載板30或離型膜300。
於本實施例中，該銲線34係為金線或銅線，且具有相對之第一端34a與第二端34b，各該銲線34之第一端34a係結合該半導體元件33之電極墊330，而該第二端34b懸空。
如第3C圖所示，形成封裝膠體35於該承載板30之離型膜300上，以包覆該些半導體元件33與該些銲線34。
於本實施例中，該封裝膠體35係定義有相對之第一表面35a與第二表面35b，該封裝膠體35以其第二表面35b結合至該承載板30之離型膜300上。
如第3D圖所示，利用雷射開孔方式形成複數開孔350於該封裝膠體35之第一表面35a上，以外露該些銲線34之第二端34b。
於本實施例中，該開孔350係包含嵌埋線路用之槽部350a。然，該槽部350a可選擇性形成，亦即，可形成開孔350後直接繼續進行下一製程而不需形成該槽部350a。
再者，該些開孔350之位置係對準該銲線34之第二端34b，故雷射不會破壞該半導體元件33。
如第3E圖所示，形成一線路層31於該開孔350之槽 部350a中(即嵌埋於該封裝膠體35之第一表面35a上)，且形成導電體32於該開孔350中，以藉該導電體32電性連接該線路層31與該些銲線34之第二端34b。
於本實施例中，係以電鍍製程、噴印金屬或塗佈印刷之方式形成該導電體32。其中，於製作該導電體32時，可先覆蓋一圖案化絕緣膜(圖略)或網版(圖略)，以使製程方便省時。
再者，係以電鍍方式形成該線路層31。於本實施例中，係以電鍍製程，一同形成該線路層31與該導電體32。
又，該線路層31係為嵌埋式銅線路，且具有複數電性連接墊310。
如第3F圖所示，藉由該離型膜300移除該承載板30。
於本實施例中，係利用UV雷射曝光脫膜技術，分離該承載板30，且可選擇移除該離型膜300以外露出該半導體元件33之非作動面33b及封裝膠體35之第二表面35b；或者，保留該離型膜300於該半導體元件33之非作動面33b及封裝膠體35之第二表面35b上。
再者，該半導體元件33之非作動面33b係與該封裝膠體35之第二表面35b齊平。
如第3G圖所示，進行切單製程，係沿第3F圖所示之切割路徑S進行切割，以形成複數個QFN型之半導體封裝件3，亦即可利用該些電性連接墊310或另加導電元件(如銲錫凸塊)以結合如電路板之電子裝置(圖略)。
如第3G圖所示，形成一絕緣保護層36於該封裝膠體 35之第一表面35a及線路層31上，且該絕緣保護層36具有複數開口360，以令該電性連接墊310外露於該開口360。其中該絕緣保護層36可為防焊綠漆等。
第4圖係為本發明之半導體封裝件3’之第二實施例之剖面示意圖。本實施例與第一實施例之差異僅在於線路型式之不同，其它結構與製法均大致相同，故不再贅述。
如第4圖所示，利用雷射形成複數開孔350時不形成槽部350a，故該線路層31’係形成於該封裝膠體35之第一表面35a上方。
再者，先以導電膠(如銅膏、銀膠)形成該導電體32’，再以電鍍銅材形成該線路層31’。因此，有關該線路層與導電體之製法種類繁多，並不限於第一與第二實施例所述，特此述明。
又，於移除該承載板30之前，先形成線路增層結構38於該線路層31’與該封裝膠體35之第一表面35a上。該線路增層結構38具有至少一介電層380、設於該介電層380上之增層線路381、及設於該介電層380中之導電盲孔382，且該導電盲孔382電性連接該線路層31’與增層線路381。其中，製作該線路增層結構38之方式可為先製作線路板再壓合該線路板於該線路層31’與該封裝膠體35a上；或者，於該線路層31’與該封裝膠體35a上逐層製作。
接著，形成一為防銲材或介電材之絕緣保護層36於該最外層之介電層380上，且該絕緣保護層36形成有複數開口360，以外露該最外層之增層線路381之部分表面， 俾供作為電性連接墊383。再移除該承載板30。
於切單製程後，可形成無核心層(coreless)球閘陣列型(Ball Grid Array,BGA)之半導體封裝件3’，且利用該電性連接墊383結合如銲球37之導電元件，以接置如電路板之電子裝置(圖略)。
另外，該線路增層結構38亦可為具有核心層之線路板，可參考第2C圖所示之線路板。
本發明之製法中，藉由該銲線34與導電體32,32’作為半導體元件33與線路層31,31’之間的導電途徑，使該銲線34打短線(係為Wedge bond技術)即可(亦即打線時，其第二端34b懸空)，且銲線34及導電體32,32’係位於半導體元件33之作動面33a同側，故本發明之製法能減少金線或銅線之材料使用，因而有效降低半導體封裝件3,3’之材料成本，以提升打線式封裝件之產品競爭力。
本發明之製法因無需使用銅箔基板而不需蝕刻該銅箔基板之銅層，因而能減少銅材之耗損，亦即本發明之製法僅需使用線路層31,31’與導電體32,32’所需之導電材即可，而不需先用大量導電材再移除多餘之導電材，故相較於習知技術，本發明之製法不會浪費金屬材，因而符合經濟效益。
又，該承載板30可重複使用，可避免材料浪費。
另外，以電鍍方式形成該線路層31,31’或該線路增層結構38，皆不會有耗損銅材的情形發生。
本發明復提供一種半導體封裝件3,3’，係包括：一封 裝膠體35、一半導體元件33、複數銲線34、複數導電體32,32’以及一線路層31,31’。
所述之封裝膠體35係具有相對之第一表面35a與第二表面35b，且該第一表面35a上具有複數開孔350。
所述之半導體元件33係嵌埋於該封裝膠體35之第二表面35b，且該半導體元件33具有相對之作動面33a與非作動面33b，該作動面33a上具有複數電極墊330，而該半導體元件33之非作動面33b係可外露於該封裝膠體35之第二表面35b；亦可以該離型膜300覆蓋該非作動面35b，以作為保護之用。
所述之銲線34係嵌埋於該封裝膠體35中，且該銲線34具有相對之第一端34a與第二端34b，該第一端34a連結該半導體元件33之電極墊330，而該銲線34之第二端34b係位於該開孔350中。
所述之導電體32,32’係係為金屬材或導電膠，且形成於該開孔350中以電性連接該些銲線34之第二端34b。
所述之線路層31,31’係形成於該封裝膠體35之第一表面35a上，以電性連接該導電體32,32’。
於一實施例中，該線路層31具有複數電性連接墊310，以作為QFN型之半導體封裝件3對外電性連接之接腳。該半導體封裝件3復包括一絕緣保護層36，係形成於該封裝膠體35之第一表面35a及線路層31上，且該絕緣保護層36具有複數開口360，以令該電性連接墊310外露於該開口360。
於一實施例中，該半導體封裝件3’復包括線路增層結構38，係形成於該線路層31’與該封裝膠體35之第一表面35a上。該線路增層結構38具有至少一介電層380、形成於該介電層380上之增層線路381、及形成於該介電層380中之導電盲孔382，該導電盲孔382電性連接該線路層31’與增層線路381，且該最外層之增層線路381具有複數電性連接墊383，以作為BGA型之半導體封裝件3’對外電性連接之接腳。
再者，該半導體封裝件3’復包括絕緣保護層36，係形成於該線路增層結構38最外層之介電層380上，且該絕緣保護層36形成有複數開口360，以對應外露該些電性連接墊383，俾供結合如銲球37之導電元件。
本發明之結構中，該導電體32,32’之位置可設計靠近該半導體元件33之側邊，即可縮短該銲線34至該導電體32,32’之距離，以減少金材之使用量。
再者，本發明之電性連接墊310或線路層31’係位於半導體元件33之作動面33a之一側，故相較於習知技術，本發明之銲線34長度較短，因而可減少金材之使用量。
又，該半導體元件33之非作動面33b可外露該封裝膠體35之第二表面35b，以提升散熱效果。
另外，藉由該半導體元件33之作動面33a朝向該線路層31,31’之設計，使該銲線34與該導電體32,32’之距離可依需求縮短，而無需考量該銲線34的線高、長度與線弧角度，故相較於習知技術，本發明之半導體封裝件3,3’ 能達到輕、薄、短、小之需求。
綜上所述，本發明之半導體封裝件及其製法，主要藉由該半導體元件相對線路層之放置方式，且藉由該銲線與導電體作為導電途徑，並且該銲線及導電體係位於半導體元件之作動面同側，以避免材料浪費，故可降低材料成本，且能達到微小化之目的。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1、2、3、3’‧‧‧半導體封裝件
10、20、30‧‧‧承載板
100、200‧‧‧銅層
11、21、31、31’‧‧‧線路層
11a‧‧‧表面處理層
110、210、310、383‧‧‧電性連接墊
111‧‧‧置晶墊
13、23‧‧‧半導體晶片
14、24、34‧‧‧銲線
15、25、35‧‧‧封裝膠體
20a‧‧‧核心層
201‧‧‧貫穿孔
22‧‧‧導電通孔
26、36‧‧‧絕緣保護層
260、360‧‧‧開口
27、37‧‧‧銲球
300‧‧‧離型膜
32、32’‧‧‧導電體
33‧‧‧半導體元件
33a‧‧‧作動面
33b‧‧‧非作動面
330‧‧‧電極墊
34a‧‧‧第一端
34b‧‧‧第二端
35a‧‧‧第一表面
35b‧‧‧第二表面
350‧‧‧開孔
350a‧‧‧槽部
38‧‧‧線路增層結構
380‧‧‧介電層
381‧‧‧增層線路
382‧‧‧導電盲孔
S‧‧‧切割路徑
第1A至1D圖係為習知QFN型之半導體封裝件之製法的剖視示意圖；第2A至2E圖係為習知BGA型之半導體封裝件之製法的剖視示意圖；第3A至3G圖係為本發明之半導體封裝件之第一實施例之製法的剖視示意圖；第3G圖係為第3G’圖之另一實施例；以及第4圖係為本發明之半導體封裝件之第二實施例的剖視示意圖。
3‧‧‧半導體封裝件
31‧‧‧線路層
310‧‧‧電性連接墊
32‧‧‧導電體
33‧‧‧半導體元件
33a‧‧‧作動面
33b‧‧‧非作動面
330‧‧‧電極墊
34‧‧‧銲線
35‧‧‧封裝膠體
35a‧‧‧第一表面
35b‧‧‧第二表面
350‧‧‧開孔

Claims (19)

  1. 一種半導體封裝件，係包括：封裝膠體，係具有相對之第一表面與第二表面，且該第一表面上具有至少一開孔；半導體元件，係嵌埋於該封裝膠體之第二表面，該半導體元件具有相對之作動面與非作動面，該作動面上並具有複數電極墊；複數銲線，係連結該半導體元件之電極墊且嵌埋於該封裝膠體中，該銲線部分外露於該開孔中；導電體，係位於該開孔中，以電性連接該外露於該開孔中之部分銲線；以及線路層，係形成於該封裝膠體之第一表面上，以電性連接該導電體。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體元件之非作動面係外露於該封裝膠體之第二表面。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該銲線具有相對之第一端與第二端，該第一端係結合至該半導體元件，且該第二端係位於該開孔中。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該導電體係為金屬材或導電膠所形成者。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該線路層復具有複數電性連接墊。
  6. 如申請專利範圍第5項所述之半導體封裝件，復包括 絕緣保護層，係形成於該封裝膠體之第一表面及線路層上，且該絕緣保護層具有複數開口，以令該電性連接墊外露於該開口。
  7. 如申請專利範圍第1項所述之半導體封裝件，復包括線路增層結構，係形成於該線路層與該封裝膠體之第一表面上。
  8. 如申請專利範圍第7項所述之半導體封裝件，其中，該線路增層結構具有至少一介電層、形成於該介電層上之增層線路、及形成於該介電層中用以電性連接該線路層與增層線路之導電盲孔。
  9. 如申請專利範圍第7項所述之半導體封裝件，復包括絕緣保護層，係形成於該線路增層結構上，且該絕緣保護層外露部分該線路增層結構。
  10. 一種半導體封裝件之製法，係包括：設置至少一半導體元件於一承載板上，該半導體元件具有相對之作動面與非作動面，該作動面上具有複數電極墊，且該半導體元件以其非作動面結合至該承載板上；形成複數銲線於該半導體元件之電極墊上，使該些銲線電性連接該半導體元件；形成封裝膠體於該承載板表面，以包覆該半導體元件與該銲線；形成至少一開孔於該封裝膠體表面，以外露該些銲線； 形成導電體於該開孔中，且形成線路層於該封裝膠體上，以藉該導電體電性連接該線路層與該些銲線；以及移除該承載板。
  11. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該銲線具有相對之第一端與第二端，該第一端結合該半導體元件，且該第二端係位於該開孔中。
  12. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，係以雷射方式形成該開孔。
  13. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該線路層具有複數電性連接墊。
  14. 如申請專利範圍第13項所述之半導體封裝件之製法，復包括形成絕緣保護層於該封裝膠體之第一表面及線路層上，且該絕緣保護層具有複數開口，以令該電性連接墊外露於該開口。
  15. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，形成該線路層之方式係為電鍍製程。
  16. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，形成該導電體之方式係為電鍍製程、噴印金屬、塗佈印刷或填充導電膠。
  17. 如申請專利範圍第10項所述之半導體封裝件之製法，復包括形成線路增層結構於該線路層與封裝膠體上。
  18. 如申請專利範圍第17項所述之半導體封裝件之製法，其中，該線路增層結構具有至少一介電層、形成於該 介電層上之增層線路、及形成於該介電層中之導電盲孔，以電性連接該線路層與增層線路。
  19. 如申請專利範圍第17項所述之半導體封裝件之製法，復包括形成絕緣保護層於該線路增層結構上，且該絕緣保護層外露部分該線路增層結構。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI576869B (zh) 2014-01-24 2017-04-01 精材科技股份有限公司 被動元件結構及其製作方法
TWI548050B (zh) * 2014-11-03 2016-09-01 矽品精密工業股份有限公司 封裝結構及其製法與封裝基板
CN104835808A (zh) 2015-03-16 2015-08-12 苏州晶方半导体科技股份有限公司 芯片封装方法及芯片封装结构
TWI566439B (zh) * 2015-07-14 2017-01-11 國立交通大學 封裝結構及其製法
TWI608579B (zh) * 2015-07-17 2017-12-11 矽品精密工業股份有限公司 半導體結構及其製法
TWI602277B (zh) * 2016-11-04 2017-10-11 恆勁科技股份有限公司 封裝基板及其製作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218728B1 (en) * 1997-10-28 2001-04-17 Nec Corporation Mold-BGA-type semiconductor device and method for making the same
CN102270584A (zh) * 2010-06-02 2011-12-07 联致科技股份有限公司 电路板结构、封装结构与制作电路板的方法
CN102446907A (zh) * 2010-10-13 2012-05-09 环旭电子股份有限公司 立体封装结构及其制作方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101192550A (zh) * 2006-12-01 2008-06-04 矽品精密工业股份有限公司 半导体封装件及其制法
US9318441B2 (en) * 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
US8901724B2 (en) * 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8263435B2 (en) * 2010-10-28 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of stacking semiconductor die in mold laser package interconnected by bumps and conductive vias

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6218728B1 (en) * 1997-10-28 2001-04-17 Nec Corporation Mold-BGA-type semiconductor device and method for making the same
CN102270584A (zh) * 2010-06-02 2011-12-07 联致科技股份有限公司 电路板结构、封装结构与制作电路板的方法
CN102446907A (zh) * 2010-10-13 2012-05-09 环旭电子股份有限公司 立体封装结构及其制作方法

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