JP2017028079A - プリント配線板の製造方法およびプリント配線板 - Google Patents

プリント配線板の製造方法およびプリント配線板 Download PDF

Info

Publication number
JP2017028079A
JP2017028079A JP2015144607A JP2015144607A JP2017028079A JP 2017028079 A JP2017028079 A JP 2017028079A JP 2015144607 A JP2015144607 A JP 2015144607A JP 2015144607 A JP2015144607 A JP 2015144607A JP 2017028079 A JP2017028079 A JP 2017028079A
Authority
JP
Japan
Prior art keywords
wiring board
printed wiring
conductor circuit
catalyst film
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015144607A
Other languages
English (en)
Inventor
雅敏 國枝
Masatoshi Kunieda
雅敏 國枝
尚史 奥村
Hisafumi Okumura
尚史 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP2015144607A priority Critical patent/JP2017028079A/ja
Priority to US15/216,735 priority patent/US9986642B2/en
Publication of JP2017028079A publication Critical patent/JP2017028079A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • H05K3/182—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method
    • H05K3/185—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method by making a catalytic pattern by photo-imaging
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/422—Plated through-holes or plated via connections characterised by electroless plating method; pretreatment therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09545—Plated through-holes or blind vias without lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09627—Special connections between adjacent vias, not for grounding vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09645—Patterning on via walls; Plural lands around one hole
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H05K3/424—Plated through-holes or plated via connections characterised by electroplating method by direct electroplating

Abstract

【課題】配線形成工程における微細配線の解像能力および信頼性の向上。
【解決手段】絶縁層と、その絶縁層の表面上に形成された導体回路と、を備えるプリント配線板を製造するに際し、無電解めっき用触媒からなるとともに導体回路に対応するパターンを持つパターン化触媒膜を絶縁層の表面上に形成し、そのパターン化触媒膜上に無電解めっきで導体金属を析出させることで導体回路を形成する。
【選択図】図１

Description

この発明は、フルアディティブ法での配線工程によるプリント配線板の製造方法およびその方法で製造したプリント配線板に関する。
プリント配線板の製造の際、従来のサブトラクティブ法やセミアディティブ法での配線工程からの低コスト化を図るため、電解銅めっきやシード層のエッチング等の工程を必要としないフルアディティブ法が、下記の特許文献１などで開示されている。
特許文献１はフルアディティブ法による配線工程として、表面を粗化処理した絶縁性層間樹脂層上に触媒核を付与し、その触媒核上に感光性樹脂層を設け、その感光性樹脂層をマスク露光および現像処理して、パターン化しためっきレジストを形成し、そのめっきレジストの非形成部分に無電解めっきで銅めっき層を形成することで、絶縁性層間樹脂層上に導体回路を設けるという工程を開示している。
特開２００１−１３３９７４号公報
図２は、特許文献１に開示されたと同様の従来のフルアディティブ法によって製造されたプリント配線板を模式的に示す断面図であり、ここでは下層の絶縁性層間樹脂層１上に下層の触媒層２を形成し、下層の触媒層２上に下層の導体回路に対応してパターン化した下層のめっきレジスト３を形成し、下層のめっきレジスト３の非形成部分に無電解めっきで銅めっき層を形成することで下層の導体回路４を形成し、それら下層のめっきレジスト３と下層の導体回路４との上に上層の絶縁性層間樹脂層５を積層形成し、上層の絶縁性層間樹脂層５上に上層の触媒層６を形成し、上層の触媒層６上に上層の導体回路に対応してパターン化した上層のめっきレジスト７を形成し、上層のめっきレジスト７の非形成部分に無電解めっきで銅めっき層を形成することで上層の導体回路８を設ける、という工程を経ている。
このように従来のフルアディティブ法では、無電解めっきで銅めっき層を形成するための厚いめっきレジスト３，７をマスク露光でパターン化するので、他の配線工程と比較して微細配線の解像能力が低下しやすく、かつそれらのめっきレジスト３，７を、下層の導体回路４や上層の導体回路６の配線間の絶縁材料として残留させる永久レジストとし、最終構造材として利用しているので、他の配線工程と比較して微細配線の信頼性が低くなりやすい。
本発明の目的は、従来のフルアディティブ法を改良したフルアディティブ法を提供し、配線工程における微細配線の解像能力および信頼性を向上させることである。
本発明のプリント配線板の製造方法は、絶縁層と、その絶縁層の表面上に形成された導体回路と、を備えるプリント配線板を製造するに際し、
無電解めっき用触媒からなるとともに前記導体回路に対応するパターンを持つパターン化触媒膜を前記絶縁層の表面上に形成し、
前記パターン化触媒膜上に無電解めっきで導体金属を析出させることで前記導体回路を形成することを特徴とするものである。
また、本発明のプリント配線板は、絶縁層と、その絶縁層の表面上に形成された導体回路と、を備えるプリント配線板において、
前記絶縁層の表面上に形成された、無電解めっき用触媒からなるとともに前記導体回路に対応するパターンを持つパターン化触媒膜を備え、
前記導体回路は、前記パターン化触媒膜上に析出した無電解めっき導体金属からなることを特徴とするものである。
本発明においては、感光性を付与した無電解めっき用触媒膜を前記絶縁層の表面上に形成し、前記無電解めっき用触媒膜にマスク露光および現像を施すことで前記パターン化触媒膜を形成することとしても良く、前記絶縁層の表面上にインクジェットでの印刷により前記パターン化触媒膜を形成することとしても良い。
また、本発明においては、前記絶縁層の表面は第１の表面であり、前記導体回路は上層の導体回路であり、前記絶縁層は貫通孔を有し、前記プリント配線板は、前記絶縁層の前記表面と反対側の第２の表面に接する下層の導体回路を備えるとともに、前記絶縁層の貫通孔内に、前記上層の導体回路と前記下層の導体回路とを電気的に接続するバイアホール導体を備え、
前記パターン化触媒膜を前記絶縁層の貫通孔の側壁と前記貫通孔から露出する前記下層の導体回路とのそれぞれの一部にも形成し、
前記パターン化触媒膜上に無電解めっきで導体金属を析出させることで前記バイアホール導体を形成することとしても良い。
さらに本発明においては、前記無電解めっきで析出させた導体金属上にさらに電解めっきで導体金属を析出させることで前記導体回路または前記スルーホール導体を形成しても良い。
さらに本発明においては、前記無電解めっきまたは前記電解めっきで析出させる導体金属は、銅としても良く、ニッケル、銀、パラジウム、スズ、コバルトまたは金としても良い。
本発明の一実施形態のプリント配線板の製造方法によって製造されたプリント配線板を模式的に示す断面図である。 従来のフルアディティブ法によるプリント配線板の製造方法によって製造されたプリント配線板を模式的に示す断面図である。 （ａ）〜（ｄ）は、上記実施形態のプリント配線板の製造方法を示す説明図である。 （ａ）〜（ｇ）は、セミアディティブ法によるプリント配線板の製造方法を示す説明図である。 （ａ）〜（ｄ）は、本発明の他の一実施形態の、バイアホール導体を備えるプリント配線板の製造方法を示す説明図である。 （ａ）〜（ｇ）は、セミアディティブ法による、バイアホール導体を備えるプリント配線板の製造方法を示す説明図である。 図３または図５に示される本発明の実施形態のプリント配線板の製造方法によって製造された本発明の一実施形態のプリント配線板を拡大して模式的に示す断面図である。 （ａ）は、本発明のさらに他の一実施形態のプリント配線板の製造方法によって製造された、バイアホール導体を備える本発明の他の一実施形態のプリント配線板を拡大して模式的に示す断面図、（ｂ）は、その実施形態のプリント配線板の一変形例の、（ａ）に示すと同様の部分を模式的に示す一部切欠き平面図である。 （ａ）〜（ｈ）は、上記実施形態のバイアホール導体を備えるプリント配線板の製造方法を示す説明図である。 図５に示される実施形態の製造方法で製造されたバイアホール導体および導体回路を有する再配線層を備える、本発明のさらに他の一実施形態のプリント配線板としての再配線型ウェハーレベルパッケージを示す断面図であり、（ａ）はファンイン型の再配線層を例示し、（ｂ）はファンアウト型の再配線層を例示する。 図３に示される実施形態の製造方法で製造された、破断配線の接続用の修正配線を有する、本発明のさらに他の一実施形態のプリント配線板を示す断面図である。
以下に、本発明に基づく複数の実施形態のフルアディティブ法によるプリント配線板の製造方法が詳細に説明される。図１は、本発明の一実施形態のプリント配線板の製造方法によって製造されたプリント配線板を模式的に示す断面図である。また、図２は、従来のフルアディティブ法によるプリント配線板の製造方法によって製造されたプリント配線板を模式的に示す断面図である。
図１に示されるプリント配線板は、絶縁層としての下層の絶縁性樹脂層１１と、その下層の絶縁性樹脂層１１上に形成された下層のパターン化触媒膜１２と、その下層のパターン化触媒膜１２上に析出した無電解めっき金属から形成された下層の導体回路１３と、を備えるとともに、それら下層の絶縁性樹脂層１１と下層の導体回路１３とを覆うように積層形成されたこれも絶縁層としての上層の絶縁性樹脂基板１４と、その上層の絶縁性樹脂基板１４上に形成された上層のパターン化触媒膜１５と、その上層のパターン化触媒膜１５上に析出した無電解めっき金属から形成された上層の導体回路１６と、を備えている。
図３（ａ）〜図３（ｄ）は、上記実施形態のプリント配線板の製造方法を示す説明図であり、この実施形態のプリント配線板の製造方法では、図１に示されるプリント配線板を製造するに際し、先ず図３（ａ）に示されるように、絶縁層としての下層の絶縁性樹脂層１１が準備され、その下層の絶縁性樹脂層１１の上側の表面上に液状の感光性触媒が塗布されて、例えば厚みが０．０２μｍ〜０．５μｍ程度の薄い感光性触媒膜１７が形成される。下層の絶縁性樹脂層１１および下層の導体回路１３は、多層プリント配線板の絶縁性層間樹脂層および層間導体層として用いることもできる。
下層の絶縁性樹脂層１１の材料としては、例えばポリイミド、エポキシ、アクリル、ＰＥＴ等を用いることができ、下層の絶縁性樹脂層１１は、図示しない基台あるいはさらに下層の絶縁層やコア基板等の上に液状の樹脂材料を塗布し、それを加熱等で硬化させることで形成しても良く、あるいは樹脂フィルムを用いて形成しても良い。下層の絶縁性樹脂層１１は、ガラスクロスなどの補強材を含んでいても良い。絶縁層としてはこれらの樹脂層の他にガラス基板等も用いることができる。また、感光性触媒膜１７の材料としては、例えば日産化学工業株式会社製の製品名「ＨＹＰＥＲＴＥＣＨ（登録商標）ＰＬ−シリーズ 感光性無電解めっき用核剤」を用いることができる。
次いで図３（ｂ）に示されるように、下層の導体回路１３に対応してパターン化されたマスク１８が感光性触媒膜１７上に配置され、そのマスク１８を介して感光性触媒膜１７が図中矢印で示されるように例えば紫外線で露光されて露光部分が硬化し、次いで図３（ｃ）に示されるように、マスク１８が除去された後、感光性触媒膜１７の未硬化部分が現像液により除去されて、下層の導体回路１３に対応してパターン化されたパターン化触媒膜１２が形成される。なお、パターン化触媒膜１２は、感光性触媒膜１７のパターン露光・現像処理に代えて、例えばインクジェットプリンターによるインクジェットで触媒をパターン状に印刷することで形成しても良い。
その後、図３（ｄ）に示されるように、無電解めっきによりパターン化触媒膜１２上に例えば導体金属としての銅が析出し、その銅により下層の導体回路１３が形成される。そして、これら下層の絶縁性樹脂層１１および下層の導体回路１３上に例えば樹脂フィルムを加圧加熱積層することで上層の絶縁性樹脂層１４が形成された後、上記と同様の工程で上層のパターン化触媒膜１５および上層の導体回路１６が形成されることで、図１に示されるプリント配線板が製造される。上層の絶縁性樹脂層１４および上層の導体回路１６も、多層プリント配線板の絶縁性層間樹脂層および層間導体層として用いることもできる。
図４（ａ）〜図４（ｇ）は、図１に示されるものと同様のプリント配線板の、セミアディティブ法による製造方法を示す説明図である。ここでは、先ず図４（ａ）に示されるように、絶縁層としての下層の絶縁性樹脂層１１が準備され、その下層の絶縁性樹脂層１１の表面上に図示しない触媒核が付与されて、その触媒核により下層の絶縁性樹脂層１１の表面上に無電解めっき処理でシード層としての例えば無電解銅めっき層１９が形成され、次いで図４（ｂ）に示されるように、その無電解銅めっき層１９上に感光性めっきレジスト層２０が形成される。
次いで図４（ｃ）に示されるように、下層の導体回路１３に対応してパターン化されたマスク２１が感光性めっきレジスト層２０上に配置され、そのマスク２１を介して感光性めっきレジスト層２０が図中矢印で示されるように例えば紫外線で露光されて露光部分が硬化し、次いで図４（ｄ）に示されるように、マスク２１が除去された後、感光性めっきレジスト層２０の未硬化部分が現像液により除去されて、下層の導体回路１３に対応してパターン化されたパターン化めっきレジスト層２２が形成される。
その後、図４（ｅ）に示されるように、無電解銅めっき層１９の、パターン化めっきレジスト層２２で覆われていない部分の上に電解めっきにより例えば導体金属としての電解銅めっきが析出して、電解銅めっき層により下層の導体回路１３が形成され、次いで図４（ｆ）に示されるように、パターン化めっきレジスト層２２が例えば剥離除去され、さらに図４（ｇ）に示されるように、無電解銅めっき層１９の、下層の導体回路１３で覆われずに露出した部分が、例えばエッチングにより除去されて、下層の導体回路１３と同一パターンの無電解銅めっき層２３が形成される。そして、これら下層の絶縁性樹脂層１１および下層の導体回路１３上に例えば樹脂フィルムを加圧加熱積層することで上層の絶縁性樹脂層１４が形成された後、上記と同様の工程で上層の無電解銅めっき層および上層の導体回路１６が形成されることで、図１に示されるものと同様のプリント配線板が製造される。
従って、実施形態のフルアディティブ法による製造方法でプリント配線板を製造する場合には、それと同様のプリント配線板をセミアディティブ法で製造する場合と比較して、導体回路の形成のためのめっきレジスト層および電解銅めっき層の形成や、めっきレジスト層の剥離除去およびシード層としての無電解銅めっき層のエッチング等の工程を必要とせず工程数が減るので、低コストでプリント配線板を製造することができる。
しかも実施形態のフルアディティブ法による製造方法でプリント配線板を製造する場合には、無電解めっきで配線層を形成するための薄い感光性触媒膜１７をマスク露光やインクジェットでパターン化するので、従来のフルアディティブ法による場合と比較して微細配線の解像能力を向上させることができ、かつ導体回路１３の配線間の絶縁材料として永久レジストを残留させないので、従来のフルアディティブ法による場合と比較して微細配線の信頼性を高めることができる。
図５（ａ）〜図５（ｄ）は、本発明の他の一実施形態のフルアディティブ法による、バイアホール導体を備えるプリント配線板の製造方法を示す説明図である。この実施形態のプリント配線板の製造方法では、図１に示されるプリント配線板と同様のものであってバイアホール導体を備えるプリント配線板を製造するに際し、先ず図５（ａ）に示されるように、絶縁層としての下層の絶縁性樹脂層１１が準備され、その下層の絶縁性樹脂層１１にバイアホール用の貫通孔１１ａが例えばレーザーにより形成され、その下層の絶縁性樹脂層１１の図では上側の表面である第１の表面上および貫通孔１１ａの側壁面上に液状の感光性触媒が塗布されて、例えば厚みが０．０２μｍ〜０．５μｍ程度の薄い感光性触媒膜１７が形成される。
先の実施形態と同様、下層の絶縁性樹脂層１１の材料としては、例えばポリイミド、エポキシ、アクリル、ＰＥＴ等を用いることができ、絶縁層としてはこれらの他にガラス基板等も用いることができる。また、感光性触媒膜１７の材料としては、例えば日産化学工業株式会社製の製品名「ＨＹＰＥＲＴＥＣＨ（登録商標）ＰＬ−シリーズ 感光性無電解めっき用核剤」を用いることができる。
次いで図５（ｂ）に示されるように、下層の導体回路１３に対応してパターン化されたマスク１８が感光性触媒膜１７上に配置され、そのマスク１８を介して感光性触媒膜１７が図中矢印で示されるように例えば紫外線で露光されて露光部分が硬化し、次いで図５（ｃ）に示されるように、マスク１８が除去された後、感光性触媒膜１７の未硬化部分が現像液により除去されて、下層の導体回路１３に対応してパターン化されたパターン化触媒膜１２が形成される。
なお、上記バイアホール導体は、下層の絶縁性樹脂層１１の図では上側の第１の表面上にある下層の導体回路１３と、下層の絶縁性樹脂層１１の図では下側の第２の表面に接する図示しないさらに下層の導体回路とを電気的に接続するものであるため、感光性触媒膜１７は、下層の絶縁性樹脂層１１のバイアホール用の貫通孔１１ａの底部に露出する上記さらに下層の導体回路上にも形成されている。このため、感光性触媒膜１７の材料に導電性の低い上記「ＨＹＰＥＲＴＥＣＨ（登録商標）ＰＬ−シリーズ 感光性無電解めっき用核剤」を用いる場合には、感光性触媒膜１７の、バイアホール用の貫通孔１１ａの底部に露出するさらに下層の導体回路上の部分もマスク１８で少なくとも部分的に覆って未露光として現像液で除去し、後述の図８に示されるように、上記さらに下層の導体回路を少なくとも部分的に貫通孔１１ａの底部に露出させてその上に直接無電解めっき層を形成することが望ましい。これによりバイアホール導体の導電性を高めることができる。一方、感光性触媒膜１７のパターン露光・現像処理に代えて、例えばインクジェットプリンターによるインクジェットで導電性の高い触媒をパターン状に印刷することでパターン化触媒膜１２を形成する場合には、図５（ｃ）に示されるように、パターン化触媒膜１２を貫通孔１１ａの底部まで形成しても良い。
その後、図５（ｄ）に示されるように、無電解めっきによりパターン化触媒膜１２上に例えば導体金属としての無電解銅めっきが析出し、その無電解銅めっきにより下層の導体回路１３および貫通孔１１ａ内のバイアホール導体２４が形成される。そして、これら下層の絶縁性樹脂層１１および下層の導体回路１３上に例えば樹脂フィルムを加圧加熱積層することで上層の絶縁性樹脂層１４を形成した後、上記と同様の工程で上層のパターン化触媒膜１５および上層の導体回路１６が形成されることで、下層の導体回路１３と上層の導体回路１６とを電気的に接続するバイアホール導体を備えるプリント配線板が製造される。
図６（ａ）〜図６（ｇ）は、図１に示されるプリント配線板と同様のものであってバイアホール導体を備えるプリント配線板の、セミアディティブ法による製造方法を示す説明図である。ここでは、先ず図６（ａ）に示されるように、絶縁層としての下層の絶縁性樹脂層１１が準備され、その下層の絶縁性樹脂層１１にバイアホール用の貫通孔１１ａが例えばレーザーにより形成され、その下層の絶縁性樹脂層１１の表面上および貫通孔１１ａの側壁面上に図示しない触媒核が付与されて、その触媒核により下層の絶縁性樹脂層１１の表面上および貫通孔１１ａの側壁面上に無電解めっき処理でシード層としての例えば無電解銅めっき層１９が形成され、次いで図６（ｂ）に示されるように、その無電解銅めっき層１９上に感光性めっきレジスト層２０が形成される。
次いで図６（ｃ）に示されるように、下層の導体回路１３に対応してパターン化されたマスク２１が感光性めっきレジスト層２０上に配置され、そのマスク２１を介して感光性めっきレジスト層２０が図中矢印で示されるように例えば紫外線で露光されて露光部分が硬化し、次いで図６（ｄ）に示されるように、マスク２１が除去された後、感光性めっきレジスト層２０の未硬化部分が現像液により除去されて、下層の導体回路１３に対応してパターン化されたパターン化めっきレジスト層２２が形成される。
その後、図６（ｅ）に示されるように、無電解銅めっき層１９の、パターン化めっきレジスト層２２で覆われていない部分の上に電解めっきにより例えば導体金属としての電解銅めっきが析出して、電解銅めっきにより下層の導体回路１３および貫通孔１１ａ内のバイアホール導体２５が形成され、次いで図６（ｆ）に示されるように、パターン化めっきレジスト層２２が例えば剥離除去され、さらに図６（ｇ）に示されるように、無電解銅めっき層１９の、下層の導体回路１３で覆われずに露出した部分が、例えばエッチングにより除去されて、下層の導体回路１３と同一パターンの無電解銅めっき層２３が形成される。そして、これら下層の絶縁性樹脂層１１および下層の導体回路１３上に例えば樹脂フィルムを加圧加熱積層することで上層の絶縁性樹脂層１４が形成された後、上記と同様の工程で上層の無電解銅めっき層および上層の導体回路１６が形成されることで、下層の導体回路１３と上層の導体回路１６とを電気的に接続するバイアホール導体を備えるプリント配線板が製造される。
従って、実施形態のフルアディティブ法による製造方法でバイアホール導体を備えるプリント配線板を製造する場合にも、それと同様のプリント配線板をセミアディティブ法で製造する場合と比較して、導体回路の形成のためのめっきレジスト層および電解銅めっき層の形成や、めっきレジスト層の剥離除去およびシード層としての無電解銅めっき層のエッチング等の工程を必要とせず工程数が減るので、低コストでプリント配線板を製造することができる。
図７は、図３または図５に示される本発明の実施形態のプリント配線板の製造方法によって製造された本発明の一実施形態のプリント配線板を拡大して模式的に示す断面図である。実施形態の製造方法では、例えば下層の絶縁性樹脂層１１の表面上に形成されたパターン化触媒膜１２上に無電解めっきで銅めっきを析出させて下層の導体回路１３を形成する際に、例えば上村工業株式会社の無電解銅めっき液「スルカップＰＭＫ（商品名）」等を用いて、高速無電解銅めっきを行っても良く、この場合に、めっき液に付着防止剤を混入させると、パターン化触媒膜１２の上面付近よりも無電解めっき液の流れが遅いパターン化触媒膜１２の側面付近で上面付近よりも銅めっきの析出が遅くなり、その結果、銅めっきの異方成長（析出量の異方性）が生じて、例えばパターン化触媒膜１２の上面上で厚みｔ１＝５〜１５μｍまで銅めっきが成長する間にパターン化触媒膜１２の側面上では厚みＳ＝２〜３μｍに銅めっきが成長し、導体回路のファインピッチ化が可能になる。無電解銅めっきの、パターン化触媒膜１２の側面付近での析出量に対するパターン化触媒膜１２の上面付近での析出量の割合は、約１．５〜５倍となる。
導体回路１３を形成する銅めっきの厚みｔ１は、５μｍ未満では導体回路の抵抗が大きくなり、１５μｍを超えると絶縁性樹脂層１１に代えてガラス基板を用いてタッチパネル等に用いた場合に光の透過量が不足する場合がある。なお、パターン化触媒膜１２の厚みｔ２は、触媒の塗布効率およびマスク露光精度の向上のために、ｔ２＝０．０２〜０．５μｍとすることが好ましい。
図８（ａ）は、本発明のさらに他の一実施形態のプリント配線板の製造方法によって製造された、本発明の他の一実施形態のバイアホール導体を備える多層プリント配線板を拡大して模式的に示す断面図、図８（ｂ）は、その実施形態のプリント配線板の一変形例の、（ａ）に示すと同様の部分を模式的に示す一部切欠き平面図である。図中、図１および図５におけると同様の部分はそれと同一の符号にて示す。
図８（ａ）に示される多層プリント配線板も、絶縁層としての下層の絶縁性樹脂層１１と、その下層の絶縁性樹脂層１１上に形成された下層のパターン化触媒膜１２と、その下層のパターン化触媒膜１２上に析出した無電解めっき金属、例えば無電解銅めっきから形成された下層の導体回路１３と、を備えるとともに、それら下層の絶縁性樹脂層１１と下層の導体回路１３とを覆うように積層形成されたこれも絶縁層としての上層の絶縁性樹脂層１４と、その上層の絶縁性樹脂層１４上に形成された上層のパターン化触媒膜１５と、その上層のパターン化触媒膜１５上に析出した無電解めっき金属、例えば無電解銅めっきから形成された上層の導体回路１６と、を備えている。
この多層プリント配線板では、下層の絶縁性樹脂層１１が貫通孔１１ａを有し、下層のパターン化触媒膜１２がその貫通孔１１ａの側壁面の一部とその貫通孔１１ａから露出する図示しないさらに下層の導体回路の一部との上まで形成されており、この多層プリント配線板は、その下層のパターン化触媒膜１２および上記さらに下層の導体回路の上に析出した無電解めっき金属、例えば無電解銅めっきから形成されて上記さらに下層の導体回路と下層の導体回路１３とを電気的に接続する下層のバイアホール導体２４を備えている。
また、この多層プリント配線板では、上層の絶縁性樹脂層１４が貫通孔１４ａを有し、上層のパターン化触媒膜１５がその貫通孔１４ａの側壁面の一部とその貫通孔１４ａから露出する下層の導体回路１３の一部との上まで形成されており、この多層プリント配線板は、その上層のパターン化触媒膜１５および下層の導体回路１３の上に析出した無電解めっき金属、例えば無電解銅めっきから形成されて下層の導体回路１３と上層の導体回路１６とを電気的に接続する上層のバイアホール導体２６を備えている。
図８（ａ）に示される多層プリント配線板および後述する図８（ｂ）に示される変形例の多層プリント配線板では何れも、下層のパターン化触媒膜１２は帯状に形成され、これにより下層の導体回路１３と下層のバイアホール導体２４とは、幅Ｌ１の細い帯状に形成されている。また、上層のパターン化触媒膜１５も帯状に形成され、これにより上層の導体回路１６と上層のバイアホール導体２６とは、幅Ｌ２の細い帯状に形成されている。下層のバイアホール導体２４の幅Ｌ１および上層のバイアホール導体２６の幅Ｌ２は自由に設計でき、例えば貫通孔１１ａ，１４ａの底部内径よりも狭くすることができる。バイアホール導体２４，２６は貫通孔１１ａ，１４ａの上端を囲繞するランドを持たないので、バイアホール導体２４，２６に繋がる下層の導体回路１３および上層の導体回路１６の配線の設計自由度が高まる。
図８（ａ）に示される多層プリント配線板では、下層の導体回路１３と上層の導体回路１６とは平面視で互いに平行に配線されているが、図８（ｂ）に示される変形例の多層プリント配線板では、下層の導体回路１３と上層の導体回路１６とは平面視で互いに角度θ、例えば図示例では概略９０°の角度を持って配線されている。バイアホール導体２６は下層の導体回路１３に接続されていれば足り、下層の導体回路１３に対する向きは問われないので、バイアホール導体２６に繋がる上層の導体回路１６の配線の設計自由度が高まる。
図９（ａ）〜図９（ｈ）は、バイアホール導体を備える上記実施形態およびその変形例のプリント配線板の製造方法を示す説明図である。ここでは、先ず図９（ａ）に示されるように、絶縁層としての下層の絶縁性樹脂層１１と、その下層の絶縁性樹脂層１１上に形成された下層のパターン化触媒膜１２と、その下層のパターン化触媒膜１２上に析出した無電解めっき金属から形成された下層の導体回路１３と、下層の絶縁性樹脂層１１の貫通孔１１ａ内に形成されて上記さらに下層の導体回路と下層の導体回路１３とを電気的に接続する下層のバイアホール導体２４とを備える下層のプリント配線板ＬＰが準備され、その下層のプリント配線板ＬＰの下層の絶縁性樹脂層１１と下層の導体回路１３と下層のバイアホール導体２４との上に例えば樹脂フィルムを加圧加熱積層することで上層の絶縁性樹脂層１４が形成される。なお、下層のプリント配線板ＬＰは、以後に説明する上層のプリント配線板ＵＰの製造方法と同様の方法で製造される。
次いで図９（ｂ）に示されるように、上層の絶縁性樹脂層１４に例えばレーザーで貫通孔１４ａが形成され、次いで図９（ｃ）に示されるように、上層の絶縁性樹脂層１４の表面と貫通孔１４ａの内壁面と貫通孔１４ａから露出する下層の導体回路１３の表面とが例えば貫通孔１４ａ内のデスミア処理等により粗化面２７とされる。
次いで図９（ｄ）に示されるように、粗化面２７上に感光性触媒膜１７が形成され、次いで図９（ｅ）に示されるように、上層の導体回路１６に対応してパターン化されたマスク１８が感光性触媒膜１７上に配置され、そのマスク１８を介して感光性触媒膜１７が図中矢印で示されるように例えば紫外線で露光されて露光部分が硬化する。
次いで図９（ｆ）に示されるように、マスク１８が除去された後、感光性触媒膜１７の未硬化部分が現像液により除去されて、上層の導体回路１６に対応してパターン化されたパターン化触媒膜１５が形成される。このパターン化触媒膜１５は、貫通孔１４ａの内壁面の周方向の一部の上にも形成されるとともに、その内壁面の一部に連なって貫通孔１４ａから露出する、下層の導体回路１３の表面の一部の上にも形成されている。
その後、図９（ｇ）に示されるように、無電解めっきによりパターン化触媒膜１５上に例えば導体金属としての無電解銅めっきが析出し、その無電解銅めっきにより上層の導体回路１６および、下層の導体回路１３と上層の導体回路１６とを電気的に接続する上層のバイアホール導体２６が形成されて、下層のプリント配線板ＬＰ上に上層のプリント配線板ＵＰが積層形成され、バイアホール導体を備える多層プリント配線板が製造される。
なお、必要に応じて、図９（ｈ）に示されるように、上層のプリント配線板ＵＰのこれら上層の絶縁性樹脂層１４と上層の導体回路１６と上層のバイアホール導体２６との表面が粗化処理により粗化面２７とされた後、それらの上に上記と同様の工程でさらに１層または複数層のプリント配線板が積層形成されても良い。
この実施形態および変形例のプリント配線板の製造方法によれば、バイアホール導体２４，２６がそれぞれ、その下の下層の導体回路１３等に直接接続されるので、触媒膜１２，１５を介して接続する場合よりバイアホール導体の接続抵抗を小さくすることができる。
図１０（ａ）は、図５に示される実施形態の製造方法で製造されたバイアホール導体および導体回路を有する再配線層を備える本発明のさらに他の一実施形態のプリント配線板の一例としての、ファンイン型の再配線層を備える再配線型ウェハーレベルパッケージを示す断面図であり、図１０（ｂ）は、その一実施形態のプリント配線板の他の一例としての、ファンアウト型の再配線層を備える再配線型ウェハーレベルパッケージを示す断面図である。
図１０（ａ）に示される再配線型ウェハーレベルパッケージでは、図示しない樹脂絶縁層内に埋設された半導体素子３０の絶縁性保護膜３１で覆われた上面に、さらに下層の導体層としての接続端子３２が突設され、その接続端子３２の中央部が、保護膜３１に形成された開口部から露出している。
このウェハーレベルパッケージはまた、保護膜３１上に形成された下層の絶縁性樹脂層１１と、その下層の絶縁性樹脂層１１上に形成された図示しない下層のパターン化触媒膜と、その下層のパターン化触媒膜上に析出した無電解めっき金属から形成された下層の導体回路１３と、下層の絶縁性樹脂層１１の貫通孔１１ａ内に形成されて上記接続端子３２と下層の導体回路１３とを電気的に接続する下層のバイアホール導体２４とを備えており、その下層の導体回路１３が、下層のバイアホール導体２４よりも内方へ延在してファンイン型の再配線層を形成している。
このウェハーレベルパッケージはさらに、下層の絶縁性樹脂層１１、下層の導体回路１３および下層のバイアホール導体２４上に形成されるとともに貫通孔１４ａから下層の導体回路１３の一部を露出させる上層の絶縁性樹脂層１４と、その上層の絶縁性樹脂層１４の貫通孔１４ａ内に形成されて下層の導体回路１３と接続するとともに例えばはんだボールによるはんだバンプ３３を設けられる上層の導体回路としての接続パッド３４とを備えている。このファンイン型の再配線層の構成により、接続パッド３４のピッチを半導体素子３０の接続端子３２のピッチよりも小さくすることができる。
図１０（ｂ）に示される再配線型ウェハーレベルパッケージでも、基部樹脂絶縁層３６内に埋設された半導体素子３０の絶縁性保護膜３１で覆われた上面に、さらに下層の導体層としての接続端子３２が突設され、その接続端子３２の中央部が、保護膜３１に形成された開口部から露出している。
このウェハーレベルパッケージはまた、基部樹脂絶縁層３６および保護膜３１上に形成された下層の絶縁性樹脂層１１と、その下層の絶縁性樹脂層１１上に形成された図示しない下層のパターン化触媒膜と、その下層のパターン化触媒膜上に析出した無電解めっき金属から形成された下層の導体回路１３と、下層の絶縁性樹脂層１１の貫通孔１１ａ内に形成されて上記接続端子３２と下層の導体回路１３とを電気的に接続する下層のバイアホール導体２４とを備えており、その下層の導体回路１３の一部（図では両外側の部分）が、下層のバイアホール導体２４よりも外方へ延在してファンアウト型の再配線層を形成している。
このウェハーレベルパッケージはさらに、下層の絶縁性樹脂層１１、下層の導体回路１３および下層のバイアホール導体２４上に形成されるとともに貫通孔１４ａから下層の導体回路１３の一部を露出させる上層の絶縁性樹脂層１４と、その上層の絶縁性樹脂層１４の貫通孔１４ａ内に形成されて下層の導体回路１３と接続するとともに例えばはんだボールによるはんだバンプ３３を設けられる上層の導体回路としての接続パッド３４とを備えている。このファンアウト型の再配線層の構成により、接続パッド３４のピッチを半導体素子３０の接続端子３２のピッチよりも大きくすることができる。なお、このウェハーレベルパッケージは中央部に、図１０（ａ）に示されるものと同様のファンイン型の再配線層も備えている。
図１１は、図３に示される実施形態の製造方法で製造された、破断配線の接続用の修正配線を有する、本発明のさらに他の一実施形態のプリント配線板を示す断面図である。
このプリント配線板は、下層の絶縁性樹脂層１１上に通常の例えばアディティブ法やセミアディティブ法、あるいはサブトラクティブ法等で形成された下層の導体回路１３と、それら下層の絶縁性樹脂層１１および下層の導体回路１３上に形成された絶縁層としての上層の絶縁性樹脂層１４と、その上層の絶縁性樹脂層１４上に下層の導体回路１３と同様にして形成された上層の導体回路１６と、その上層の絶縁性樹脂層１４の貫通孔１４ａ内に形成されて下層の導体回路１３と上層の導体回路１６とを電気的に接続する、上層の導体回路１６と同様にして形成されたバイアホール導体２４とを備えるとともに、その上層の導体回路１６に生じた破断部において上層の絶縁性樹脂層１４の表面上に形成された、無電解めっき用触媒からなるとともにその破断部の元の導体回路に対応するパターンを持つ図示しないパターン化触媒膜と、そのパターン化触媒膜上に形成されて破断部を繋ぐ、無電解めっき導体金属としての例えば無電解銅めっきからなる修正導体回路４０とを備えている。これにより上層の導体回路１６の破断部を簡易に接続して導体回路を修正することができる。なお、この上層の絶縁性樹脂層１４、上層の導体回路１６、バイアホール導体２４および修正導体回路４０の上に、さらに１層または複数層の絶縁性樹脂層と導体回路とを積層して、その絶縁性樹脂層の上下の導体回路をバイアホールで接続してもよい。
以上、図示例に基づき説明したが、この発明のプリント配線板の製造方法は上述の例に限定されるものでなく、特許請求の範囲の記載範囲内で適宜変更することができ、例えば下層の導体回路１３あるいは上層の導体回路１６において無電解めっきで析出させた導体金属上に、その導体金属を電極として電解めっきでさらに導体金属を析出させて、導体回路の厚みを増しても良い。
１ 下層の絶縁性層間樹脂層
２ 下層の触媒層
３ 下層のめっきレジスト
４ 下層の導体回路
５ 上層の絶縁性層間樹脂層
６ 上層の触媒層
７ 上層のめっきレジスト
８ 上層の導体回路
９ 電解めっき膜
１１ 下層の絶縁性樹脂層
１１ａ 貫通孔
１２ 下層のパターン化触媒膜
１３ 下層の導体回路
１４ 上層の絶縁性樹脂層
１４ａ 貫通孔
１５ 上層のパターン化触媒膜
１６ 上層の導体回路
１７ 感光性触媒膜
１８ マスク
１９ 無電解銅めっき層
２０ 感光性めっきレジスト層
２１ マスク
２２ パターン化めっきレジスト層
２３ 無電解銅めっき層
２４ （下層の）バイアホール導体
２５ （下層の）バイアホール導体
２６ 上層のバイアホール導体
２７ 粗化面
３０ 半導体素子３０
３１ 絶縁性保護膜
３２ 接続端子
３３ はんだバンプ
３４ 接続パッド
４０ 修正導体回路
ＬＰ 下層のプリント配線板
ＵＰ 上層のプリント配線板

Claims (14)

  1. 絶縁層と、その絶縁層の表面上に形成された導体回路と、を備えるプリント配線板を製造するに際し、
    無電解めっき用触媒からなるとともに前記導体回路に対応するパターンを持つパターン化触媒膜を前記絶縁層の表面上に形成し、
    前記パターン化触媒膜上に無電解めっきで導体金属を析出させることで前記導体回路を形成することを特徴とするプリント配線板の製造方法。
  2. 感光性を付与した無電解めっき用触媒膜を前記絶縁層の表面上に形成し、
    前記無電解めっき用触媒膜にマスク露光および現像を施すことで前記パターン化触媒膜を形成することを特徴とする、請求項１記載のプリント配線板の製造方法。
  3. 前記絶縁層の表面上にインクジェットでの印刷で前記パターン化触媒膜を形成することを特徴とする、請求項１記載のプリント配線板の製造方法。
  4. 前記パターン化触媒膜の上面付近と側面付近とで、前記無電解めっきによる導体金属の析出量に異方性があることを特徴とする、請求項１から３までの何れか１項記載のプリント配線板の製造方法。
  5. 前記絶縁層の表面は第１の表面であり、前記導体回路は上層の導体回路であり、前記絶縁層は貫通孔を有し、
    前記プリント配線板は、前記絶縁層の前記表面と反対側の第２の表面に接する下層の導体回路を備えるとともに、前記絶縁層の貫通孔内に、前記上層の導体回路と前記下層の導体回路とを電気的に接続するバイアホール導体を備え、
    前記パターン化触媒膜を前記絶縁層の貫通孔の側壁面と前記貫通孔から露出する前記下層の導体回路とのそれぞれの少なくとも一部の上にも形成し、
    前記パターン化触媒膜上に無電解めっきで導体金属を析出させることで前記バイアホール導体を形成することを特徴とする、請求項１記載のプリント配線板の製造方法。
  6. 前記無電解めっきで析出させる導体金属は、銅、ニッケル、銀、パラジウム、スズ、コバルトまたは金であることを特徴とする、請求項１または５記載のプリント配線板の製造方法。
  7. 前記無電解めっきで析出させた導体金属上にさらに電解めっきで導体金属を析出させることで前記導体回路を形成することを特徴とする、請求項１または５記載のプリント配線板の製造方法。
  8. 前記電解めっきで析出させる導体金属は、銅、ニッケル、銀、パラジウム、スズ、コバルトまたは金であることを特徴とする、請求項７記載のプリント配線板の製造方法。
  9. 絶縁層と、その絶縁層の表面上に形成された導体回路と、を備えるプリント配線板において、
    前記絶縁層の表面上に形成された、無電解めっき用触媒からなるとともに前記導体回路に対応するパターンを持つパターン化触媒膜を備え、
    前記導体回路は、前記パターン化触媒膜上に析出した無電解めっき導体金属からなることを特徴とするプリント配線板。
  10. 前記パターン化触媒膜は、前記絶縁層の表面上に形成された、感光性を付与された無電解めっき用触媒膜から、マスク露光および現像により前記パターンを持つように形成されたものであることを特徴とする、請求項９記載のプリント配線板。
  11. 前記パターン化触媒膜は、前記絶縁層の表面上にインクジェットでの印刷により前記パターンを持つように形成されたものであることを特徴とする、請求項８記載のプリント配線板。
  12. 前記パターン化触媒膜の上面付近と側面付近とで、前記無電解めっきによる導体金属の析出量に異方性があることを特徴とする、請求項９から１１までの何れか１項記載のプリント配線板。
  13. 前記パターン化触媒膜の上面付近の前記無電解めっきによる導体金属の析出量は、前記パターン化触媒膜の側面付近の前記無電解めっきによる導体金属の析出量の１．５〜５倍であることを特徴とする、請求項１２記載のプリント配線板。
  14. 前記絶縁層の表面は第１の表面であり、前記導体回路は上層の導体回路であり、前記絶縁層は貫通孔を有し、
    前記プリント配線板は、前記絶縁層の前記表面と反対側の第２の表面に接する下層の導体回路を備えるとともに、前記絶縁層の貫通孔内に、前記上層の導体回路と前記下層の導体回路とを電気的に接続するバイアホール導体を備え、
    前記パターン化触媒膜は、前記絶縁層の貫通孔の側壁面と前記貫通孔から露出する前記下層の導体回路とのそれぞれの少なくとも一部の上にも形成され、
    前記バイアホール導体は、前記パターン化触媒膜上に析出した無電解めっき導体金属からなり、
    前記バイアホール導体は、前記貫通孔の上端を囲繞するランドを持たないことを特徴とする、請求項９記載のプリント配線板。
JP2015144607A 2015-07-22 2015-07-22 プリント配線板の製造方法およびプリント配線板 Pending JP2017028079A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015144607A JP2017028079A (ja) 2015-07-22 2015-07-22 プリント配線板の製造方法およびプリント配線板
US15/216,735 US9986642B2 (en) 2015-07-22 2016-07-22 Method for manufacturing printed wiring board and printed wiring board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015144607A JP2017028079A (ja) 2015-07-22 2015-07-22 プリント配線板の製造方法およびプリント配線板

Publications (1)

Publication Number Publication Date
JP2017028079A true JP2017028079A (ja) 2017-02-02

Family

ID=57837543

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015144607A Pending JP2017028079A (ja) 2015-07-22 2015-07-22 プリント配線板の製造方法およびプリント配線板

Country Status (2)

Country Link
US (1) US9986642B2 (ja)
JP (1) JP2017028079A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106879165A (zh) * 2017-02-25 2017-06-20 深圳市聚龙高科电子技术有限公司 一种集成线路的制备方法及嵌入式集成线路板

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3661581A (en) * 1969-12-30 1972-05-09 Rca Corp Method for photodepositing smaller size image screen areas for cathode ray tube from larger size mask apertures
US5173442A (en) * 1990-07-23 1992-12-22 Microelectronics And Computer Technology Corporation Methods of forming channels and vias in insulating layers
US5219787A (en) * 1990-07-23 1993-06-15 Microelectronics And Computer Technology Corporation Trenching techniques for forming channels, vias and components in substrates
US5091339A (en) * 1990-07-23 1992-02-25 Microelectronics And Computer Technology Corporation Trenching techniques for forming vias and channels in multilayer electrical interconnects
US5209817A (en) * 1991-08-22 1993-05-11 International Business Machines Corporation Selective plating method for forming integral via and wiring layers
JPH07235772A (ja) * 1994-02-25 1995-09-05 Fujitsu Ltd 薄膜多層回路基板およびその製造方法
US5764119A (en) * 1995-10-16 1998-06-09 Kabushiki Kaisha Toshiba Wiring board for high-frequency signals and semiconductor module for high-frequency signals using the wiring board
DE19716356A1 (de) * 1996-04-26 1997-10-30 Murata Manufacturing Co Verfahren zur Herstellung von monolithischen elektronischen Teilen
US5891606A (en) * 1996-10-07 1999-04-06 Motorola, Inc. Method for forming a high-density circuit structure with interlayer electrical connections method for forming
JP3853142B2 (ja) 1996-11-20 2006-12-06 イビデン株式会社 ソルダーレジスト組成物およびプリント配線板の製造方法
EP0884934B1 (en) * 1997-06-10 2005-02-16 Canon Kabushiki Kaisha Substrate and method for producing it
US6153521A (en) * 1998-06-04 2000-11-28 Advanced Micro Devices, Inc. Metallized interconnection structure and method of making the same
US6344309B2 (en) * 1998-10-22 2002-02-05 Shin-Etsu Chemical Co., Ltd. Polysilane composition for forming a coating suitable for bearing a metal pattern, metal pattern forming method, wiring board preparing method
JP2001135168A (ja) * 1999-08-26 2001-05-18 Sharp Corp 金属配線の製造方法
GB0402960D0 (en) * 2004-02-10 2004-03-17 Plastic Logic Ltd Thermal imaging of catalyst in electroless deposition of metal films
KR100836653B1 (ko) * 2006-10-25 2008-06-10 삼성전기주식회사 회로기판 및 그 제조방법
KR100782407B1 (ko) * 2006-10-30 2007-12-05 삼성전기주식회사 회로기판 제조방법
CN101286454B (zh) * 2007-04-10 2011-03-30 上海美维科技有限公司 印制电路板的制作方法
EP2083262B1 (de) * 2008-01-28 2014-05-07 Micronas GmbH Resistiver Wasserstoffsensor
US7833808B2 (en) * 2008-03-24 2010-11-16 Palo Alto Research Center Incorporated Methods for forming multiple-layer electrode structures for silicon photovoltaic cells
KR20090110596A (ko) * 2008-04-18 2009-10-22 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9150966B2 (en) * 2008-11-14 2015-10-06 Palo Alto Research Center Incorporated Solar cell metallization using inline electroless plating
KR20150022560A (ko) * 2013-08-23 2015-03-04 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
KR20150024093A (ko) * 2013-08-26 2015-03-06 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법

Also Published As

Publication number Publication date
US9986642B2 (en) 2018-05-29
US20170027057A1 (en) 2017-01-26

Similar Documents

Publication Publication Date Title
US8058558B2 (en) Printed circuit board and manufacturing method thereof
JP5623308B2 (ja) 多層配線基板及びその製造方法
JP4558776B2 (ja) 回路基板の製造方法
JP2007324559A (ja) ファインピッチを有するマルチレイヤー回路板及びその製作方法
US20090250253A1 (en) Printed circuit board and manufacturing method thereof
US8847082B2 (en) Multilayer wiring substrate
KR20010020468A (ko) 순차적으로 적층된 집적회로 패키지
TWI505756B (zh) 印刷電路板及其製造方法
JP2011171398A (ja) 多層配線基板の製造方法及び多層配線基板
JP2016063130A (ja) プリント配線板および半導体パッケージ
TW201519714A (zh) 印刷電路板及其製造方法
US20070272654A1 (en) Method for Manufacturing Circuit Board
JP2015207580A (ja) 配線基板およびその製造方法
US10021785B2 (en) Printed circuit board and method of manufacturing the same
JP5147872B2 (ja) 回路構造の製造方法
JP2008172151A (ja) 多層配線基板
JP2017028079A (ja) プリント配線板の製造方法およびプリント配線板
KR101067214B1 (ko) 인쇄회로기판 및 그 제조방법
JPH10335831A (ja) 多層プリント配線板及び該製造方法
JP5206217B2 (ja) 多層配線基板及びそれを用いた電子装置
KR101044106B1 (ko) 랜드리스 인쇄회로기판 및 그 제조방법
KR20060066971A (ko) 양면 연성회로기판 제조방법
JP2020043249A (ja) 多層配線構造体、部品実装多層配線構造体、多層配線基板、および部品実装多層配線基板
KR100658437B1 (ko) 범프기판를 이용한 인쇄회로기판 및 제조방법
US20170094786A1 (en) Printed circuit board and method of manufacturing the same