JP2013175614A - 電子部品の製造方法及び配線基板 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000012360 testing method Methods 0.000 claims abstract description 60
- 239000010410 layer Substances 0.000 claims description 90
- 229920005989 resin Polymers 0.000 claims description 57
- 239000011347 resin Substances 0.000 claims description 57
- 239000004020 conductor Substances 0.000 claims description 48
- 239000011229 interlayer Substances 0.000 claims description 45
- 238000009413 insulation Methods 0.000 claims description 40
- 239000011521 glass Substances 0.000 claims description 12
- 238000011990 functional testing Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 239000000758 substrate Substances 0.000 description 30
- 229910000679 solder Inorganic materials 0.000 description 20
- 238000007747 plating Methods 0.000 description 6
- 238000007772 electroless plating Methods 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- HZAXFHJVJLSVMW-UHFFFAOYSA-N 2-Aminoethan-1-ol Chemical compound NCCO HZAXFHJVJLSVMW-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 239000000805 composite resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010954 inorganic particle Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910000029 sodium carbonate Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229920006259 thermoplastic polyimide Polymers 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
【解決手段】 第1実装パッド158Aにロジックチップ90Aを実装してテスト用パッド158Tを介して該ロジックチップ90Aの機能テストを行った後に(図4(A))、第2実装パッド158Bにメモリチップ90Bを実装する(図4(B))。メモリチップ取り付け前に、ロジックチップのテストが容易に行え、ロジックチップが機能しない場合、メモリチップの取り付けを中止できるので、メモリチップを無駄にすることが避けられる。
【選択図】 図4
Description
従って、取り付けられたロジックチップが正常に動作しない場合もメモリチップが取り付けられていた。
支持板上に層間樹脂絶縁層を形成することと;
該層間樹脂絶縁層に、テスト用の第1導体パターンと、前記第1チップを実装するための第1実装パッドと、前記第2チップを実装するための第2実装パッド、前記第1実装パッドの少なくとも一部と前記テスト用の第1導体パターンとを接続する第2導体パターンとを形成することと;
前記第1実装パッドに前記第1チップを実装し、前記テスト用の第1導体パターンを介して前記第1チップの機能テストを行うことと;
前記第1チップの機能テスト後に、前記第2実装用パッドに前記第2チップを実装することと;
前記支持板を剥離することと;を有する技術的特徴とする。
本発明の第1実施形態に係る電子部品について説明が成される。図6は、第1実施形態の電子部品の断面図を示す。電子部品10は、配線層20と、配線層20上に実装されるロジックチップ90A、メモリチップ90Bとを備えている。配線層20は、コア基板を有していない。この電子部品10は、例えば図8に示すような基板200に搭載される(図7参照)。
基板200は、コア基板230及びコア基板の両面に積層されたコア基板230を貫通する貫通孔233が設けられ、該貫通孔233内にスルーホール導体236が形成されている。スルーホール導体の端部にはスルーホールランド236Lが形成されている。スルーホール導体236によりコア基板両面の導体回路234が接続されている。コア基板230上には、ビア導体260及び信号線258を備える層間樹脂絶縁層250がビルドアップ形成されている。該層間樹脂絶縁層250の上層には、ビア導体360、ビアランド360L、パッド358Pを備える層間樹脂絶縁層350がビルドアップ形成されている。層間樹脂絶縁層350上には、開口271を備えるソルダーレジスト層270が形成され、開口271内に基板接続用のビアランド360L、パッド358Pが露出されている。下面側の開口271内には、外部基板接続用の半田バンプ272が設けられている。
配線層20は、第1面Fとその第1面とは反対側の第2面Sとを有する第1層間樹脂絶縁層50と、第1層間樹脂絶縁層50の第1面F上に形成されている導体パターン58と、第1層間樹脂絶縁層50の第1面上及び導体パターン58上に形成されている第2層間樹脂絶縁層150と、第2層間樹脂絶縁層150上に形成されているビアランド160Lと、ロジックチップ90Aを実装するための第1実装パッド158A、メモリチップ90Bを実装するための第2実装パッド158Bと、ロジックチップ90Aのテスト用パッド(第1導体パターン)158Tと、ロジックチップ90Aとメモリチップ90Bとを接続する接続導体パターン158Sとを有している。第2層間樹脂絶縁層150の内部には貫通孔151が設けられていて、この貫通孔151の内部にはビア導体160が設けられている。
第2層間樹脂絶縁層150上には、上述したように、ロジックチップの実装領域89A内に第1実装パッド158A及びビアランド160Lが配置され、メモリチップの実装領域89B内に第2実装パッド158B及びビアランド160Lが配置され、ロジックチップの実装領域89Aとメモリチップの実装領域89Bとの間に接続導体パターン158Sが配置され、ロジックチップの実装領域89Aの外側にテスト用パッド158Tが配置され、第1実装パッド158Aの一部とテスト用パッド158Tとを接続する第2導体パターン158が配置されている。
(1)厚さ約1.1mmのガラス板30が用意される(図1(A))。
ガラス板は、実装するシリコン製ICチップとの熱膨張係数差が小さくなるように、CTEが3.3(ppm)以下で、且つ、後述する剥離工程において使用する308nmのレーザ光に対して透過率が9割以上であることが望ましい。
そして、第1実装パッド158A上にロジックチップ90Aを実装し、テスト用パッド158Tを介してロジックチップ90Aの機能テストを行った後に(図4(A))、第2実装パッド158B上にメモリチップ90Bを実装する(図4(B))。このため、メモリチップ取り付け前に、ロジックチップのテストが容易に行え、ロジックチップが機能しない場合、メモリチップの取り付けを中止できるので、メモリチップを無駄にすることが避けられる。
第2実施形態の係る電子部品の製造方法及び配線基板について説明が図10を参照してなされる。
第1実施形態では、第1実装パッド158Aとテスト用パッド158Tとを接続する第2導体パターン158が、第2層間樹脂絶縁層150上に配置された。これに対して、第2実施形態では、図10(A)に示されように第1実装パッド158Aとテスト用パッド158Tとを接続する導体パターン58が第2層間樹脂絶縁層150下層の第1絶縁層上に設けられる。導体パターン58とテスト用パッド158Tとは、ビア導体及びビアランド160Lを介して接続される。図10(B)に示されるように、第2絶縁層上にソルダーレジスト層70が設けられ、ソルダーレジスト層の開口71からテスト用パッド158T、第1実装パッド158A、第2実装パッド158Bが露出される。
20 配線層
50 第1層間樹脂絶縁層
90A ロジックチップ
90B メモリチップ
100 配線基板
150 第2層間樹脂絶縁層
158 第2導体パターン
158T テスト用パッド(第1導体パターン)
158A 第1実装パッド
158B 第2実装パッド
200 配線層
230 コア基板
Claims (13)
- 層間樹脂絶縁層と該層間樹脂絶縁層上に形成されている導体パターンとを有する配線層と、該配線層上に実装される第1チップ及び第2チップを備える電子部品の製造方法であって:
支持板上に層間樹脂絶縁層を形成することと;
該層間樹脂絶縁層に、テスト用の第1導体パターンと、前記第1チップを実装するための第1実装パッドと、前記第2チップを実装するための第2実装パッド、前記第1実装パッドの少なくとも一部と前記テスト用の第1導体パターンとを接続する第2導体パターンとを形成することと;
前記第1実装パッドに前記第1チップを実装し、前記テスト用の第1導体パターンを介して前記第1チップの機能テストを行うことと;
前記第1チップの機能テスト後に、前記第2実装用パッドに前記第2チップを実装することと;
前記支持板を剥離することと;を有する。 - 請求項1の電子部品の製造方法であって:
前記テスト用の第1導体パターンを、前記第1実装パッドの形成領域よりも外側に設ける。 - 請求項1の電子部品の製造方法であって:
前記テスト用の第1導体パターンの幅を、前記第2導体パターンの幅よりも大きくする。 - 請求項1の電子部品の製造方法であって:
前記テスト用の第1導体パターンはパッドである。 - 請求項1の電子部品の製造方法であって:
前記第2チップを実装した後に、該第2チップ及び前記第1チップをモールドし、前記支持板を剥離する。 - 請求項1の電子部品の製造方法であって:
前記第1チップはロジックであり、前記第2チップはメモリである。 - 請求項1の電子部品の製造方法であって:
前記テスト用の第1導体パターンは、前記第2導体パターンの端部に形成されている。 - 請求項1の電子部品の製造方法であって:
前記支持板はガラスから形成されている。 - 支持板と、
該支持板上に形成され、層間樹脂絶縁層と該層間樹脂絶縁層上に形成されている導体パターンとを有する配線層と、
を有する配線基板であって、
前記層間樹脂絶縁層には、テスト用の第1導体パターンと、前記第1チップを実装するための第1実装パッドと、前記第2チップを実装するための第2実装パッド、前記第1実装パッドの少なくとも一部と前記テスト用の第1導体パターンとを接続する第2導体パターンとが形成されている。 - 請求項9の配線基板であって:
前記テスト用の第1導体パターンは、前記第1実装パッドの形成領域よりも外側に配置される。 - 請求項9の配線基板であって:
前記支持板はガラスから形成されている。 - 請求項9の配線基板であって:
前記テスト用の第1導体パターンは、前記第2導体パターンの端部に形成されている。 - 請求項9の配線基板であって:
前記テスト用の第1導体パターンはパッドである。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012039552A JP5516619B2 (ja) | 2012-02-27 | 2012-02-27 | 電子部品の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012039552A JP5516619B2 (ja) | 2012-02-27 | 2012-02-27 | 電子部品の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013175614A true JP2013175614A (ja) | 2013-09-05 |
JP5516619B2 JP5516619B2 (ja) | 2014-06-11 |
Family
ID=49268268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012039552A Active JP5516619B2 (ja) | 2012-02-27 | 2012-02-27 | 電子部品の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5516619B2 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11145375A (ja) * | 1997-11-12 | 1999-05-28 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
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