JP2020202278A - 配線基板及び配線基板の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims abstract description 10
- 239000011347 resin Substances 0.000 claims description 52
- 229920005989 resin Polymers 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 13
- 239000011230 binding agent Substances 0.000 claims description 2
- 238000010538 cationic polymerization reaction Methods 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims description 2
- 239000000178 monomer Substances 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 239000003505 polymerization initiator Substances 0.000 claims description 2
- 239000007870 radical polymerization initiator Substances 0.000 claims description 2
- 238000005286 illumination Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 229910000679 solder Inorganic materials 0.000 description 25
- 238000007747 plating Methods 0.000 description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 17
- 239000010949 copper Substances 0.000 description 17
- 238000005498 polishing Methods 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 238000007772 electroless plating Methods 0.000 description 4
- 238000009832 plasma treatment Methods 0.000 description 4
- 238000004381 surface treatment Methods 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 230000009849 deactivation Effects 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】半導体チップを搭載し、半導体チップ間を接続する配線を有する配線基板において、半導体チップ電極に接続する部位の小径化と半導体チップ間接続配線の狭ピッチ配置が可能な配線基板と、その配線基板の形成工程簡略化の図れる製造方法を提供することを目的とする。【解決手段】両面に接続端子と前記接続端子間の電気的導通をとる接続ビアを備えるベース配線基板の片面上面に２つ以上の半導体チップを搭載する配線基板であって、前記半導体チップ間を接続する半導体チップ間接続配線と、前記接続ビア上のビアと、を備え、前記半導体チップ間接続配線上面と前記接続ビア上のビア上面が同一の面内になる層を、１層以上、有することを特徴とする配線基板。【選択図】図５
Description
本発明は配線基板及び配線基板の製造方法に関する。
近年、半導体チップは、微細化が困難になると同時に、高集積化に伴う半導体チップの大型化が問題となり、半導体チップを分割してパッケージ上で接続するＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）やロジックとメモリを近接搭載する動きが出てきている。
これを実現するために、インターポーザー上に微細配線を形成し、ビルドアップ基板に実装した２．５次元パッケージ基板や２．５次元機能をビルドアップ基板上に一体化させた２．１次元パッケージ基板などが提案されている。
前記微細配線の形成方法として、セミアディティブ法やダマシン法などが知られている。
前記パッケージ基板の配線層は搭載した半導体チップ間を接続するためのランドおよび微細配線が形成されているが、これらランドおよび微細配線は小径かつ微細であるほど、半導体チップ間接続の信号線の本数を設けることができるため、信号伝送量を大きくすることができる。
しかしながら、たとえば特許文献１の一例のように、セミアディティブ法にてビアホールを形成した後に、微細配線およびランドを形成しており、ビア径に対してランド径は大きくなる。半導体チップ間接続の信号線本数を確保する上では、ランド径は極力小さいほうが好ましい。
また、ビアホール上にランドを形成するため、ランド形成分の工程増加や、ビアホール−ランドの接続面における断線、ビアホール−ランドの位置ずれなどによる歩留まり低下などのリスクも挙げられる。
半導体チップを搭載し、半導体チップ間を接続する配線を有する配線基板において、半導体チップ電極に接続する部位の小径化と半導体チップ間接続配線の狭ピッチ配置が可能な配線基板と、その配線基板の形成工程簡略化の図れる製造方法を提供することを目的とする。
本発明は上記課題を解決するためになされたもので、請求項１に係る発明は、両面に接続端子と前記接続端子間の電気的導通をとる接続ビアを備えるベース配線基板の片面上面に２つ以上の半導体チップを搭載する配線基板であって、前記半導体チップ間を接続するチップ間接続配線と、前記接続ビア上のビアと、を備え、前記チップ間接続配線上面と前記接続ビア上のビア上面が同一の面内になる層を、１層以上、有することを特徴とする配線基板である。
請求項２に係る発明は、請求項１に記載の配線基板の製造方法であって、ネガ型感光性絶縁樹脂を両面に接続端子を持ち両面端子間の電気的導通をとる接続ビアを有するベース配線基板上面に塗布するネガ型感光性絶縁樹脂塗布工程と、前記ネガ型感光性絶縁樹脂面に低照度露光部、高照度露光部、未露光部を設け、露光する露光工程と、露光された前記ネガ型感光性絶縁樹脂を現像液により現像し、前記低照度露光部は、前記ネガ型感光性絶縁樹脂において全厚残存し、前記高照度露光部は、前記ネガ型感光性絶縁樹脂において表面から部分除去、前記未露光部は前記ネガ型感光性絶縁樹脂において全厚除去となる、現像工程と、前記現像工程で、開口した部分を導体で埋め、前記高照度露光部は半導体チップ間接続配線を、前記未露光部は接続ビアの上のビアを、形成するフィリング工程と、を有することを特徴とする配線基板の製造方法である。
請求項３に係る発明は、前記ネガ型感光性絶縁樹脂が反応性モノマー、反応性オリゴマー、バインダーポリマーなどの樹脂成分と、ラジカル重合開始剤やカチオン重合開始剤や増感剤などのいずれかの成分が含まれることを特徴とする請求項２に記載の配線基板の製造方法である。
請求項４に係る発明は、前記低照度露光部および高照度露光部は、少なくとも２回以上に分割して露光することを特徴とする請求項２に記載の配線基板の製造方法である。
請求項５に係る発明は、前記低照度露光部および高照度露光部を、直描露光装置により一括露光することを特徴とする請求項２に記載の配線基板の製造方法である。
請求項６に係る発明は、前記低照度露光部への露光照度は１００００Ｗ／ｃｍ２以下であり、前記高照度露光部の露光照度は２００００Ｗ／ｃｍ２以上であることを特徴とする請求項２に記載の配線基板の製造方法である。
半導体チップを搭載し、半導体チップ間を接続する配線を有する配線基板において、半導体チップ電極に接続する部位の小径化と半導体チップ間接続配線の狭ピッチ配置が可能な配線基板と、その配線基板の形成工程簡略化の図れる製造方法を提供することができる。
（第１の実施形態）
以下に、本発明の一実施形態に係る配線基板について図面を参照して説明する。
以下に、本発明の一実施形態に係る配線基板について図面を参照して説明する。
図５（ｍ）は本発明に係る配線基板の製造工程を説明する模式的断面図の中で、半導体チップを搭載したときの模様を示す図である。
両面に接続端子３０、３１と接続端子間の電気的導通をとる接続ビア２０を備えるベース配線基板１の片面上面に２つの半導体チップ１３を搭載する配線基板１００であって、半導体チップ１３間を接続する半導体チップ間接続配線７ｂと、接続ビア２０上のビア７ｃと、を備え、半導体チップ間接続配線７ｂ上面と接続ビア２０上のビア７ｃ上面が同一の面内になる層を、有する配線基板１００である。配線１００に半導体チップ１３が搭載され、半導体パッケージ１０００を形成している。
半導体チップ間接続配線７ｂ上面と接続ビア２０上のビア７ｃ上面がある層においては、
半導体チップ間接続配線７ｂや、ビア７ｃが面積をとらず、配線の狭ピッチ化が実現できる。
半導体チップ間接続配線７ｂや、ビア７ｃが面積をとらず、配線の狭ピッチ化が実現できる。
以下に、本発明の一実施形態に係る配線基板の製造工程について図面を参照して説明する。ただし、以下に説明する各図において相互に対応する部分については同一符号を付し、重複部分においては後述での説明を適宜省略する。
図１〜図５は本発明に係る配線基板の製造工程を説明する模式的断面図であり、図１（ａ）から（ｃ）、図２（ｄ）から（ｆ）、図３（ｇ）から（ｉ）、図４（ｊ）から（ｌ）、図５（ｍ）を用いて、本発明の一実施形態に係る配線基板とそれに半導体チップ搭載するパッケージ基板の製造工程の一例を説明する。
まず、図１（ａ）に示すように、両面に接続端子３０、３１と接続端子間の電気的導通をとる接続ビア２０を備えるベース配線基板１を用意する。
次に、図１（ｂ）に示すように、ベース配線基板１にネガ型感光性絶縁樹脂２を塗布またはラミネートする。
次に、図１（ｃ）に示すように、ネガ型感光性絶縁樹脂２を全て残す部分を低照度露光部３ａ、ネガ型感光性絶縁樹脂２の下部は残したい配線パターン部には高照度露光部３ｂ、ネガ型感光性絶縁樹脂２すべてを除去し、ビアホールを形成したい部分には未露光部３ｃとして、露光を行い。その後現像を行う。
ビアホールは、接続ビア２０上の、接続端子３０上に形成されるようにする。
この露光工程の時の高照度露光部３ｂの露光照度は２００００Ｗ／ｃｍ２以上が好ましく、さらに３００００Ｗ／ｃｍ２以上であることが好ましい。低照度露光部３ａは２００００Ｗ／ｃｍ２未満が好ましく、さらに１００００Ｗ／ｃｍ２以下であることが好ましい。
高照度露光を行うことで、ラジカル活性種が短時間で高濃度に発生し、ラジカル活性種同士の再結合による失活が優位となり、硬化が不十分となるため、現像液にて現像され樹脂の高さが低くなるため、配線パターン溝の形成が可能となる。
図２（ｄ）に示すように、現像によって、低照度露光部３ａ下に硬化部４ａ、高照度露光部３ｂ下に配線パターン溝４ｂ、未露光部３ｃ下にビアホール４ｃが形成される。
次に、必要に応じて、配線パターン溝４ｂやビアホール４ｃの底部の樹脂残渣除去のためプラズマ処理を行う。
その後、図２（ｅ）に示すように、表面にスパッタリング法もしくは無電解めっきによりシード層５を形成する。
その後、図２（ｆ）に示すように、電解銅めっきにより配線パターン溝４ｂおよびビアホール４ｃが埋まるまでめっき処理を施し、電解銅めっき層８を形成する。
その後、図３（ｇ）に示すように、余剰に析出させた電解銅めっきを物理研磨または化学研磨により除去することで、ネガ型感光性絶縁樹脂２に配線パターン７ｂおよびビア７ｃを形成する。
図１（ｂ）〜図３（ｇ）までを繰り返すことで任意の層数を形成することができる。
その後、図３（ｈ）に示すように、ソルダーレジスト９を塗布もしくはラミネートにより形成する。
その後、図３（ｉ）に示すように、露光現像によりビア７ｃ上と配線パターン７ｂの半導体チップ接続予定部分の上に、開口１０を形成する。
その後、図４（ｊ）に示すように、ソルダーレジスト９上の開口部１０底部には必要に応じて表面処理１１を施しても良い。
その後、図４（ｋ）に示すように、ソルダーレジスト９上の開口部１０にはんだペーストをスクリーン印刷、もしくは、フラックスをスクリーン印刷した後、はんだボールをボール振込みし、リフローさせてはんだバンプ１２を形成し、配線基板１００が完成する。
その後、図４（ｌ）に示すように、半導体チップ１３を、半導体チップ１３のバンプと、配線基板１００のはんだバンプ１２の位置を合わせ、図５（ｍ）に示すように、半導体チップ１３を配線基板１００に実装することで、半導体チップ１３のバンプと配線基板１００のはんだバンプ１２の電気的接続と、半導体チップ１３間が電気的に接続される。
（第２の実施形態）
第２の実施形態は第１の実施形態に比べ、ベース配線基板が多層化している例を説明する。
第２の実施形態は第１の実施形態に比べ、ベース配線基板が多層化している例を説明する。
図１３（ｘ）は本発明に係る配線基板の製造工程を説明する模式的断面図の中で、半導体チップを搭載したときの模様を示す図である。
両面に接続端子３０、３１と接続端子間の電気的導通をとる接続ビア２０を備えるベース配線基板１の片面上面に２つの半導体チップ１３を搭載する配線基板であって、半導体チップ１３間を接続する半導体チップ間接続配線７ｂと、接続ビア２０上のビア７ｃと、を備え、半導体チップ間接続配線７ｂ上面と接続ビア２０上のビア７ｃ上面が同一の面内になる層を有し、さらに、半導体チップ１３間を接続する半導体チップ間接続配線４５ｂと、接続ビア２０上のビア４５ｃと、を備え、半導体チップ間接続配線４５ｂ上面と接続ビア２０上のビア４５ｃ上面が同一の面内になる層をも、有する配線基板１００である。配線１００に半導体チップ１３が搭載され、半導体パッケージ１０００を形成している。
半導体チップ間接続配線７ｂ上面と接続ビア２０上のビア７ｃ上面がある層においては、
半導体チップ間接続配線７ｂや、ビア７ａが面積をとらず、配線の狭ピッチ化が実現でき、また半導体チップ間接続配線４５ｂ上面と接続ビア２０上のビア４５ｃ上面がある層においては、
半導体チップ間接続配線４５ｂや、ビア４５ｃが面積をとらず、配線の狭ピッチ化が実現できる。
半導体チップ間接続配線７ｂや、ビア７ａが面積をとらず、配線の狭ピッチ化が実現でき、また半導体チップ間接続配線４５ｂ上面と接続ビア２０上のビア４５ｃ上面がある層においては、
半導体チップ間接続配線４５ｂや、ビア４５ｃが面積をとらず、配線の狭ピッチ化が実現できる。
以下に、本発明の一実施形態に係る配線基板の製造工程について図面を参照して説明する。ただし、以下に説明する各図において相互に対応する部分については同一符号を付し、重複部分においては後述での説明を適宜省略する。
図６〜図１３は本発明に係る配線基板の製造工程を説明する模式的断面図である。次に図６（ａ）から（ｃ）、図７（ｄ）から（ｆ）、図８（ｇ）から（ｉ）、図９（ｊ）から（ｌ）、図１０（ｍ）から（ｏ）、図１１（ｐ）から（ｒ）、図１２（ｓ）から（ｕ）、図１３（ｕ）（ｗ）を用いて、本発明の一実施形態に係る配線基板とそれに半導体チップ搭載するパッケージ基板の製造工程の一例を説明する。
まず、図６（ａ）に示すように、両面に接続端子３０、３１と接続端子間の電気的導通をとる接続ビア２０を備えるベース配線基板１を用意する。ベース配線基板１はビルドアップ基板で生成された多層配線基板である。
次に、図６（ｂ）に示すように、ベース配線基板１にネガ型感光性絶縁樹脂２を塗布またはラミネートする。
次に、図６（ｃ）に示すように、ネガ型感光性絶縁樹脂２を全て残す部分を低照度露光部３ａ、ネガ型感光性絶縁樹脂２すべてを除去し、ビアホールを形成したい部分には未露光部３ｃとして、露光を行い。その後現像を行う。
ビアホールは、接続ビア２０上の、接続端子３０上に形成されるようにする。
この露光工程の時の低照度露光部３ａは２００００Ｗ／ｃｍ2未満が好ましく、さらに１００００Ｗ／ｃｍ２以下であることが好ましい。
図７（ｄ）に示すように、現像によって、低照度露光部３ａ下に硬化部４ａ、未露光部３ｃ下にビアホール４ｃが形成される。
次に、必要に応じて表面をプラズマ等でエッチングをする。
その後、図７（ｅ）に示すように、表面にスパッタリング法もしくは無電解めっきによりシード層５を形成する。
その後、図７（ｆ）に示すように、電解銅めっきによりビアホール４ｃが埋まるまでめっき処理を施し、電解銅めっき層８を形成する。
その後、図８（ｇ）に示すように、余剰に析出させた電解銅めっきを物理研磨または化学研磨により除去することで、ネガ型感光性絶縁樹脂２にビア７ｃを形成する。
次に、図８（ｈ）に示すように、ネガ型感光性絶縁樹脂２にビア７ｃが形成された面にネガ型感光性絶縁樹脂２を塗布またはラミネートする。
次に、図８（ｉ）に示すように、ネガ型感光性絶縁樹脂２を全て残す部分を低照度露光部３ａ、ネガ型感光性絶縁樹脂２の下部は残したい配線パターン部には高照度露光部３ｂ、ネガ型感光性絶縁樹脂２すべてを除去し、ビアホールを形成したい部分には未露光部３ｃとして、露光を行い。その後現像を行う。
ビアホールは、ビア７ｃ上に形成されるようにする。
この露光工程の時の高照度露光部３ｂの露光照度は２００００Ｗ／ｃｍ２以上が好ましく、さらに３００００Ｗ／ｃｍ２以上であることが好ましい。低照度露光部３ａは２００００Ｗ／ｃｍ２未満が好ましく、さらに１００００Ｗ／ｃｍ２以下であることが好ましい。
高照度露光を行うことで、ラジカル活性種が短時間で高濃度に発生し、ラジカル活性種同士の再結合による失活が優位となり、硬化が不十分となるため、現像液にて現像され樹脂の高さが低くなるため、配線パターン溝の形成が可能となる。
図９（ｊ）に示すように、現像によって、低照度露光部３ａ下に硬化部４ａ、高照度露光部３ｂ下に配線パターン溝４ｂ、未露光部３ｃ下にビアホール４ｃが形成される。
次に、必要に応じて、配線パターン溝４ｂやビアホール４ｃの底部の樹脂残渣除去のためプラズマ処理を行う。
その後、図９（ｋ）に示すように、表面にスパッタリング法もしくは無電解めっきによりシード層５を形成する。
その後、図９（ｌ）に示すように、電解銅めっきにより配線パターン溝４ｂおよびビアホール４ｃが埋まるまでめっき処理を施し、電解銅めっき層８を形成する。
その後、図１０（ｍ）に示すように、余剰に析出させた電解銅めっきを物理研磨または化学研磨により除去することで、ネガ型感光性絶縁樹脂２に半導体チップ間接続配線７ｂおよびビア７ｃを形成する。
次に、図１０（ｎ）に示すように、図１０（ｍ）で示された半導体チップ間接続配線７ｂおよびビア７ｃが形成された表面に、ネガ型感光性絶縁樹脂２を塗布またはラミネートし、さらに、ネガ型感光性絶縁樹脂２を全て残す部分を低照度露光部３ａ、ネガ型感光性絶縁樹脂２の下部は残したい配線パターン部には高照度露光部３ｂ、ネガ型感光性絶縁樹脂２すべてを除去し、ビアホールを形成したい部分には未露光部３ｃとして、露光を行い。その後現像を行う。
ビアホールは、半導体チップ間接続配線７ｂ上で半導体チップと接合予定部下とビア７ｃ上と、に形成されるようにする。
この露光工程の時の高照度露光部３ｂの露光照度は２００００Ｗ／ｃｍ２以上が好ましく、さらに３００００Ｗ／ｃｍ２以上であることが好ましい。低照度露光部３ａは２００００Ｗ／ｃｍ２未満が好ましく、さらに１００００Ｗ／ｃｍ２以下であることが好ましい。
高照度露光を行うことで、ラジカル活性種が短時間で高濃度に発生し、ラジカル活性種同士の再結合による失活が優位となり、硬化が不十分となるため、現像液にて現像され樹脂の高さが低くなるため、配線パターン溝の形成が可能となる。
図１０（ｏ）に示すように、現像によって、低照度露光部３ａ下に硬化部４１ａ、高照度露光部３ｂ下に配線パターン溝４１ｂ、未露光部３ｃ下にビアホール４１ｃが形成される。
次に、必要に応じて、配線パターン溝４１ｂやビアホール４１ｃの底部の樹脂残渣除去のためプラズマ処理を行う。
その後、表面にスパッタリング法もしくは無電解めっきによりシード層５を形成する。
その後、図１１（ｐ）に示すように、電解銅めっきにより配線パターン溝４１ｂおよびビアホール４１ｃが埋まるまでめっき処理を施し、電解銅めっき層８を形成する。
その後、図１１（ｑ）に示すように、余剰に析出させた電解銅めっきを物理研磨または化学研磨により除去することで、ネガ型感光性絶縁樹脂２に半導体チップ間接続配線４５ｂおよびビア４５ｃを形成する。
その後、図１１（ｒ）に示すように、ソルダーレジスト９を塗布もしくはラミネートにより形成する。
その後、図１２（ｓ）に示すように、露光現像によりビア４５ｃ上と半導体チップ間接続配線４５ｂの半導体チップ接続予定部分の上に、開口１０を形成する。
その後、図１２（ｔ）に示すように、ソルダーレジスト９上の開口１０部をＦＣ（フリップチップ）パッドとするため、ソルダーレジスト９上の開口部１０底部には必要に応じてニッケル、パラジウム、金、チタン、タングステンなどの表面処理１１を施しても良い。
その後、図１２（ｕ）に示すように、ソルダーレジスト９上の開口部１０にはんだペーストをスクリーン印刷、もしくは、フラックスをスクリーン印刷した後、はんだボールをボール振込みし、リフローさせてはんだバンプ１２を形成し、配線基板１００が形成される。場合によって、このはんだバンプ１２はコイニングによる平坦化を行う。
その後、図１３（ｕ）に示すように、半導体チップ１３を、半導体チップ１３のバンプと、配線基板１００のはんだバンプ１２の位置を合わせ、図１３（ｗ）に示すように、半導体チップ１３を配線基板１００に実装することで、半導体チップ１３のバンプと配線基板１００のはんだバンプ１２の電気的接続と、半導体チップ１３間が電気的に接続される半導体パッケージ１０００が形成される。
（第３の実施形態）
図１４に示すように、ベース配線基板１がビルドアップ層のみで形成され、下部に接続端子であるボールパッド１４を有する微細配線基板であっても、本発明の実施が可能である。
図１４に示すように、ベース配線基板１がビルドアップ層のみで形成され、下部に接続端子であるボールパッド１４を有する微細配線基板であっても、本発明の実施が可能である。
半導体チップを搭載し、半導体チップ間を接続する配線を有する配線基板において、半導体チップ電極に接続する部位の小径化と半導体チップ間接続配線の狭ピッチ配置が可能で、信号線増加が可能となり、信号伝送量の増加ができる配線基板を提供できる。
また、一括して、半導体チップ間接続配線とビアが形成できるので工程簡略化によるタクト、コスト削減が図られる。また従来あったビア―ランド間の位置ずれによる歩留まり
低下リスクを低減できる。
低下リスクを低減できる。
以下、実施例を用いて、本発明の効果を検証する。また、本発明は、以下の実施例に限定されるものではない。
表裏が電気的に導通しているコア基板にネガ型感光性絶縁樹脂２をスピンコーター用いて２４００ｒｐｍの回転数にて塗工した。その後、プリベークをして厚さ１０ｕｍ程度の感光性絶縁樹脂層を形成した。
このネガ型感光性絶縁樹脂２層を１００００Ｗ／ｃｍ２以上の照度で露光が可能なレーザー光源の直描露光装置を用いて、１５０００〜６５０００Ｗ／ｃｍ２の範囲で照度を変えて露光した。露光パターンには光を照射しない直径５０μｍφ（データ上での寸法）の円形パターンによるビアホールとビアホールを接続するラインパターンを用いた。
その後、スピンコーター上でパドル現像２０秒を２回実施し、未露光部分を溶解除去し、ビアホールおよび配線パターン溝を形成した。配線パターン溝の深さを白色干渉光学計（Ｚｙｇｏ）により測定し樹脂厚さＴ［μｍ］を測定した。その結果を表１に示した。
測定の結果、１５０００Ｗ／ｃｍ２では樹脂厚みは減少しなかったが、２５０００Ｗ／ｃｍ２以上では樹脂の厚みが減少し、配線パターン溝が形成されていた。
ネガ型感光性樹脂層を硬化させるため、窒素雰囲気下において、３００℃で１時間キュアを実施した。
その後、ビアホール底部の残渣を除去するため、酸素プラズマ処理を８００秒実施した。
続いて、表面にシード層を形成するため、スパッタリング法を用いてシード層を形成した。シード層にはチタンを５０ｎｍ、銅を１００ｎｍ形成した。
その後、硫酸銅電解銅めっきを用いて、ビアホールおよび配線パターン溝に銅めっきを充填した。
ビアホール、配線パターン幅よりも厚く析出した銅めっきをＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって、研磨することで平坦化処理を施した。これにより、配線パターンおよびランドが形成される。
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって、研磨することで平坦化処理を施した。これにより、配線パターンおよびランドが形成される。
さらに、フィルム状ソルダーレジストをロールラミネートでラミネートした後、直描露光装置にてビアホール上に開口パターンを形成した。
ビアホール上の開口底部に表面処理として、無電解Ｎｉ／Ｐｄ／Ａｕめっきを成膜した。
さらに、形成した開口部にはんだペーストをスクリーン印刷、もしくは、フラックスをスクリーン印刷した後、はんだボールをボール振込みし、リフローさせてはんだバンプを形成する。
その後、半導体チップを実装することで、半導体チップ間を接続することが可能となる多層配線基板を作製できることが示された。
その後、半導体チップを実装することで、半導体チップ間を接続することが可能となる多層配線基板を作製できることが示された。
１・・・ベース配線基板
２・・・ネガ型感光性絶縁樹脂
３ａ・・・低照度露光部
３ｂ・・・高照度露光部
３ｃ・・・未露光部
４ａ・・・硬化部
４ｂ・・・配線パターン溝
４ｃ・・・ビアホール
５・・・シード層
７ｂ・・・半導体チップ間接続配線
７ｃ・・・ビア
８・・・電解銅めっき
９・・・ソルダーレジスト
１０・・・ソルダーレジスト開口部
１１・・・表面処理
１２・・・はんだバンプ
１３・・・半導体チップ
１４・・・ボールパッド
２０・・・接続ビア
３０・・・接続端子
３１・・・接続端子
４１ａ・・・硬化部
４１ｂ・・・配線パターン溝
４１ｃ・・・ビアホール
４５ｂ・・・半導体チップ間接続配線
４５ｃ・・・ビア
１００・・・配線基板
１０００・・・パッケージ基板
２・・・ネガ型感光性絶縁樹脂
３ａ・・・低照度露光部
３ｂ・・・高照度露光部
３ｃ・・・未露光部
４ａ・・・硬化部
４ｂ・・・配線パターン溝
４ｃ・・・ビアホール
５・・・シード層
７ｂ・・・半導体チップ間接続配線
７ｃ・・・ビア
８・・・電解銅めっき
９・・・ソルダーレジスト
１０・・・ソルダーレジスト開口部
１１・・・表面処理
１２・・・はんだバンプ
１３・・・半導体チップ
１４・・・ボールパッド
２０・・・接続ビア
３０・・・接続端子
３１・・・接続端子
４１ａ・・・硬化部
４１ｂ・・・配線パターン溝
４１ｃ・・・ビアホール
４５ｂ・・・半導体チップ間接続配線
４５ｃ・・・ビア
１００・・・配線基板
１０００・・・パッケージ基板
Claims (6)
- 両面に接続端子と前記接続端子間の電気的導通をとる接続ビアを備えるベース配線基板の片面上面に２つ以上の半導体チップを搭載する配線基板であって、
前記半導体チップ間を接続する半導体チップ間接続配線と、
前記接続ビア上のビアと、
を備え、前記半導体チップ間接続配線上面と前記接続ビア上のビア上面が同一の面内になる層を、１層以上、有することを特徴とする配線基板。 - 請求項１に記載の配線基板の製造方法であって、
ネガ型感光性絶縁樹脂を両面に接続端子を持ち両面端子間の電気的導通をとる接続ビアを有するベース配線基板上面に塗布するネガ型感光性絶縁樹脂塗布工程と、
前記ネガ型感光性絶縁樹脂面に低照度露光部、高照度露光部、未露光部を設け、露光する露光工程と、
露光された前記ネガ型感光性絶縁樹脂を現像液により現像し、前記低照度露光部は、前記ネガ型感光性絶縁樹脂において全厚残存し、前記高照度露光部は、前記ネガ型感光性絶縁樹脂において表面から部分除去、前記未露光部は前記ネガ型感光性絶縁樹脂において全厚除去となる、現像工程と、
前記現像工程で、開口した部分を導体で埋め、前記高照度露光部は半導体チップ間接続配線を、前記未露光部は接続ビアの上のビアを、形成するフィリング工程と、
を有することを特徴とする配線基板の製造方法。 - 前記ネガ型感光性絶縁樹脂が反応性モノマー、反応性オリゴマー、バインダーポリマーなどの樹脂成分と、ラジカル重合開始剤やカチオン重合開始剤や増感剤などのいずれかの成分が含まれることを特徴とする請求項２に記載の配線基板の製造方法。
- 前記低照度露光部および前記高照度露光部は、少なくとも２回以上に分割して露光することを特徴とする請求項２に記載の配線基板の製造方法。
- 前記低照度露光部および高照度露光部を、直描露光装置により一括露光することを特徴とする請求項２に記載の配線基板の製造方法。
- 前記低照度露光部への露光照度は１００００Ｗ／ｃｍ２以下であり、前記高照度露光部の露光照度は２００００Ｗ／ｃｍ２以上であることを特徴とする請求項２に記載の配線基板の製造方法。
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