JP2019161105A - 半導体装置 - Google Patents
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
【課題】基板や接着層からの放射線による影響を抑制することができる半導体装置を提供する。【解決手段】本実施形態による半導体装置は、基板を備える。半導体チップは、その第1面上に半導体素子を有する。半導体チップは、第1面とは反対側の第2面を基板の上面に向けて該基板上に設けられている。金属層は、半導体チップの第2面と基板の上面との間に設けられている。金属層には、α線の飛程においてシリコン単結晶よりも短い金属材料を用いている。【選択図】図2
Description
本実施形態は、半導体装置に関する。
半導体装置は、基板上に搭載された半導体チップを有し、この半導体チップを樹脂で封止することによってパッケージ化されている。基板にはガラス繊維を含む樹脂材料が用いられる。また、半導体チップと基板との間にはガラスフィラーを含む接着層が介在することがある。このような基板や接着層に含まれるガラス材料は、α線等の放射線を放出する場合がある。
基板や接着層からの放射線による影響を抑制することができる半導体装置を提供する。
本実施形態による半導体装置は、基板を備える。半導体チップは、その第1面上に半導体素子を有する。半導体チップは、第1面とは反対側の第2面を基板の上面に向けて該基板上に設けられている。金属層は、半導体チップの第2面と基板の上面との間に設けられている。金属層には、α線の飛程においてシリコン単結晶よりも短い金属材料を用いている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1は、第1実施形態による半導体装置1の構成例を示す断面図である。半導体装置1は、例えば、NAND型EEPROM(Electrically Erasable Programmable Read-Only Memory)等のような半導体メモリでよい。この場合、半導体装置1は、メモリコントローラCNTと、積層された複数のメモリチップCHとを1つのパッケージ内に備えている。さらに半導体装置1は、基板11と、ワイヤW、樹脂層12、13と、金属バンプBと、接着層DAF(Die Attachment Film)とを備えている。
図1は、第1実施形態による半導体装置1の構成例を示す断面図である。半導体装置1は、例えば、NAND型EEPROM(Electrically Erasable Programmable Read-Only Memory)等のような半導体メモリでよい。この場合、半導体装置1は、メモリコントローラCNTと、積層された複数のメモリチップCHとを1つのパッケージ内に備えている。さらに半導体装置1は、基板11と、ワイヤW、樹脂層12、13と、金属バンプBと、接着層DAF(Die Attachment Film)とを備えている。
基板11は、複数の配線層112a〜112cと、樹脂層110と、ソルダレジスト層SRa、SRbとを備えている。配線層112a〜112cは、任意のワイヤWと任意の金属バンプBとの間を電気的に接続するように配線されている。配線層112a〜112cには、例えば、銅、タングステン等の導電性金属を用いている。樹脂層110は、配線層112a〜112cの間、あるいは、それらの表面に設けられている。樹脂層110には、例えば、ガラスエポキシ樹脂等のガラス繊維に樹脂を含有させた絶縁性のガラス樹脂材料を用いている。
基板11の上面Ft上には、メモリコントローラCNTおよび複数のメモリチップCHが積層されている。半導体チップとしてのメモリコントローラCNTは、積層された複数のメモリチップCHの下に設けられており、樹脂層13で被覆されている。メモリコントローラCNTは、複数のメモリチップCHの動作を制御する。樹脂層13の上には、複数のメモリチップCHが樹脂層13によって接着されている。複数のメモリチップCHは、接着層DAFによって縦方向(基板11の上面Ftに対して略垂直方向)に積層されている。
複数のメモリチップCHは、図1に示すように、階段状にずらされて積層され、さらに途中から逆方向にずらされて積層されている。これにより、メモリチップCHの電極パッド(図示せず)上に他のメモリチップCHが重複することを抑制し、ワイヤWが各メモリチップCHの電極パッドに接続可能とする。メモリチップCHは、例えば、それぞれ同一構成を有するメモリチップでよい。メモリチップは、例えば、メモリセルを三次元的に配列した立体型メモリセルアレイを有するNAND型EEPROMチップであってもよい。
ワイヤWは、メモリコントローラCNTまたはメモリチップCHの電極パッドと基板11の配線層112a上の電極パッド(図示せず)との間にボンディングされ、それらの間を電気的に接続する。ワイヤWには、例えば、金等の導電性金属を用いている。
樹脂層12は、メモリチップCHおよびワイヤWを基板11および樹脂層13上において封止する。これにより、樹脂層12は、外部からの衝撃や外気からメモリコントローラCNT、メモリチップCHおよびワイヤWを保護する。
金属バンプBは、上面Ftとは反対側の基板11の下面Fbに設けられており、配線層112cの一部に電気的に接続されている。金属バンプBは、半導体装置1を外部の実装基板(図示せず)等に電気的に接続するために設けられている。金属バンプBには、例えば、はんだ等の導電性金属を用いている。
図2は、図1の破線枠C内の構成をより詳細に示す断面図である。半導体装置1は、メモリコントローラCNTと基板11との間に設けられた金属層50および接着層DAFをさらに備えている。
基板11は、上面Ft側に設けられたソルダレジスト層SRaと、下面Fb側に設けられたソルダレジスト層SRbをとさらに備えている。ソルダレジスト層SRa、SRbは、例えば、ガラスフィラーを含む場合がある。メモリコントローラCNTは、ソルダレジスト層SRaの上方に設けられている。
メモリコントローラCNTは、第1面F1と第1面F1の反対側にある第2面F2とを有する。メモリコントローラCNTの第1面F1上には、半導体素子(図示せず)が設けられている。例えば、メモリコントローラCNTは、メモリチップCHを制御するための制御回路、あるいは、データを一時的に格納するSRAM等を半導体素子として備えている。メモリコントローラCNTは、第2面F2を基板11の上面Ftに向けて該基板11上に接着されている。
金属層50は、メモリコントローラCNTの第2面F2と基板11の上面Ftとの間に設けられている。本実施形態において、金属層50は、メモリコントローラCNTの第2面F2の全面を被覆するように設けられている。金属層50には、α線の飛程においてシリコン単結晶よりも短い金属材料を用いている。例えば、或る材料の密度をρとし、空気中におけるα線の飛程をRとし、該材料の原子量をAとすると、この材料におけるα線の飛程Rsは式1で表される。式1は、所謂、ブラッグ-クリーマンの式である。
Rs=(3.2×10−4×R×A1/2)/ρ (式1)
金属層50の材料は、そのRsがシリコン単結晶のRsよりも小さくなるように選択される。
Rs=(3.2×10−4×R×A1/2)/ρ (式1)
金属層50の材料は、そのRsがシリコン単結晶のRsよりも小さくなるように選択される。
ここで、金属層50に、α線の飛程においてシリコン単結晶よりも短い金属材料を用いる理由について説明する。
α線は、半導体チップのシリコン基板が薄いと、そのシリコン基板を透過して半導体チップの表面の回路に到達する。この場合、α線は、半導体チップの回路を誤動作させ、ソフトエラーを引き起こすおそれがある。これに対し、α線等の放射線の少ない材料で基板を構成することも考えられる。しかし、このような基板材料は高価であり、反りや信頼性等の特性において問題がある。
このように、基板11およびソルダレジスト層SRa、SRbは、ガラス繊維またはガラスフィラーを含み、α線等の放射線を放出する場合がある。例えば、α線は、メモリコントローラCNTのシリコン基板を透過して、その第1面F1上に設けられたSRAM等の回路に達する場合がある。この場合、メモリコントローラCNTのSRAMに格納されているデータに悪影響を与え、ソフトエラーが発生するおそれがある。
メモリコントローラCNTに用いられるシリコン基板は、半導体装置1の微細化に伴って薄膜化されており、約30μm〜40μm程度となっている。基板11のソルダレジスト層SRaや樹脂層110からのα線は、約40μm以下の膜厚の薄いシリコン基板を透過し、メモリコントローラCNTの回路に到達し得る。
そこで、本実施形態による半導体装置1は、メモリコントローラCNTと基板11との間に、α線の飛程においてシリコン単結晶よりも短い金属層50を設けている。これにより、金属層50がα線を吸収し、α線がメモリコントローラCNTの第1面F1に設けられたSRAM等の回路に達することを抑制できる。その結果、メモリコントローラCNTのSRAMのデータ消失や回路の誤動作を抑制することができる。
α線の飛程においてシリコン単結晶よりも短い金属材料としては、例えば、銅またはニッケルが考えられる。また、金属層50の材料として銅またはニッケルを用いた場合、金属層50の膜厚は、例えば、数μm〜20μmでよい。
金属層50を第2面F2に備えたメモリコントローラCNTは、接着層DAFによってソルダレジスト層SRa上に接着されている。
ワイヤWは、メモリコントローラCNTの第1面F1上の電極パッド114と配線層112a上の電極パッド116との間に電気的に接続されている。樹脂層13は、最下層のメモリチップCHを基板11上に接着し、かつ、メモリコントローラCNTおよびワイヤWを被覆し保護している。
次に、本実施形態による半導体装置1の製造方法を説明する。
図3(A)〜図6(B)は、第1実施形態による半導体装置1の製造方法の一例の概略を示す斜視図および断面図である。まず、シリコン基板101の第1面F1上に半導体素子を形成する。半導体素子は、メモリコントローラCNTに必要な回路素子である。
次に、図3(A)に示すように、CMP(Chemical Mechanical Polishing)法等を用いて、シリコン基板101の第2面F2を研磨する。これにより、シリコン基板101は、約20μm〜40μmの厚みに薄膜化される。
次に、図3(B)に示すように、シリコン基板101の第2面F2上に金属層50を形成する。これにより、シリコン基板101の第2面F2上に金属層50が形成される。金属層50は、例えば、スパッタ法、めっき法等を用いて成膜される。金属層50は、上述の通り、例えば、数μm〜20μmの膜厚を有する銅またはニッケルである。
次に、図4(A)に示すように、金属層50上に接着層DAFを貼付する。次に、ダイシングテープ(図示せず)をシリコン基板101の第2面F2側の金属層50に貼付する。あるいは、接着層DAFを貼付したダイシングテープを、シリコン基板101の第2面F2側の金属層50に貼付する。
次に、図4(B)に示すように、ダイシングブレードあるいはダイシングレーザ等を用いて、シリコン基板101をチップ単位に個片化する。これにより、メモリコントローラCNTのチップが完成する。
次に、基板11を準備する。基板11は、上面Ftおよび下面Fbにそれぞれソルダレジスト層SRa、SRbを有する。リソグラフィ技術を用いて、ソルダレジスト層SRa、SRbは図5(A)に示すように加工されている。
次に、図4(B)に示す個片化されたメモリコントローラCNTのチップを基板11のソルダレジスト層SRa上に載置する。このとき、メモリコントローラCNTは、接着層DAFによってソルダレジスト層SRa上に接着される。金属層50は、メモリコントローラCNTの第2面F2と接着層DAFとの間に介在する。金属層50は、上述の通り、例えば、銅、ニッケル等のように、式1のRsにおいてシリコン単結晶よりも小さな材料である。金属層50の膜厚は、例えば、数μm〜20μmである。これにより、金属層50は、基板11からのα線がメモリコントローラCNTの第1面F1側に設けられた回路まで到達することを抑制する。
次に、図5(B)に示すように、メモリコントローラCNTの電極パッド114と基板11の電極パッド116との間をワイヤWで接続する。
次に、最下層のメモリチップCHの裏面に樹脂層13を貼付または塗布し、該メモリチップCHをメモリコントローラCNTおよびワイヤW上に載せる。これにより、最下層のメモリチップCHを基板11上に接着するとともに、図6(A)に示すように、メモリコントローラCNTおよびワイヤWを樹脂層13で封止する。
次に、図示しないが、裏面に接着層DAFを有する複数のメモリチップCHを最下層のメモリチップCH上に積層する。次に、複数のメモリチップCHと基板11との間をワイヤWで接続する。さらに、複数のメモリチップCHおよびワイヤWを樹脂層12で封止する。これにより、図1に示す基板11の第1面F1より上の構造が形成される。
次に、ソルダレジスト層SRbが除かれた領域に金属バンプBを形成する。これにより、金属バンプBは、配線層112cに電気的に接続され、図1に示す本実施形態による半導体装置1が完成する。
以上のように、本実施形態による半導体装置1は、メモリコントローラCNTと基板11との間に、α線の飛程においてシリコン単結晶よりも短い金属層50を設けている。これにより、金属層50がα線を吸収し、α線がメモリコントローラCNTの第1面F1に設けられたSRAM等の回路に達することを抑制できる。その結果、メモリコントローラCNTのSRAMのデータ消失や回路の誤動作を抑制することができる。
図7は、α線の飛程を示すグラフである。縦軸は、α線の飛程を示す。横軸は、α線のエネルギーを示す。このグラフを参照すると、α線の飛程Rsは、シリコン単結晶、シリコン酸化膜、ポリイミド、アルミニウムよりも銅において明確に小さいことが分かる。このグラフでは図示しないが、ニッケルについても、銅と同程度にRsが小さいことが分かっている。従って、メモリコントローラCNTと基板11との間に、銅またはニッケルのような金属層50を設けることによって、基板や接着層からのα線による誤動作を抑制しつつ、半導体装置1の厚みを薄くすることができる。
また、本実施形態によれば、基板11は、例えば、ガラスエポキシ樹脂等のガラス繊維を含む樹脂基板であってもよく、各パッケージに適した安価な基板を選択することができる。
(第2実施形態)
図8は、第2実施形態による半導体装置1の構成例を示す断面図である。第2実施形態では、金属層50は、メモリコントローラCNTの第2面F2と基板11の上面Ftとの間において、2つの接着層DAF1、DAF2の間に挟まれている。
図8は、第2実施形態による半導体装置1の構成例を示す断面図である。第2実施形態では、金属層50は、メモリコントローラCNTの第2面F2と基板11の上面Ftとの間において、2つの接着層DAF1、DAF2の間に挟まれている。
第1接着層DAF1は、基板11の上面Ft上に設けられている。第2接着層DAF2は、メモリコントローラCNTの第2面F2に設けられている。金属層50は、第1接着層DAF1と第2接着層DAF2との間に設けられている。即ち、金属層50および接着層DAF1、DAF2が三層構造としてメモリコントローラCNTと基板11との間に設けられている。
第2実施形態のその他の構成は、第1実施形態の対応する構成と同様でよい。これにより、第2実施形態は、第1実施形態と同様の効果を得ることができる。
図9(A)および図9(B)は、第2実施形態による半導体装置1の製造方法の一例を示す斜視図である。まず、図3(A)を参照して説明したように、シリコン基板101の第1面F1上に半導体素子を形成する。次に、CMP法等を用いて、シリコン基板101の第2面F2を研磨する。
次に、図9(A)に示すように、ダイシングテープ60上に第1接着層DAF1を載せ、第1接着層DAF1上に金属層50を載せ、さらに金属層50上に第2接着層DAF2を載せる。
次に、図9(B)に示すように、シリコン基板101の第2面F2を第2接着層DAF2側に向けて、シリコン基板101を第2接着層DAF2上に接着する。これにより、シリコン基板101の第2面F2と基板11の上面Ftとの間に、第1接着層DAF1、金属層50、第2接着層DAF2からなる三層構造が形成される。金属層50自体の構成は、第1実施形態のそれと同様でよい。
次に、図4(B)に示すように、ダイシングによりシリコン基板101をチップ単位に個片化する。その後、図5(A)〜図6(B)を参照して説明した工程を経て、第2実施形態による半導体装置1が得られる。シリコン基板101の第2面F2と基板11の上面Ftとの間に、金属層50が設けられていることによって、第2実施形態は、第1実施形態と同様の効果を得ることができる。
尚、第1および第2実施形態による半導体装置1では、基板11の上面Ft上に設けられている半導体チップは、メモリコントローラCNTである。従って、α線から保護すべき半導体チップは、メモリコントローラCNTである。しかし、基板11の上面Ft上にメモリチップCHが搭載される場合、α線から保護すべき半導体チップは、メモリチップCHとなる。即ち、半導体チップは、メモリコントローラCNT、または、複数のメモリチップCHの積層体のいずれでもよい。
また、上記実施形態では、半導体装置1は、半導体メモリである。しかし、本実施形態による半導体装置は半導体メモリ以外の半導体装置であってもよい。
また、上記実施形態では、半導体装置1は、半導体メモリである。しかし、本実施形態による半導体装置は半導体メモリ以外の半導体装置であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 半導体装置、 CNT メモリコントローラ、 CH メモリチップ、 11 基板、 W ワイヤ、 12,13,110 樹脂層、 B 金属バンプ、 DAF 接着層、 112a〜112c 配線層、 SRa,SRb ソルダレジスト層、 50 金属層
Claims (8)
- 基板と、
第1面上に半導体素子を有し、前記第1面とは反対側の第2面を前記基板の上面に向けて該基板上に設けられた半導体チップと、
前記半導体チップの前記第2面と前記基板の上面との間に設けられた金属層とを備え、
前記金属層には、α線の飛程においてシリコン単結晶よりも短い金属材料を用いている、半導体装置。 - 或る材料の密度をρとし、空気中におけるα線の飛程をRとし、該材料の原子量をAとすると、該材料におけるα線の飛程をRsは式1で表され、
Rs=(3.2×10−4×R×A1/2)/ρ (式1)
前記金属層のRsは、シリコン単結晶のRsよりも小さい、請求項1に記載の半導体装置。 - 前記金属層には、銅またはニッケルを用いている、請求項1または請求項2に記載の半導体装置。
- 前記金属層の膜厚は、20μm以下である、請求項1から請求項3のいずれか一項に記載の半導体装置。
- 前記基板には、ガラス繊維に樹脂を含有させたガラス樹脂材料を用いている、請求項1から請求項4のいずれか一項に記載の半導体装置。
- 前記基板の上面上に設けられたソルダレジスト層をさらに備え、
前記ソルダレジスト層は、ガラスフィラーを含む、請求項1から請求項4のいずれか一項に記載の半導体装置。 - 前記金属層は、前記半導体チップの前記第2面に設けられている、請求項1から請求項6のいずれか一項に記載の半導体装置。
- 前記基板の上面上に設けられた第1接着層と、
前記半導体チップの前記第2面に設けられた第2接着層とをさらに備え、
前記金属層は、前記第1接着層と前記第2接着層との間に設けられている、請求項1から請求項6のいずれか一項に記載の半導体装置。
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