TWI487436B - 承載基板及其製作方法 - Google Patents

承載基板及其製作方法 Download PDF

Info

Publication number
TWI487436B
TWI487436B TW102116745A TW102116745A TWI487436B TW I487436 B TWI487436 B TW I487436B TW 102116745 A TW102116745 A TW 102116745A TW 102116745 A TW102116745 A TW 102116745A TW I487436 B TWI487436 B TW I487436B
Authority
TW
Taiwan
Prior art keywords
layer
conductive
towers
circuit
copper foil
Prior art date
Application number
TW102116745A
Other languages
English (en)
Other versions
TW201444426A (zh
Inventor
Chun Ting Lin
Original Assignee
Unimicron Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unimicron Technology Corp filed Critical Unimicron Technology Corp
Priority to TW102116745A priority Critical patent/TWI487436B/zh
Priority to US13/965,194 priority patent/US9661761B2/en
Publication of TW201444426A publication Critical patent/TW201444426A/zh
Application granted granted Critical
Publication of TWI487436B publication Critical patent/TWI487436B/zh
Priority to US15/488,519 priority patent/US10820426B2/en

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67259—Position monitoring, e.g. misposition detection or presence detection
    • H01L21/67265—Position monitoring, e.g. misposition detection or presence detection of substrates stored in a container, a magazine, a carrier, a boat or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H01L21/67346—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders characterized by being specially adapted for supporting a single substrate or by comprising a stack of such individual supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67763—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations the wafers being stored in a carrier, involving loading and unloading
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67784—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations using air tracks
    • H01L21/6779—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations using air tracks the workpieces being stored in a carrier, involving loading and unloading
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0376—Etching temporary metallic carrier substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

承載基板及其製作方法
本發明是有關於一種基板及其製作方法，且特別是有關於一種適於承載元件的承載基板及其製作方法。
一般來說，習知承載基板上所形成連接封裝體的銅柱以及連接晶片的銅柱是透過兩次圖案化電鍍程序所形成。然而，由於是透過以圖案化乾膜做為電鍍罩幕，而在圖案化乾膜所暴露出的線路層上電鍍形成多個個自獨立的銅柱，因此容易因為製程變異的關係而使得所形成的銅柱彼此間具較差的高度均勻性(uniformity)，或者是，具較差的共平面性(coplanarity)。如此一來，於後續承載基板透過銅柱來電性連接封裝體與/或晶片時，易降低銅柱與封裝體或晶片之間的接合可靠度(reliability)。
本發明提供一種承載基板及其製作方法，其導電塔具有較佳的高度均勻性或共平面性。
本發明揭示一承載基板，其包括一絕緣層、多個導電塔、一線路結構層以及一防銲層。絕緣層具有彼此相對的一第一表面與一第二表面以及多個從第一表面延伸至第二表面的第一開孔，其中每一第一開孔的孔徑由絕緣層的第一表面朝向第二表面逐漸變大。導電塔配置於絕緣層的第一表面上。每一導電塔具有彼此相對的一端面與一底面，且每一導電塔的直徑由端面往底面逐漸變大。導電塔包括多個第一導電塔以及多個環繞第一導電塔的第二導電塔，且每一第二導電塔的直徑大於每一第一導電塔的直徑。線路結構層配置於絕緣層的第二表面上，且包括至少一介電層、至少二線路層及多個導電孔。介電層與線路層交替堆疊。線路層的其中一者係配置於絕緣層的第二表面上，導電孔包括延伸自線路層並配置於第一開孔中且延伸至導電塔的多個第一導電孔，導電孔更包括貫穿介電層且與線路層電性連接之多個第二導電孔。第一導電通孔的直徑由絕緣層的第一表面往第二表面逐漸變大。每一第二導電塔對接至少兩個第一導電孔，而每一第一導電塔對接一個第一導電孔。第一導電孔與第一導電塔及第二導電塔的鄰接處存在有界面，且第一導電塔與第二導電塔的剖面輪廓為凹狀，而第一導電孔的剖面輪廓為平狀或凸狀。
在本發明的一實施例中，上述的第一導電塔的高度等於或低於第二導電塔的高度。
本發明另揭示一承載基板，其包括一線路結構層、一第一防銲層、一第二防銲層以及多個導電塔。線路結構層包括一核 心結構層、一第一線路層以及一第二線路層。核心結構層具有彼此相對的一上表面以及一下表面。第一線路層配置於上表面上且暴露出部分上表面。第二線路層配置於下表面上且暴露出部分下表面。第一防銲層配置於第一線路層及其所暴露出的上表面上。第一防銲層具有多個暴露出部分第一線路層的第一開孔。第二防銲層配置於第二線路層及其所暴露出的下表面上。第二防銲層具有多個暴露出部分第二線路層的第二開孔。導電塔配置於第一開孔且高出於第一防銲層表面。導電塔連接第一開孔所暴露出的第一線路層，其中每一導電塔的直徑由遠離第一開孔朝向靠近第一開孔的方向逐漸變大。導電塔包括多個第一導電塔以及多個環繞第一導電塔的第二導電塔，且第二導電塔的直徑大於第一導電塔的直徑。
在本發明的一實施例中，上述的第一導電塔的高度等於或低於與第二導電塔的高度。
在本發明的一實施例中，上述第一開孔在第一防銲層的表面上的尺寸為D，每一導電塔的端面至第一防銲層表面的高度差介於1/5D至3/4D之間，而每一導電塔的端面的寬度介於1/3D至3/4D之間，且每一導電塔暴露於每一第一開孔的下緣至第一防銲層表面的高度差介於0D至1/3D之間。
本發明揭示一承載基板的製作方法，其包括以下製程步驟。分別壓合一銅箔結構於一核心介電層的相對一上表面與一下表面上，其中每一銅箔結構包括一第一銅箔層、一離型層以及一 第二銅箔層，第一銅箔層的厚度小於第二銅箔層的厚度。離型層位於第一銅箔層與第二銅箔層之間，且第一銅箔層位於核心介電層的上表面與下表面上。分別形成一絕緣層於相對的銅箔結構上，其中每一絕緣層具有彼此相對的一第一表面與一第二表面，以及形成多個從第一表面延伸至第二表面的第一開孔，且每一絕緣層的第一表面係接合於每一第二銅箔層上。分別形成一第一導電結構於相對的絕緣層上，其中每一第一導電結構包括形成於第一開孔的多個第一導電孔以及一形成於絕緣層的第二表面的一部分上的第一線路層。於相對的第一線路層及相對的絕緣層的第二表面的另一部分上分別形成一增層結構，每一增層結構包括至少一介電層、一形成於介電層上的第二導電結構，其中第二導電結構至少包括形成於介電層中且延伸至部分第一線路層的多個第二導電孔以及一形成於介電層的一部分上的第二線路層。移除第一銅箔層、離型層、核心介電層，以暴露出相對的第二銅箔層。形成一圖案化乾膜層於被暴露出的每一第二銅箔層上。以圖案化乾膜層為一蝕刻罩幕，蝕刻每一第二銅箔層而形成多個導電塔，其中導電塔形成於每一絕緣層的第一表面上。每一導電塔具有彼此相對的一端面與一底面，且每一導電塔的直徑由端面往底面逐漸變大。導電塔包括多個第一導電塔以及多個環繞第一導電塔的第二導電塔。每一第二導電塔對接至少兩個第一導電孔，而每一第一導電塔對接一個第一導電孔。移除圖案化乾膜。
在本發明的一實施例中，上述的製作方法更包括：於移 除第一銅箔層、離型層、核心介電層之後，且在形成圖案化乾膜層之前，移除每一第二銅箔層的一部分，而使每一第二銅箔層具有一第一厚度與一第二厚度，其中第二厚度大於第一厚度。形成導電塔時，第一導電塔的高度等於第一厚度，而第二導電塔的高度等於第二厚度。
本發明另揭示一承載基板的製作方法，其包括以下製程步驟。提供一線路結構層。線路結構層包括一核心結構層、一第一線路層以及一第二線路層。核心結構層具有彼此相對的一上表面以及一下表面。第一線路層配置於上表面上且暴露出部分上表面。第二線路層配置於下表面上且暴露出部分下表面。分別形成一第一防銲層與一第二防銲層於第一線路層及其所暴露出的上表面上與第二線路層及其所暴露出的下表面上。第一防銲層具有多個暴露出部分第一線路層的第一開孔，而第二防銲層具有多個暴露出部分第二線路層的第二開孔。形成一晶種層於第一防銲層上。晶種層覆蓋第一防銲層的表面、第一開孔的內壁、以及第一開孔所暴露出的第一線路層。形成一整面金屬層於晶種層上。形成一圖案化乾膜層於整面金屬層上，圖案化乾膜層暴露出部分整面金屬層。以圖案化乾膜層為一蝕刻罩幕，蝕刻整面金屬層而形成多個導電塔。導電塔形成於第一開孔且高出於第一防銲層的表面。導電塔連接第一開孔所暴露出的第一線路層。每一導電塔的直徑由遠離第一開孔朝向靠近第一開孔的方向逐漸變大。導電塔包括多個第一導電塔以及環繞第一導電塔的多個第二導電塔，第 二導電塔的直徑大於第一導電塔的直徑。移除圖案化乾膜層以及位於第一防銲層的表面上的晶種層。
在本發明的一實施例中，上述的製作方法更包括：在形成圖案化乾膜層之前，移除整面金屬層的一部分，而使整面金屬層具有一第一厚度與一第二厚度，其中第二厚度大於第一厚度。形成這些導電塔時，這些第一導電塔的高度等於第一厚度，而這些第二導電塔的高度等於第二厚度。
在本發明的一實施例中，上述第一開孔在第一防銲層的表面上的尺寸為D，每一導電塔的端面至第一防銲層的高度差介於1/5D至3/4D之間，而每一導電塔的端面的寬度介於1/3D至3/4D之間，且每一導電塔暴露於每一第一開孔的下緣至第一防銲層的表面的高度差介於0D至1/3D之間。
基於上述，由於本發明的導電塔是以圖案化乾膜層作為蝕刻罩幕，蝕刻具有均勻厚度的第二銅箔層所形成。因此，所形成的導電塔的高度具有較佳的高度均勻性或共平面性。如此一來，後續本發明的承載基板透過導電塔電性連接封裝體與/或晶片時，亦可使導電塔與封裝體以及銅柱與晶片之間具有較佳的接合可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧核心介電層
12‧‧‧上表面
14‧‧‧下表面
20‧‧‧銅箔結構
22‧‧‧第一銅箔層
24、24’‧‧‧第二銅箔層
26‧‧‧離型層
100a、100b、100c、100d‧‧‧承載基板
100’‧‧‧承載基板單元
110‧‧‧絕緣層
112‧‧‧第一表面
114‧‧‧第二表面
116‧‧‧第一開孔
120‧‧‧第一導電結構
122‧‧‧第一導電孔
124‧‧‧線路層
130、130a、130b‧‧‧介電層
140、140a、140b‧‧‧第二導電結構
142、142a、142b‧‧‧第二導電孔
144、144a、144b‧‧‧線路層
150‧‧‧防銲層
152‧‧‧第二開孔
160a、160b‧‧‧導電塔
161a、161b‧‧‧端面
162a、162b‧‧‧第一導電塔
163a、163b‧‧‧底面
164a、164b‧‧‧第二導電塔
170‧‧‧銲料
200a、200a’、200b、200c‧‧‧承載基板
210‧‧‧線路結構層
211‧‧‧上表面
212‧‧‧核心結構層
212a‧‧‧內層線路
212b‧‧‧核心介電層
213‧‧‧下表面
214‧‧‧第一線路層
216‧‧‧第二線路層
220a‧‧‧第一防銲層
221a‧‧‧第一表面
221b‧‧‧第二表面
222a‧‧‧第一開孔
222c‧‧‧第二開孔
220b‧‧‧第二防銲層
222b‧‧‧第三開孔
230a、230b‧‧‧晶種層
235‧‧‧阻擋層
240‧‧‧整面金屬層
240a‧‧‧導電塔
242‧‧‧第一導電塔
244‧‧‧第二導電塔
250a‧‧‧第一表面處理層
250b‧‧‧第二表面處理層
260a、260b‧‧‧銲料
B、B1、B2‧‧‧盲孔
D‧‧‧開孔的尺寸
L‧‧‧線路結構層
L’‧‧‧增層結構
H1、H1’、H2、H2’、H3、H4、H5、H6‧‧‧高度
M、M’‧‧‧圖案化乾膜
O‧‧‧開孔
S‧‧‧鋼板
T1、T2‧‧‧厚度
圖1A繪示為本發明的一實施例的一種承載基板的剖面示意圖。
圖1B繪示為本發明的另一實施例的一種承載基板的剖面示意圖。
圖2A繪示為本發明的另一實施例的一種承載基板的剖面示意圖。
圖2B繪示為本發明的另一實施例的一種承載基板的剖面示意圖。
圖3A至圖3J繪示為本發明的一實施例的一種承載基板的製作方法的剖面示意圖。
圖4A至圖4C繪示為本發明的另一實施例的一種承載基板的製作方法的局部步驟的剖面示意圖。
圖5A至圖5J繪示為本發明的另一實施例的一種承載基板的製作方法的剖面示意圖。
圖6A至圖6B繪示為本發明的另一實施例的一種承載基板的製作方法的局部步驟的剖面示意圖。
圖1A繪示為本發明的一實施例的一種承載基板的剖面示意圖。請參考圖1A，在本實施例中，承載基板100a包括一絕緣層110、一線路結構層L、一防銲層150以及多個導電塔160a。 詳細來說，絕緣層110具有彼此相對的一第一表面112與一第二表面114以及多個從第一表面112延伸至第二表面114的第一開孔116。此處，如圖1A所示，本實施例的第一開孔116的孔徑由絕緣層110的第一表面112朝向第二表面114逐漸變大。導電塔160a配置於絕緣層110的第一表面112上，其中每一導電塔160a具有彼此相對的一端面161a與一底面163a，且每一導電塔160a的直徑由端面161a往底面163a逐漸變大。本實施例的導電塔160a包括多個第一導電塔162a以及多個環繞第一導電塔162a的第二導電塔164a，其中第二導電塔164a的直徑大於第一導電塔162a的直徑。此處，第一導電塔162a的高度H1實質上等於第二導電塔164a的高度H2。
線路結構層L配置於絕緣層110的第二表面114上，且包括至少一介電層(圖1A中繪示三層介電層130、130a、130b)、至少二線路層(圖1A中繪示四層線路層124、144、144a、144b)及多個第二導電孔142、142a、142b。介電層130、130a、130b與線路層124、144、144a、144b交替堆疊。第二導電孔142、142a、142b貫穿介電層130、130a、130b且與線路層124、144、144a、144b電性連接。線路層124、144、144a、144b的其中一者(即線路層124)係配置於絕緣層110的第二表面114上，並具有配置於第一開孔116中且延伸至導電塔160a的多個第一導電孔122。第一導電孔122配置於絕緣層110的第一開孔116內且電性連接線路層124與第一導電塔162a以及電性連接線路層124與第二導電 塔164a。第一導電孔122的直徑由絕緣層110的第一表面112往第二表面114逐漸變大。特別是，在本實施例中，每一第二導電塔164a對接至少兩個第一導電孔122，而每一第一導電塔162a對接一個第一導電孔122。第一導電孔122與第一導電塔162a及第二導電塔164a的鄰接處存在有界面，且第一導電塔162a與第二導電塔164a的剖面輪廓為凹狀，而第一導電孔122的剖面輪廓為平狀或凸狀(未繪示)。此處，第一導電孔122與線路層124例如是屬同一第一導電結構120，而第二導電孔142、142a、142b分別與線路層144、144a、144b例如是屬同一第二導電結構140、140a、140b。防銲層150配置於線路結構層L的線路層144b上，且具有多個暴露出部分線路層144b的第二開孔152。
由於本實施例的第一導電塔162a的高度H1與第二導電塔164a的高度H2具有較佳的高度均勻性或共平面性，因此後續將晶片(未繪示)電性連接至本實施例的承載基板100a的第一導電塔162a上，或者是，將封裝體(未繪示)電性連接至第二導電塔164a上時，第一導電塔162a與晶片之間，或者是，第二導電塔164a與封裝體之間可具有較佳的接合可靠度。此外，由於本實施例的導電塔160a的直徑由端面161a往底面163a逐漸變大，即具有較大的接觸面積及提供較充足的下錫空間，因此後續所形成於導電塔160a上的銲料(未繪示)可具有較佳的結合力。
需說的是，本實施例並不限定線路結構層L的結構型態，雖然此處所提及的線路結構層L具體化具有三層介電層130、 130a、130b與四層線路層124、144、144a、144b。但於其他未繪示的實施例中，本領域的技術人員當可依據實際狀況增加或減少介電層與線路層的層數，以符合製程需求，此處不再逐一贅述。
圖1B繪示為本發明的另一實施例的一種承載基板的剖面示意圖。本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，本實施例不再重複贅述。請參考圖1B，本實施例的承載基板100b與前述實施例之承載基板100a主要的差異是在於：本實施例的導電塔160b中的第一導電塔162b的高度H1’實質上低於第二導電塔164b的高度H2’。
圖2A繪示為本發明的另一實施例的一種承載基板的剖面示意圖。請參考圖2A，在本實施例中，承載基板200a包括一線路結構層210、一第一防銲層220a、一第二防銲層220b以及多個導電塔240b。詳細來說，線路結構層210包括一核心結構層212、一第一線路層214以及一第二線路層216。核心結構層212具有彼此相對的一上表面211以及一下表面213。第一線路層214配置於上表面211上且暴露出部分上表面211。第二線路層216配置於下表面213上且暴露出部分下表面213。第一防銲層220a配置於第一線路層214及其所暴露出的上表面211上。第一防銲層220a具有多個暴露出部分第一線路層214的第一開孔222a。第二防銲層220b配置於第二線路層216及其所暴露出的下表面213 上。第二防銲層220b具有多個暴露出部分第二線路層216的第二開孔222b。
導電塔240a配置於第一防銲層220a的第一開孔222a且高出於第一防銲層220a表面。導電塔240a連接第一開孔222a所暴露出的第一線路層214，其中每一導電塔240a的直徑由遠離第一開孔222a朝向靠近第一開孔222a的方向逐漸變大。在本實施例中，導電塔240a包括多個第一導電塔242以及多個環繞第一導電塔242的第二導電塔244，其中第一導電塔242的高度等於或低於(未繪示)第二導電塔244的高度。第一開孔222a在第一防銲層220a的表面的尺寸為D，每一導電塔240a的端面至第一防銲層220a的高度差介於1/5D至3/4D之間，而每一導電塔240a的端面的寬度介於1/3D至3/4D之間，且每一導電塔240a暴露於各第一開孔222a的下緣至第一防銲層220a表面的高度差介於0D至1/3D之間。
由於本實施例的第一導電塔242的高度與第二導電塔244的高度皆具較佳高度均勻性或共平面性，因此後續將晶片(未繪示)電性連接至本實施例的承載基板200a的第一導電塔242上，或者是，將封裝體(未繪示)電性連接至第二導電塔244上時，第一導電塔242與晶片之間，或者是，第二導電塔244與封裝體之間可具有較佳的接合可靠度。此外，由於本實施例的導電塔240a的直徑由遠離第一開孔222a朝向靠近第一開孔222a的方向逐漸變大，即具有較大的接觸面積及提供較充足的下錫空間， 因此後續所形成於導電塔240a上的銲料(未繪示)可具有較佳的結合力。
圖2B繪示為本發明的另一實施例的一種承載基板的剖面示意圖。本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，本實施例不再重複贅述。請參考圖2B，本實施例的承載基板200a’與前述實施例之承載基板200a主要的差異是在於：本實施例的導電塔240a’的第一導電塔242’的高度H5實質上低於導電塔240a’的第二導電塔244’的高度H6。
以上僅介紹本發明的承載基板100a、100b、200a的結構，並未介紹本發明的承載基板100a、100b、200a的製作方法。對此，以下將以多個實施例來說明承載基板100a、100b、100c、100d、200a、200b、200c的製作方法，並配合圖式3A至3J、4A至4C、5A至5J以及6A至6B對承載基板100A的製作方法進行詳細的說明。
圖3A至圖3J繪示為本發明的一實施例的一種承載基板的製作方法的剖面示意圖。請先參考圖3A，依照本實施例的承載基板100a的製作方法，首先，分別壓合一銅箔結構20於一核心介電層10的相對一上表面12與一下表面14上。在本實施例中，每一銅箔結構20包括一第一銅箔層22、一第二銅箔層24以及一離型層26，第一銅箔層22的厚度小於第二銅箔層24的厚度，其 中離型層26位於第一銅箔層22與第二銅箔層24之間，且第一銅箔層22位於核心介電層10的上表面12與下表面14上。此處，第一銅箔層22的厚度例如是18微米，而第二銅箔層24的厚度例如是50微米。
接著，請參考圖3B，分別壓合一絕緣層110於相對的銅箔結構20上，其中每一絕緣層110具有彼此相對的一第一表面112與一第二表面114，以及形成多個從第一表面112延伸至第二表面114的第一開孔116。在本實施例中，第一開孔116的孔徑由絕緣層110的第一表面112朝向第二表面114逐漸變大。此處，絕緣層110的材質例如是ABF(Ajinomoto Build-up Film)樹脂，而絕緣層110是透過熱壓合的方式形成於銅箔結構20上。此外，第一開孔116例如是透過雷射鑽孔所形成。
接著，請參考圖3C，分別形成一第一導電結構120於相對的絕緣層110上，其中第一導電結構120包括形成於第一開孔116的多個第一導電孔122以及一形成於絕緣層110的第二表面114的一部分上的第一線路層124。此處，形成第一導電結構120的方法例如是電鍍法。
接著，請參考圖3D，於相對的第一線路層124及相對的絕緣層110的第二表面114的另一部分上分別形成一增層結構L’，增層結構L’包括至少一介電層130、一形成於介電層130上的第二導電結構140，其中第二導電結構140至少包括形成於介電層130中且延伸至部分第一線路層124的多個第二導電孔142 以及一形成於介電層130的一部分上的第二線路層144。
接著，請參考圖3E，可選擇性地依序重複圖3D的步驟，而形成具有三層介電層130、130a、130b、四層線路層124、144、144a、144b、多個第二導電孔142、142a、142b以及多個第一導電孔122的線路結構層L。如圖3E所示，介電層130、130a、130b與線路層124、144、144a、144b交替堆疊。第二導電孔142、142a、142b貫穿介電層130、130a、130b且位於盲孔B、B1、B2內，其中第二導電孔142、142a、142b與線路層124、144、144a、144b電性連接。此處，第二導電孔142a、142b分別與第二線路層144a、144b例如是屬同一第二導電結構140a、140b。此外，於重複圖3D的步驟時，本實施例並不限定介電層130a、130b的厚度選擇。
接著，請參考圖3F，分別形成一防銲層150於介電層130b的一部分上且覆蓋第二線路層144b的一部分，其中防銲層150具有多個暴露出第二線路層144b的另一部分的第二開孔152。
接著，請同時參考圖3F與圖3G，移除第一銅箔層22、離型層26、核心介電層10，以暴露出第二銅箔層24，而形成兩個各自獨立的承載基板單元100’(圖3I中僅示意地繪示一個)。
之後，請參考圖3H，形成一圖案化乾膜層M於被暴露出的第二銅箔層24上。接著，以圖案化乾膜層M為一蝕刻罩幕，蝕刻第二銅箔層24而形成多個導電塔160a，其中導電塔160a形成於絕緣層110的第一表面112上。
更具體來說，請再參考圖3H，導電塔160a具有彼此相 對的一端面161a與一底面163a，且導電塔160a的直徑由端面161a往底面163a逐漸變大。在本實施例中，導電塔160a包括多個第一導電塔162a以及多個環繞第一導電塔162a的第二導電塔164a。特別是，本實施例的每一第二導電塔164a對接至少兩個第一導電孔122，而每一第一導電塔162a對接一個第一導電孔122。由於本實施例的導電塔160a是蝕刻具有均勻厚度的第二銅箔層24所形成，而非習知所採用的電鍍製程所形成，因此本實施例之第一導電孔122與第一導電塔162a及第二導電塔164a的鄰接處存在有界面，且第一導電塔162a與第二導電塔164a的剖面輪廓為凹狀，而第一導電孔122的剖面輪廓為平狀或凸狀(未繪示)。
最後，請同時參考圖3H與圖3I，移除圖案化乾膜M，而暴露出導電塔160a的端面161a。此時，如圖3I所示，第二導電塔164a的直徑大於第一導電塔162a的直徑。第一導電塔162a的高度H1實質上等於第二導電塔164a的高度H2。至此，已完成承載基板100a的製作。
由於本實施例的導電塔160a是蝕刻第二銅箔層24所形成，而非採用習知的電鍍製程所形成，且第二銅箔層24本身具有較佳的厚度均勻性。因此，相對於習知圖案化電鍍所形成的銅柱而言，本實施例所形成的導電塔160a的高度可具有較佳的高度均勻性或共平面性。如此一來，後續將晶片(未繪示)電性連接至本實施例的承載基板100a的第一導電塔162a上，或者是，將封裝體(未繪示)電性連接至第二導電塔164a上時，第一導電塔162a 與晶片之間，或者是，第二導電塔164a與封裝體之間可具有較佳的接合可靠度。
於圖3I之移除圖案化乾膜M的步驟之後，請參考圖3J，更可形成多個銲料170於第一導電塔162a以及第二導電塔164a上，其中銲料170分別包覆第一導電塔162a以及第二導電塔164a。在本實施例中，銲料170的材質包括錫/銀/銅合金或錫/銅合金。至此，已完成承載基板100c的製作。
由於本實施例的導電塔160a是透過蝕刻第二銅箔層24(請參考圖3H)所形成，因此導電塔160a的剖面輪廓具有凹狀弧形曲面，即導電塔160a的直徑由端面161a往底面163a逐漸變大，可具有較大的接觸面積及下錫空間。如此一來，形成於導電塔160a上的銲料170可具有較佳的結合力。
圖4A至圖4C繪示為本發明的另一實施例的一種承載基板的製作方法的局部步驟的剖面示意圖。本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，本實施例不再重複贅述。
於圖3G之移除第一銅箔層22、離型層26、核心介電層10之後，且在圖3H之形成圖案化乾膜層M之前，移除第二銅箔層24的一部分，而使第二銅箔層24’具有一第一厚度T1與一第二厚度T2，其中第二厚度T2大於第一厚度T1，請參考圖4A。
接著，請參考圖4B，形成一圖案化乾膜層M於被暴露出 的第二銅箔層24’上。接著，以圖案化乾膜層M為一蝕刻罩幕，蝕刻第二銅箔層24’而形成多個導電塔160b，其中導電塔160b形成於絕緣層110的第一表面112上。在本實施例中，導電塔160b包括多個第一導電塔162b以及多個環繞第一導電塔162b的第二導電塔164b。此處，第一導電塔162b的高度H1’等於第一厚度T1，而第二導電塔164b的高度H2’等於第二厚度T2。
之後，請同時參考圖4B與圖4C，移除圖案化乾膜層M，而暴露出導電塔160b的端面161b，此即完成圖1B之承載基板100b的製作。此外，於其他未繪示的實施例中，亦可形成表面處理層於導電塔的表面上。
最後，請再參考圖4C，形成多個銲料170於第一導電塔162b以及第二導電塔164b上，其中銲料170分別包覆第一導電塔162b以及第二導電塔164b。在本實施例中，銲料170的材質包括錫/銀/銅合金或錫/銅合金。至此，已完成承載基板100d的製作。
由於本實施例的導電塔160b是蝕刻具有均勻的第一厚度T1與均勻的第二厚度T2的第二銅箔層24’所形成，而非採用習知的電鍍製程所形成，且第二銅箔層24’本身具有較佳的厚度均勻性。因此，本實施例所形成的第一導電塔162b的高度H1’及第二導電塔164b的高度H2皆可具有較佳的均勻性或較佳的共平面性。此外，由於本實施例的導電塔160b是透過蝕刻製程所形成，因此導電塔160b的剖面輪廓具有凹狀弧形曲面，即導電塔160b的的直徑由端面161b往底面163b逐漸變大，可具有較大的接觸 面積。如此一來，形成於導電塔160b上的銲料170可具有較佳的結合力。
圖5A至圖5H繪示為本發明的另一實施例的一種承載基板的製作方法的剖面示意圖。請先參考圖5A，依照本實施例的承載基板200a的製作方法，首先，提供一線路結構層210。詳細來說，線路結構層210包括一核心結構層212、一第一線路層214以及一第二線路層216。核心結構層210具有彼此相對的一上表面211以及一下表面213。第一線路層214配置於上表面211上且暴露出部分上表面211。第二線路層216配置於下表面213上且暴露出部分下表面213。如圖5A所示之核心結構層212僅為一例，為具內層線路212a及核心介電層212b之型態，然並不以此為限。
接著，請再參考圖5A，分別形成一第一防銲層220a與一第二防銲層220b於第一線路層214及其所暴露出的上表面211上與第二線路層216及其所暴露出的下表面213上。在本實施例中，第一防銲層220a具有多個暴露出部分第一線路層214的第一開孔222a，而第二防銲層220b具有多個暴露出部分第二線路層216的第二開孔222b。
接著，請參考圖5B，分別形成一晶種層230a、230b於第一防銲層220a與第二防銲層220b上。晶種層230a、230b分別覆蓋第一防銲層220a的一第一表面221a與第二防銲層220b的一第二表面221b、第一開孔222a的內壁與第二開孔222b的內壁，並且覆蓋被第一防銲層220a的第一開孔222a所暴露出的第一線路 層214與被第二防銲層220b的第二開孔222b所暴露出的第二線路層216。
接著，請參考圖5C，形成一阻擋層235於位於第二防銲層220b上的晶種層230b上。在本實施例中，阻擋層235覆蓋位於第二開孔222b所暴露出的第二線路層216以及第二防銲層220b上的晶種層230b。
接著，請參考圖5D，於形成阻擋層235之後，形成一整面金屬層240於位於第一防銲層220a上的晶種層230a上。在本實施例中，晶種層230a可視為一電鍍之導電途徑，且藉由此晶種層230a以全板電鍍(panel plating)的方式形成整面金屬層240。如圖6D所示，整面金屬層240實質上具有一較佳厚度均勻性且為一整面的結構層，而非圖案化的結構層。此處，整面金屬層240完全覆蓋第一開孔222a所暴露出的第一線路層214以及位於第一防銲層220a上的晶種層230a。
接著，請參考圖5E，形成一圖案化乾膜層M’於整面金屬層240上，其中圖案化乾膜層M’暴露出部分整面金屬層240。
接著，請參考圖5F，以圖案化乾膜層M’為一蝕刻罩幕，蝕刻整面金屬層240而形成多個導電塔240a。詳細來說，導電塔240a形成於第一防銲層220a的第一開孔222a且高出於第一防銲層220a的表面。導電塔240a結構性且電性連接第一開孔222a所暴露出的第一線路層214。特別是，每一導電塔240a的直徑由遠離第一開孔222a朝向靠近第一開孔222a的方向逐漸變大。在本 實施例中，導電塔240a包括多個第一導電塔242以及多個環繞第一導電塔242的第二導電塔244，第二導電塔244的直徑大於第一導電塔242的直徑，且第一導電塔242的高度H3與第二導電塔244的高度H4實質上相同。
之後，請參考圖5F與圖5G，移除圖案化乾膜層M’以及阻擋層235，而暴露出導電塔240a、晶種層230a、230b以及被第二防銲層220b的第二開孔222b所暴露出的第二線路層216。
最後，請參考圖5H，移除位於第一防銲層220a的第一表面221a上的晶種層230a、位於第二防銲層220b的第二表面221b上的晶種層230b。此處，僅剩下部分晶種層230a位於導電塔240a與第一開孔222a之間。至此，已完成承載基板200a的製作。
在另一實施例中，上述的製作方法更包括：在圖5E之形成圖案化乾膜層M’之前，移除整面金屬層240的一部分，而使整面金屬層240具有一第一厚度與一第二厚度，其中第二厚度大於第一厚度。接著，依序經由圖5E與圖5F的步驟，形成這些導電塔240’時，這些第一導電塔242’的高度H5等於第一厚度，而這些第二導電塔244’的高度H6等於第二厚度，請參考圖2B。
由於本實施例是透過晶種層230a作為電鍍晶種層，並以晶種層230a進行全板電鍍(panel plating)製程而形成具有較佳厚度均勻性且為整層結構層的整面金屬層240。之後，在對此整面金屬層240進行蝕刻製程而形成導電塔240a。因此，相對於習知圖案化電鍍所形成的銅柱而言，本實施例所形成的導電塔240a的高 度可具有較佳的高度均勻性或共平面性。如此一來，後續將晶片(未繪示)電性連接至本實施例的承載基板200a的第一導電塔242上，或者是，將封裝體(未繪示)電性連接至第二導電塔244上時，第一導電塔242與晶片之間，或者是，第二導電塔244與封裝體之間可具有較佳的接合可靠度。
在圖5H的步驟之後，請參考圖5I，更可形成一第一表面處理層250a於導電塔240a的表面上，以及形成一第二表面處理層250b於第二防銲層220b的第二開孔222b所暴露出的第二線路層216上。在本實施例中，第一表面處理層250a的材質與第二表面處理層250b的材質例如是有機保焊劑(organic solderability preservatives,OSP)、化學鎳鈀浸金(electroless nickel electroless palladium immersion gold,ENEPIG)或其他適當的材料。
之後，請參考圖5J，於形成第一表面處理層250a之後，形成多個銲料260a以至少包覆導電塔240a，其中銲料260a的材質包括錫/銀/銅合金或錫/銅合金。此處，銲料260a包覆第一導電塔242與第二導電塔244。至此，已完成承載基板200b的製作。
由於本實施例的導電塔240a的表面與被第二防銲層220b的第二開孔222b所暴露出的第二線路層216的表面上皆配置第一表面處理層250a與第二表面處理層250b，因此可避免導電塔240a與第二線路層216產生氧化，以維持導電塔240a與第二線路層216的電性效能。
圖6A至圖6B繪示為本發明的另一實施例的一種承載基 板的製作方法的局部步驟的剖面示意圖。本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參照前述實施例，本實施例不再重複贅述。
於圖5I之形成第一表面處理層250a與第二表面處理層250b的步驟之後，請參考圖6A，配置一鋼板S於第一防銲層220a上。在本實施例中，鋼板S完全遮蓋第一導電塔242且具有多個開孔O，其中開孔O暴露出第二導電塔244。
之後，請同時參考圖6A與圖6B，於鋼板S的開孔O中形成多個銲料260b以至少包覆導電塔240a，其中銲料260b的材質包括錫/銀/銅合金或錫/銅合金。此處，銲料260b僅包覆第二導電塔244。
最後，請再參考圖6B，移除鋼板S，而暴露出第一導電塔242。至此，已完成承載基板200b的製作。
由於本實施例的導電塔240b是透過蝕刻具有較佳厚度均勻性的整面金屬層240(請參考圖5E)所形成，因此導電塔240b的剖面輪廓具有凹狀弧形曲面，可具有較大的接觸面積及下錫空間。如此一來，形成於導電塔240b上的銲料260b可具有較佳的結合力。再者，由於導電塔240b高出於第一防銲層220a的表面，因此可縮短銲料260b附著到導電塔240b的時間，可降低銲料260b從導電塔240b上脫離的可能。
綜上所述，由於本發明的一實施例的導電塔是蝕刻第二 銅箔層所形成，而非採用習知的電鍍製程所形成，且第二銅箔層本身具有較佳的厚度均勻性。因此，相對於習知圖案化電鍍所形成的銅柱而言，本發明所形成的導電塔的高度可具有較佳的高度均勻性或共平面性。再者，由於本發明的另一實施例是透過晶種層作為電鍍晶種層，並以晶種層進行全板電鍍(panel plating)製程而形成具有較佳厚度均勻性且為整層結構層的導電層。之後，在對此導電層進行蝕刻製程而形成導電塔。因此，相對於習知圖案化電鍍所形成的銅柱而言，本發明所形成的導電塔的高度可具有較佳的高度均勻性或共平面性。如此一來，後續將晶片與/或封裝體電性連接至本發明的承載基板的導電塔上時，導電塔與晶片與/或封裝體之間可具有較佳的接合可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100a‧‧‧承載基板
110‧‧‧絕緣層
112‧‧‧第一表面
114‧‧‧第二表面
116‧‧‧第一開孔
120‧‧‧第一導電結構
122‧‧‧第一導電孔
124‧‧‧線路層
130、130a、130b‧‧‧介電層
140、140a、140b‧‧‧第二導電結構
142、142a、142b‧‧‧第二導電孔
144、144a、144b‧‧‧第二線路層
150‧‧‧防銲層
152‧‧‧第二開孔
160a‧‧‧導電塔
161a‧‧‧端面
162a‧‧‧第一導電塔
163a‧‧‧底面
164a‧‧‧第二導電塔
H1、H2‧‧‧高度
L‧‧‧線路結構層

Claims (10)

  1. 一種承載基板，包括：一絕緣層，具有彼此相對的一第一表面與一第二表面以及多個從該第一表面延伸至該第二表面的第一開孔，其中各該第一開孔的孔徑由該絕緣層的該第一表面朝向該第二表面逐漸變大；多個導電塔，配置於該絕緣層的該第一表面上，各該導電塔具有彼此相對的一端面與一底面，且各該導電塔的直徑由該端面往該底面逐漸變大，其中該些導電塔包括多個第一導電塔以及多個環繞該些第一導電塔的第二導電塔，且各該第二導電塔的直徑大於各該第一導電塔的直徑；以及一線路結構層，配置於該絕緣層的該第二表面上，且包括至少一介電層、至少二線路層及多個導電孔，該介電層與該些線路層交替堆疊，該些線路層的其中一者係配置於該絕緣層的該第二表面上，該些導電孔包括延伸自該些線路層並配置於該些第一開孔中且延伸至該些導電塔的多個第一導電孔，該些導電孔更包括貫穿該介電層且電性連接該些線路層之多個第二導電孔，該些第一導電孔的直徑由該絕緣層的該第一表面往該第二表面逐漸變大，各該第二導電塔對接至少兩個該些第一導電孔，而各該第一導電塔對接一個該第一導電孔，其中該些第一導電孔與該些第一導電塔及該些第二導電塔的鄰接處存在有界面，且該些第一導電塔與該些第二導電塔的剖面輪廓為凹狀，而該些第一導電孔的剖面輪廓為平狀或凸狀。
  2. 如申請專利範圍第1項所述的承載基板，其中該些第一導電塔的高度等於或低於該些第二導電塔的高度。
  3. 一種承載基板，包括：一線路結構層，包括一核心結構層、一第一線路層以及一第二線路層，該核心結構層具有彼此相對的一上表面以及一下表面，該第一線路層配置於該上表面上且暴露出部分該上表面，該第二線路層配置於該下表面上且暴露出部分該下表面；一第一防銲層，配置於該第一線路層及其所暴露出的該上表面上，該第一防銲層具有多個暴露出部分該第一線路層的第一開孔；一第二防銲層，配置於該第二線路層及其所暴露出的該下表面上，該第二防銲層具有多個暴露出部分該第二線路層的第二開孔；以及多個導電塔，配置於該些第一開孔且高出於該些第一防銲層表面，該些導電塔連接該些第一開孔所暴露出的該第一線路層，其中各該導電塔的直徑由遠離該些第一開孔朝向靠近該些第一開孔的方向逐漸變大，該些導電塔包括多個第一導電塔以及多個環繞該些第一導電塔的第二導電塔，且該些第二導電塔的直徑大於該些第一導電塔的直徑。
  4. 如申請專利範圍第3項所述的承載基板，其中該些第一導電塔的高度等於或低於該些第二導電塔的高度。
  5. 如申請專利範圍第3項所述的承載基板，其中各該第一開 孔在該第一防銲層的表面上的尺寸為D，各該導電塔的端面至該第一防銲層表面的高度差介於1/5D至3/4D之間，而各該導電塔的端面的寬度介於1/3D至3/4D之間，且各該導電塔暴露於各該第一開孔的下緣至該第一防銲層表面的高度差介於0D至1/3D之間。
  6. 一種承載基板的製作方法，包括：分別壓合一銅箔結構於一核心介電層的相對一上表面與一下表面上，其中各該銅箔結構包括一第一銅箔層、一離型層以及一第二銅箔層，且該第一銅箔層的厚度小於該第二銅箔層的厚度，而該些離型層位於該些第一銅箔層與該些第二銅箔層之間，且該些第一銅箔層位於該核心介電層的該上表面與該下表面上；分別形成一絕緣層於相對的該些銅箔結構上，其中各該絕緣層具有彼此相對的一第一表面與一第二表面，以及形成多個從該第一表面延伸至該第二表面的第一開孔，且各該絕緣層的該第一表面係接合於各該第二銅箔層上；分別形成一第一導電結構於相對的該些絕緣層上，其中各該第一導電結構包括形成於該些第一開孔的多個第一導電孔以及一形成於該些絕緣層的該些第二表面的一部分上的第一線路層；於相對的該些第一線路層及相對的該些絕緣層的該些第二表面的另一部分上分別形成一增層結構，各該增層結構包括至少一介電層、一形成於該介電層上的第二導電結構，其中該些第二導電結構至少包括形成於該介電層中且延伸至部分該些第一線路的 多個第二導電孔以及一形成於該些介電層的一部分上的第二線路層；移除該些第一銅箔層、該些離型層、該核心介電層，以暴露出相對的該些第二銅箔層；形成一圖案化乾膜層於被暴露出的各該第二銅箔層上；以該圖案化乾膜層為一蝕刻罩幕，蝕刻各該厚銅箔層第二銅箔層而形成多個導電塔，其中該些導電塔形成於各該絕緣層的該第一表面上，各該導電塔具有彼此相對的一端面與一底面，且各該導電塔的直徑由該端面往該底面逐漸變大，該些導電塔包括多個第一導電塔以及多個環繞該些第一導電塔的第二導電塔，各該第二導電塔對接至少兩個該些第一導電孔，而各該第一導電塔對接一個該第一導電孔，各該第二導電塔的直徑大於各該第一導電塔的直徑；以及移除該圖案化乾膜。
  7. 如申請專利範圍第6項所述的承載基板的製作方法，更包括：於移除該些第一銅箔層、該些離型層、該核心介電層之後，且在形成該圖案化乾膜層之前，移除各該第二銅箔層的一部分，而使各該第二銅箔層具有一第一厚度與一第二厚度，其中該第二厚度大於該第一厚度；以及形成該些導電塔時，該些第一導電塔的高度等於該第一厚度，而該些第二導電塔的高度等於該第二厚度。
  8. 一種承載基板的製作方法，包括：提供一線路結構層，該線路結構層包括一核心結構層、一第一線路層以及一第二線路層，該核心結構層具有彼此相對的一上表面以及一下表面，該第一線路層配置於該上表面上且暴露出部分該上表面，該第二線路層配置於該下表面上且暴露出部分該下表面；分別形成一第一防銲層與一第二防銲層於該第一線路層及其所暴露出的該上表面上與該第二線路層及其所暴露出的該下表面上，其中該第一防銲層具有多個暴露出部分該第一線路層的第一開孔，而該第二防銲層具有多個暴露出部分該第二線路層的第二開孔；形成一晶種層於該第一防銲層上，其中該晶種層覆蓋該第一防銲層的一表面、該些第一開孔的內壁、以及該些第一開孔所暴露出的該第一線路層；形成一整面金屬層於該晶種層上；形成一圖案化乾膜層於該整面金屬層上，該圖案化乾膜層暴露出部分該整面金屬層；以該圖案化乾膜層為一蝕刻罩幕，蝕刻該整全面金屬層而形成多個導電塔，該些導電塔係形成於該些第一開孔且高出於該第一防銲層的該表面，該些導電塔連接該些第一開孔所暴露出的該第一線路層，各該導電塔的直徑由遠離該第一開孔朝向靠近該第一開孔的方向逐漸變大，其中該些導電塔包括多個第一導電塔以 及環繞該些第一導電塔的多個第二導電塔，且各該第二導電塔的直徑大於各該第一導電塔的直徑；以及移除該圖案化乾膜層以及位於該第一防銲層的該表面上的該晶種層。
  9. 如申請專利範圍第8項所述的承載基板的製作方法，更包括：在形成該圖案化乾膜層之前，移除該整面金屬層的一部分，而使該整面金屬層具有一第一厚度與一第二厚度，其中該第二厚度大於該第一厚度；以及形成該些導電塔時，該些第一導電塔的高度等於該第一厚度，而該些第二導電塔的高度等於該第二厚度。
  10. 如申請專利範圍第8項所述的承載基板的製作方法，其中各該第一開孔在該第一防銲層的該表面上的尺寸為D，各該導電塔的端面至該第一防銲層的該表面的高度差介於1/5D至3/4D之間，而各該導電塔的端面的寬度介於1/3D至3/4D之間，且各該導電塔暴露於各該第一開孔的下緣至該第一防銲層的該表面的高度差介於0D至1/3D之間。
TW102116745A 2013-05-10 2013-05-10 承載基板及其製作方法 TWI487436B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW102116745A TWI487436B (zh) 2013-05-10 2013-05-10 承載基板及其製作方法
US13/965,194 US9661761B2 (en) 2013-05-10 2013-08-13 Carrier substrate and manufacturing method thereof
US15/488,519 US10820426B2 (en) 2013-05-10 2017-04-17 Carrier substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102116745A TWI487436B (zh) 2013-05-10 2013-05-10 承載基板及其製作方法

Publications (2)

Publication Number Publication Date
TW201444426A TW201444426A (zh) 2014-11-16
TWI487436B true TWI487436B (zh) 2015-06-01

Family

ID=51863979

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102116745A TWI487436B (zh) 2013-05-10 2013-05-10 承載基板及其製作方法

Country Status (2)

Country Link
US (2) US9661761B2 (zh)
TW (1) TWI487436B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9320149B2 (en) * 2012-12-21 2016-04-19 Intel Corporation Bumpless build-up layer package including a release layer
TWI567920B (zh) * 2015-02-17 2017-01-21 矽品精密工業股份有限公司 基板結構
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
US10381296B2 (en) 2017-03-06 2019-08-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
US10446515B2 (en) 2017-03-06 2019-10-15 Advanced Semiconductor Engineering, Inc. Semiconductor substrate and semiconductor packaging device, and method for forming the same
TWI675441B (zh) 2018-05-14 2019-10-21 欣興電子股份有限公司 封裝載板結構及其製造方法
CN110504238B (zh) * 2018-05-16 2021-01-22 欣兴电子股份有限公司 封装载板结构及其制造方法
TWI701979B (zh) * 2019-05-17 2020-08-11 欣興電子股份有限公司 線路板及其製作方法
CN113133178B (zh) * 2019-12-31 2024-03-22 奥特斯(中国)有限公司 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM433634U (en) * 2012-03-23 2012-07-11 Unimicron Technology Corp Semiconductor substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7569935B1 (en) * 2008-11-12 2009-08-04 Powertech Technology Inc. Pillar-to-pillar flip-chip assembly
KR101067031B1 (ko) * 2009-07-31 2011-09-22 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8405199B2 (en) * 2010-07-08 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar for semiconductor substrate and method of manufacture
JP5649490B2 (ja) * 2011-03-16 2015-01-07 新光電気工業株式会社 配線基板及びその製造方法
DE102011102420B4 (de) * 2011-05-24 2021-05-06 Adient Luxembourg Holding S.À R.L. Fahrzeugsitz, insbesondere Kraftfahrzeugsitz
US8952540B2 (en) * 2011-06-30 2015-02-10 Intel Corporation In situ-built pin-grid arrays for coreless substrates, and methods of making same
US8643150B1 (en) * 2012-02-15 2014-02-04 Maxim Integrated Products, Inc. Wafer-level package device having solder bump assemblies that include an inner pillar structure
US8674470B1 (en) * 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US9408313B2 (en) * 2012-12-28 2016-08-02 Unimicron Technology Corp. Packaging substrate and method of fabricating the same
TWI482541B (zh) * 2013-12-10 2015-04-21 Subtron Technology Co Ltd 線路板及其製作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM433634U (en) * 2012-03-23 2012-07-11 Unimicron Technology Corp Semiconductor substrate

Also Published As

Publication number Publication date
US10820426B2 (en) 2020-10-27
TW201444426A (zh) 2014-11-16
US20140332252A1 (en) 2014-11-13
US9661761B2 (en) 2017-05-23
US20170223841A1 (en) 2017-08-03

Similar Documents

Publication Publication Date Title
TWI487436B (zh) 承載基板及其製作方法
JP4146864B2 (ja) 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
TWI400025B (zh) 線路基板及其製作方法
US20110042128A1 (en) Coreless packaging substrate and method for fabricating the same
JP4980295B2 (ja) 配線基板の製造方法、及び半導体装置の製造方法
JP2006229115A (ja) 配線基板製造用金属部材と、それを用いた配線基板の製造方法
US10798828B2 (en) Circuit board structures and methods of fabricating the same
KR100832650B1 (ko) 다층 인쇄회로기판 및 그 제조 방법
TWI643532B (zh) 電路板結構及其製造方法
TWI542271B (zh) 封裝基板及其製作方法
US20090288293A1 (en) Metal core package substrate and method for manufacturing the same
TWI360214B (en) Package substrate and method for fabricating the s
JP2007214568A (ja) 回路基板構造
JP2011040720A (ja) プリント回路基板及びその製造方法
KR100934107B1 (ko) 미세 피치의 금속 범프를 제공하는 인쇄회로기판 제조 방법
JP4553950B2 (ja) 印刷回路基板及びその製造方法
JP2010067888A (ja) 配線基板及びその製造方法
KR101097087B1 (ko) 미세 피치의 솔더 온 패드 형성 방법
TWI558290B (zh) 線路板的製造方法
TWI826060B (zh) 電路板結構及其製作方法
JP5315447B2 (ja) 配線基板及びその製造方法
TWI404466B (zh) 印刷電路板
TWI479974B (zh) 印刷電路板之製作方法
TWI554172B (zh) 線路板的製作方法
KR100652132B1 (ko) 인쇄 회로 기판 및 이의 제작 방법