TWI740162B - 晶片封裝體 - Google Patents

晶片封裝體 Download PDF

Info

Publication number
TWI740162B
TWI740162B TW108121350A TW108121350A TWI740162B TW I740162 B TWI740162 B TW I740162B TW 108121350 A TW108121350 A TW 108121350A TW 108121350 A TW108121350 A TW 108121350A TW I740162 B TWI740162 B TW I740162B
Authority
TW
Taiwan
Prior art keywords
layer
main body
chip package
diffusion barrier
back surface
Prior art date
Application number
TW108121350A
Other languages
English (en)
Other versions
TW202006918A (zh
Inventor
賴炯霖
劉滄宇
Original Assignee
精材科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 精材科技股份有限公司 filed Critical 精材科技股份有限公司
Publication of TW202006918A publication Critical patent/TW202006918A/zh
Application granted granted Critical
Publication of TWI740162B publication Critical patent/TWI740162B/zh

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view
    • H01L2224/13017Shape in side view being non uniform along the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body

Abstract

一種晶片封裝體包含晶片、絕緣層、重佈線層與有機功能層。晶片具有焊墊、主體部與延伸部。主體部的背面高於延伸部的背面。主體部的正面與延伸部的正面大致齊平。延伸部具有通孔。焊墊位於通孔中。主體部具傾斜側壁,且此傾斜側壁鄰接主體部的背面與延伸部的背面。絕緣層覆蓋主體部的背面、傾斜側壁、延伸部的背面與通孔的壁面。重佈線層位於絕緣層上與焊墊上。有機功能層位於主體部的背面上、傾斜側壁上與延伸部的背面上。有機功能層的一部分位於重佈線層與絕緣層之間,或重佈線層位於有機功能層的一部分與絕緣層之間。

Description

晶片封裝體
本案是有關於一種晶片封裝體。
一般而言,晶片封裝體的晶片具有正面、背面、焊墊與通孔。焊墊位於晶片的正面且位於通孔中。在製作晶片封裝體時,絕緣層可形成於晶片的背面、通孔的壁面與焊墊上,接著移除在焊墊上的絕緣層。之後,重佈線層可形成於絕緣層上與焊墊上。在後續製程中,便可於晶片的背面與通孔覆蓋防焊層(Solder mask flux;SMF),並於晶片背面上的防焊層形成開口,使重佈線層裸露,接著便可將導電結構形成於開口中的重佈線層上,實現晶片背面上的導電結構電性連接焊墊。
然而,由於絕緣層為無機物,例如二氧化矽,而防焊層為有機物,因此當防焊層覆蓋絕緣層時,防焊層容易從絕緣層分離或剝落而產生縫隙。如此一來,水氣便可從防焊層與絕緣層之間的縫隙進入至重佈線層,而造成電子遷移與短路。
本發明之一技術態樣為一種晶片封裝體。
根據本發明一實施方式,一種晶片封裝體包含晶片、絕緣層、重佈線層與有機功能層。晶片具有焊墊、主體部與鄰接主體部的延伸部。主體部的背面高於延伸部的背面。主體部的正面與延伸部的正面大致齊平。延伸部具有通孔。焊墊位於通孔中。主體部具傾斜側壁,且此傾斜側壁鄰接主體部的背面與延伸部的背面。絕緣層覆蓋主體部的背面、傾斜側壁、延伸部的背面與通孔的壁面。重佈線層位於主體部的背面上之絕緣層上、傾斜側壁上之絕緣層上、延伸部的背面上之絕緣層上、通孔的壁面上之絕緣層上與焊墊上。有機功能層位於主體部的背面上、傾斜側壁上與延伸部的背面上。有機功能層的一部分位於重佈線層與絕緣層之間,或重佈線層位於有機功能層的一部分與絕緣層之間。
在本發明一實施方式中,當上述有機功能層位於重佈線層與絕緣層之間時,通孔中無有機功能層。
在本發明一實施方式中,上述晶片封裝體更包含擴散阻障層與抗氧化層。擴散阻障層位於重佈線層上且與整個重佈線層大致重疊。抗氧化層位於擴散阻障層上且與整個擴散阻障層大致重疊。
在本發明一實施方式中,上述擴散阻障層的材質為鎳,抗氧化層的材質為金。
在本發明一實施方式中,上述晶片封裝體更包含防焊層。防焊層覆蓋主體部的背面、傾斜側壁、延伸部的背面與通孔。
在本發明一實施方式中,上述在主體部的背面上的防焊層具有開口,晶片封裝體更包含導電結構。導電結構位於此開口中的抗氧化層上。
在本發明一實施方式中,當上述重佈線層位於有機功能層與絕緣層之間時,有機功能層延伸至通孔中,且覆蓋延伸部與焊墊。
在本發明一實施方式中,上述晶片封裝體更包含擴散阻障層與抗氧化層。擴散阻障層位於重佈線層上且與整個重佈線層大致重疊。抗氧化層位於擴散阻障層上且與整個擴散阻障層大致重疊。
在本發明一實施方式中,上述擴散阻障層的材質為鎳,抗氧化層的材質為金。
在本發明一實施方式中,上述在主體部的背面上的有機功能層具有第一開口,晶片封裝體更包含防焊層與導電結構。防焊層覆蓋主體部的背面,且在第一開口中的防焊層具有第二開口。導電結構位於第二開口中的抗氧化層上。
在本發明一實施方式中,上述晶片封裝體更包含擴散阻障層與抗氧化層。擴散阻障層位於主體部的背面上的重佈線層上,且在傾斜側壁上之重佈線層上、延伸部的背面上之重佈線層上、通孔的壁面上之重佈線層上與焊墊上均無擴散阻障層。抗氧化層位於擴散阻障層上且與整個擴散阻障層大致重疊。
在本發明一實施方式中,上述擴散阻障層的材質為鎳,抗氧化層的材質為金。
在本發明一實施方式中,上述在主體部的背面上的有機功能層具有第一開口,擴散阻障層與抗氧化層位於第一開口中,晶片封裝體更包含防焊層與導電結構。防焊層覆蓋主體部的背面,且在第一開口中的防焊層具有第二開口。導電結構位於第二開口中的抗氧化層上。
在本發明一實施方式中,上述晶片具有感測區,感測區位於主體部的正面。晶片封裝體更包含支撐件。支撐件位於延伸部的正面上,且覆蓋焊墊。
在本發明一實施方式中,上述晶片封裝體更包含透光片。透光片覆蓋感測區,且支撐件位於透光片與晶片之間。
在本發明上述實施方式中,當有機功能層的一部分位於重佈線層與絕緣層之間時,有機功能層位於絕緣層上方而位於重佈線層下方。在此狀態下,有機功能層可作為無機絕緣層與有機防焊層之間的緩衝層,避免防焊層從絕緣層分離或剝落產生縫隙,防止水氣從縫隙進入至重佈線層而造成電子遷移與短路。當重佈線層位於有機功能層的一部分與絕緣層之間時,有機功能層位於重佈線層與絕緣層上方。在此狀態下,有機功能層可作為覆蓋重佈線層與絕緣層的鈍化層,具有保護效果,因此可節省防焊層的用量。此外,有機功能層還可提升晶片封裝體的強度、可靠度與絕緣性。
100、100a、100b‧‧‧晶片封裝體
110‧‧‧晶片
111‧‧‧焊墊
112‧‧‧主體部
113‧‧‧正面
114‧‧‧傾斜側壁
115‧‧‧背面
116‧‧‧延伸部
117‧‧‧正面
118‧‧‧通孔
119‧‧‧背面
120、120a‧‧‧絕緣層
130、130a、130b‧‧‧重佈線層
140、140a、140b‧‧‧有機功能層
142a、142b‧‧‧開口
150、150a、150b‧‧‧擴散阻障層
160、160a、160b‧‧‧抗氧化層
170、170a、170b‧‧‧防焊層
172、172a、172a‧‧‧開口
180‧‧‧導電結構
192‧‧‧支撐件
194‧‧‧透光片
196‧‧‧感測區
1-1、3-3、4-4‧‧‧線段
第1圖繪示根據本發明一實施方式之晶片封裝體的剖面 圖。
第2圖繪示第1圖之晶片、絕緣層、重佈線層與有機功能層的局部立體圖。
第3圖繪示第2圖之重佈線層形成擴散阻障層與抗氧化層後且由防焊層覆蓋的剖面圖。
第4圖繪示根據本發明另一實施方式之晶片封裝體的剖面圖。
第5圖繪示第4圖之晶片封裝體的立體圖。
第6圖繪示根據本發明又一實施方式之晶片封裝體的剖面圖。
以下將以圖式揭露本發明之複數個實施方式,為明確說明,許多實務上的細節將在以下敘述中一併說明。然而,應瞭解到,這些實務上的細節不應用以限制本發明。也就是說,在本發明部分實施方式中,這些實務上的細節是非必要的。此外,為簡化圖式起見,一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖繪示根據本發明一實施方式之晶片封裝體100的剖面圖。第2圖繪示第1圖之晶片110、絕緣層120、重佈線層130與有機功能層140的局部立體圖。第1圖的剖面位置與第2圖沿線段1-1的剖面位置相同。同時參閱第1圖與第2圖,晶片封裝體100包含晶片110、絕緣層120、重佈線層130與有機功能層140。晶片110具有焊墊111、主體部112與鄰接 主體部112的延伸部116。第1圖虛線的右側為主體部112,虛線的左側為延伸部116。主體部112具有相對的正面113與背面115。延伸部116具有相對的正面117與背面119。主體部112的背面115高於延伸部116的背面119。主體部112的正面113與延伸部116的正面117大致齊平。延伸部116具有通孔118。焊墊111位於延伸部116的正面117,且位於通孔118中。主體部112具傾斜側壁114,且傾斜側壁114鄰接主體部112的背面115與延伸部116的背面119。
在本實施方式中,延伸部116的通孔118可經由二階段(Two step)蝕刻製程形成。舉例來說,可先蝕刻晶片110的背面115,使晶片110形成主體部112的傾斜側壁114與延伸部116的背面119。接著蝕刻延伸部116的背面119,以形成通孔118。如此一來,通孔118的深寬比(Aspect ratio)可有效降低。在本實施方式中,通孔118的深度與寬度可均為50μm,則深寬比僅為1。此外,通孔118的深度僅由延伸部116的厚度決定,不受限於選用晶片110的厚度。製造者可選用較厚的晶片110蝕刻成較厚的主體部112與較薄的延伸部116,以提升晶片封裝體100的強度與降低通孔118的深寬比,避免重佈線層130斷裂,提升可靠度。
此外,絕緣層120覆蓋主體部112的背面115、傾斜側壁114、延伸部116的背面119與通孔118的壁面。重佈線層130位於主體部112的背面115上之絕緣層120上、傾斜側壁114上之絕緣層120上、延伸部116的背面119上之絕緣層120上、通孔118的壁面上之絕緣層120上與焊墊111上。因此,重 佈線層130可電性連接焊墊111。有機功能層140位於主體部112的背面115上、傾斜側壁114上與延伸部116的背面119上。在本實施方式中,有機功能層140的一部分位於重佈線層130與絕緣層120之間,且通孔118中無有機功能層140。有機功能層140覆蓋與接觸絕緣層120。
晶片封裝體100更包含擴散阻障層150與抗氧化層160。擴散阻障層150位於重佈線層130上且與整個重佈線層130大致重疊。抗氧化層160位於擴散阻障層150上且與整個擴散阻障層150大致重疊。在本實施方式中,擴散阻障層150的材質可以為鎳,抗氧化層160的材質可以為金,但並不用以限制本發明。
此外,晶片封裝體100更包含防焊層170與導電結構180。防焊層170覆蓋主體部112的背面115、傾斜側壁114、延伸部116的背面119與通孔118。主體部112的背面115上的防焊層170具有開口172,導電結構180位於開口172中的抗氧化層160上。
第3圖繪示第2圖之重佈線層130形成擴散阻障層150與抗氧化層160後且由防焊層170覆蓋的剖面圖。第3圖的剖面位置與第2圖沿線段3-3的剖面位置相同。同時參閱第2圖與第3圖,當有機功能層140的一部分位於重佈線層130與絕緣層120之間時,有機功能層140位於絕緣層120上方而位於重佈線層130下方。在本實施方式中,有機功能層140可作為無機絕緣層120(例如二氧化矽)與有機防焊層170之間的緩衝層(Buffer layer),避免防焊層170從絕緣層120分離 (Delamination)或剝落(Peeling)產生縫隙,防止水氣從縫隙進入至重佈線層130而造成電子遷移與短路,因此可提升晶片封裝體100(見第1圖)的強度、良率與可靠度。此外,晶片110由絕緣層120與有機功能層140雙層披覆,可提升絕緣性。
回到第1圖,晶片110還具有感測區196、支撐件192與透光片194。感測區196位於主體部112的正面113。感測區196與焊墊111可由位於正面113、117的絕緣層120a覆蓋。感測區196可以為影像感應器或指紋感應器,並不用以限制本發明。支撐件192位於延伸部116的正面117上,且覆蓋焊墊111。支撐件192圍繞感測區196。透光片194覆蓋感測區196,且支撐件192位於透光片194與晶片110之間。
應瞭解到,已敘述過的元件連接關係與材料將不再重複贅述,合先敘明。在以下敘述中,將說明其他型式的晶片封裝體。
第4圖繪示根據本發明另一實施方式之晶片封裝體100a的剖面圖。第5圖繪示第4圖之晶片封裝體100a的立體圖。第4圖的剖面位置與第5圖沿線段4-4的剖面位置相同。同時參閱第4圖與第5圖,晶片封裝體100a包含晶片110、絕緣層120、重佈線層130a、有機功能層140a、擴散阻障層150a、抗氧化層160a、防焊層170a與導電結構180。與第1圖實施方式不同的地方在於:晶片封裝體100a的重佈線層130a位於有機功能層140a的一部分與絕緣層120之間。有機功能層140a位於重佈線層130a、擴散阻障層150a、抗氧化層160a與絕緣層120上方。
在本實施方式中,有機功能層140a延伸至通孔118中,且覆蓋延伸部116與焊墊111。此外,在主體部112的背面115上的有機功能層140a具有開口142a,防焊層170a覆蓋主體部112的背面115,且在開口142a中的防焊層170a具有開口172a。開口172a的寬度小於開口142a的寬度。導電結構180位於防焊層170a之開口172a中的抗氧化層160a上。
在本實施方式中,有機功能層140a可作為覆蓋重佈線層130a、擴散阻障層150a、抗氧化層160a與絕緣層120的鈍化層(Passivation layer),具有保護效果,因此可節省防焊層170a的用量。此外,有機功能層140a還可提升晶片封裝體100a的強度、良率與可靠度。
第6圖繪示根據本發明又一實施方式之晶片封裝體100b的剖面圖。晶片封裝體100b包含晶片110、絕緣層120、重佈線層130b、有機功能層140b、擴散阻障層150b、抗氧化層160b、防焊層170b與導電結構180。與第4圖實施方式不同的地方在於:晶片封裝體100b的擴散阻障層150b位於主體部112的背面115上的重佈線層130b上。此外,在傾斜側壁114上之重佈線層130b上、延伸部116的背面119上之重佈線層130b上、通孔118的壁面上之重佈線層130b上與焊墊111上均無擴散阻障層150b。抗氧化層160b位於擴散阻障層150b上且與整個擴散阻障層150b大致重疊。
在主體部112的背面115上的有機功能層140b具有開口142b,擴散阻障層150b與抗氧化層160b位於開口142b中。防焊層170b覆蓋主體部112的背面115,且在有機功能層 140b開口142b中的防焊層170b具有開口172b。開口172b的寬度小於開口142b的寬度。導電結構180位於開口172b中的抗氧化層160b上。
在本實施方式中,有機功能層140b可作為覆蓋重佈線層130b與絕緣層120的鈍化層,具有保護效果,因此可節省防焊層170b的用量。此外,有機功能層140b還可提升晶片封裝體100a的強度、良率與可靠度。晶片封裝體100b還可進一步節省擴散阻障層150b(例如鎳)與抗氧化層160b(例如金)的用量,以降低成本。
雖然本發明已以實施方式揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧晶片封裝體
110‧‧‧晶片
111‧‧‧焊墊
112‧‧‧主體部
113‧‧‧正面
114‧‧‧傾斜側壁
115‧‧‧背面
116‧‧‧延伸部
117‧‧‧正面
118‧‧‧通孔
119‧‧‧背面
120、120a‧‧‧絕緣層
130‧‧‧重佈線層
140‧‧‧有機功能層
150‧‧‧擴散阻障層
160‧‧‧抗氧化層
170‧‧‧防焊層
172‧‧‧開口
180‧‧‧導電結構
192‧‧‧支撐件
194‧‧‧透光片
196‧‧‧感測區

Claims (9)

  1. 一種晶片封裝體,包含:一晶片,具有一焊墊、一主體部與鄰接該主體部的一延伸部,該主體部的背面高於該延伸部的背面,該主體部的正面與該延伸部的正面大致齊平,該延伸部具有一通孔,該焊墊位於該通孔中,該主體部具一傾斜側壁,且該傾斜側壁鄰接該主體部的背面與該延伸部的背面;一絕緣層,覆蓋該主體部的背面、該傾斜側壁、該延伸部的背面與該通孔的壁面;一重佈線層,位於該主體部的背面上之該絕緣層上、該傾斜側壁上之該絕緣層上、該延伸部的背面上之該絕緣層上、該通孔的壁面上之該絕緣層上與該焊墊上;以及一有機功能層,位於該主體部的背面上、該傾斜側壁上與該延伸部的背面上,且在該主體部的背面上的該有機功能層具有一第一開口,其中該重佈線層位於該有機功能層的一部分與該絕緣層之間;一抗氧化層,位於該重佈線層上;一防焊層,覆蓋該主體部的背面,且在該第一開口中的該防焊層具有一第二開口;以及一導電結構,位於該第二開口中的該抗氧化層上。
  2. 如請求項1所述之晶片封裝體,其中該有機功能層延伸至該通孔中,且覆蓋該延伸部與該焊墊。
  3. 如請求項2所述之晶片封裝體,更包含: 一擴散阻障層,位於該重佈線層上且與整個該重佈線層大致重疊,其中該抗氧化層,位於該擴散阻障層上且與整個該擴散阻障層大致重疊。
  4. 如請求項3所述之晶片封裝體,其中該擴散阻障層的材質為鎳,該抗氧化層的材質為金。
  5. 如請求項2所述之晶片封裝體,更包含:一擴散阻障層,位於該主體部的背面上的該重佈線層上,且在該傾斜側壁上之該重佈線層上、該延伸部的背面上之該重佈線層上、該通孔的壁面上之該重佈線層上與該焊墊上均無該擴散阻障層;其中該抗氧化層位於該擴散阻障層上且與整個該擴散阻障層大致重疊。
  6. 如請求項5所述之晶片封裝體,其中該擴散阻障層的材質為鎳,該抗氧化層的材質為金。
  7. 如請求項5所述之晶片封裝體,其中該擴散阻障層與該抗氧化層位於該第一開口中。
  8. 如請求項1所述之晶片封裝體,其中該晶片具有一感測區,該感測區位於該主體部的正面,該晶片封裝體更包含: 一支撐件,位於該延伸部的正面上,且覆蓋該焊墊。
  9. 如請求項8所述之晶片封裝體,更包含:一透光片,覆蓋該感測區,且該支撐件位於該透光片與該晶片之間。
TW108121350A 2018-07-03 2019-06-19 晶片封裝體 TWI740162B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862693900P 2018-07-03 2018-07-03
US62/693,900 2018-07-03

Publications (2)

Publication Number Publication Date
TW202006918A TW202006918A (zh) 2020-02-01
TWI740162B true TWI740162B (zh) 2021-09-21

Family

ID=69068725

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108121350A TWI740162B (zh) 2018-07-03 2019-06-19 晶片封裝體

Country Status (2)

Country Link
CN (1) CN110676228B (zh)
TW (1) TWI740162B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102945840A (zh) * 2012-11-22 2013-02-27 苏州晶方半导体科技股份有限公司 半导体芯片封装结构及封装方法
TW201633399A (zh) * 2015-03-06 2016-09-16 精材科技股份有限公司 半導體結構及其製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090166873A1 (en) * 2007-12-27 2009-07-02 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor device package and method of the same
CN101807560A (zh) * 2010-03-12 2010-08-18 晶方半导体科技(苏州)有限公司 半导体器件的封装结构及其制造方法
CN202977412U (zh) * 2012-11-22 2013-06-05 苏州晶方半导体科技股份有限公司 半导体芯片封装结构
US20170256496A1 (en) * 2016-03-01 2017-09-07 Xintec Inc. Chip package and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102945840A (zh) * 2012-11-22 2013-02-27 苏州晶方半导体科技股份有限公司 半导体芯片封装结构及封装方法
TW201633399A (zh) * 2015-03-06 2016-09-16 精材科技股份有限公司 半導體結構及其製造方法

Also Published As

Publication number Publication date
CN110676228A (zh) 2020-01-10
CN110676228B (zh) 2021-10-22
TW202006918A (zh) 2020-02-01

Similar Documents

Publication Publication Date Title
US10535696B2 (en) Pad structure exposed in an opening through multiple dielectric layers in BSI image sensor chips
TWI532139B (zh) 晶片封裝體及其形成方法
KR100721492B1 (ko) 반도체 장치 및 그 제조 방법
JP4373866B2 (ja) 半導体装置の製造方法
US20170256496A1 (en) Chip package and method for forming the same
JP4966487B2 (ja) 半導体装置及びその製造方法
JP4775007B2 (ja) 半導体装置及びその製造方法
US20100133640A1 (en) Packaging method and packaging structure
US7557017B2 (en) Method of manufacturing semiconductor device with two-step etching of layer
JP5010948B2 (ja) 半導体装置
US8697566B2 (en) Bump structure and manufacturing method thereof
TWI495113B (zh) 具有改良防焊堰體結構之封裝用光學蓋板、影像感測件封裝體及其製作方法
KR101624347B1 (ko) 반도체 장치 및 그 제조 방법
KR100919588B1 (ko) 반도체 소자의 제조 방법
TWI740162B (zh) 晶片封裝體
JP4248355B2 (ja) 半導体装置および半導体装置の製造方法
US20110204487A1 (en) Semiconductor device and electronic apparatus
US9299629B2 (en) Semiconductor device and manufacturing method therefor
JP5876893B2 (ja) 半導体装置及びその製造方法
JP2006318989A (ja) 半導体装置
JP2002026064A (ja) 半導体素子のボンディングパッド構造体及びその製造方法
TWI395310B (zh) 基板及應用其之半導體封裝件與其製造方法
US20130069189A1 (en) Bonding pad structure and fabricating method thereof
JP2010010303A (ja) 半導体装置
JP2007049097A (ja) 半導体装置