KR100919588B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법

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Abstract

본 발명은 반도체 소자의 제조 방법 관한 것으로, 금속 패드를 식각하여 중앙부가 오목한 형태의 트렌치를 형성하거나, 상기 금속 패드의 에지부에 홀 형태 또는 바 형태의 트렌치를 형성함으로써, 상기 금속 패드와 PIQ(Polymide Isoindro Quirazorindione)층 간의 접촉 면적을 증가시켜 접착 능력을 향상시키며, 이로 인해 후속 큐어링 공정 시 상기 금속 패드가 과도하게 오픈되어 상기 금속 패드 하부 레이어가 어택되는 현상을 방지하여 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 패드 오픈(Pad Open) 공정에 관한 것이다.
일반적으로, 패드는 반도체 칩을 형성하는 어셈블리(assembly) 공정의 와이어 본딩(wire bonding) 공정 시 와이어에 연결되는 부분으로, 반도체 소자는 이 패드를 통하여 내부와 외부간의 신호를 주고받는다.
또한, 반도체 소자의 제조 공정에서는 웨이퍼 상에 다수의 칩이 완성되면 외부의 열악한 환경으로부터 이를 보호하기 위해 최종 보호막으로서 패시배이션(Passivation)막을 형성하고, 패시배이션층을 형성한 후에는 패키지 공정에서 외부 회로와 접속될 리드선과 칩의 패드를 연결시키기 위해 패드 상의 패시배이션층을 제거하여 패드를 오픈시키고 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 것이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 층간 절연막(105) 및 금속 패드(120)를 형성한다.
여기서, 금속 패드(120) 하부에는 티타늄막(110)이 형성되고, 금속 패드(120) 상부에는 티타늄 질화막(125)이 형성된다.
도 1b를 참조하면, 금속 패드(120)를 포함하는 전체 상부에 패시배이션층(130)을 형성한다.
도 1c를 참조하면, 패시배이션층(130) 상부에 제 1 감광막 패턴(미도시)을 형성한다.
여기서, 상기 제 1 감광막 패턴(미도시)은 금속 패드(120)의 중앙부가 오픈되도록 형성하는 것이 바람직하다.
다음에, 상기 제 1 감광막 패턴(미도시)을 마스크로 패시배이션층(130)을 식각하여 금속 패드(120) 상부의 티타늄질화막(110)이 노출되도록 한다.
그 다음, 상기 제 1 감광막 패턴(미도시)을 제거한다.
도 1d 및 도 1e를 참조하면, 상기 식각된 패시배이션층(130)을 포함하는 전체 상부에 PIQ(Polymide Isoindro Quirazorindione)층(135)을 형성하고, PIQ층(135) 상부에 제 2 감광막 패턴(140)을 형성한다.
이때, 제 2 감광막 패턴(140)은 상기 식각된 패시배이션층(130)의 에지부가 오픈되지 않도록 형성하는 것이 바람직하다.
다음에, 제 2 감광막 패턴(140)을 마스크로 PIQ층(135)을 식각한다.
이때, 식각된 패시배이션층(130) 측벽에 PIQ층(135)이 남겨지도록 하는 것이 바람직하다.
다음에, 제 2 감광막 패턴(140)을 제거한다.
도 1f를 참조하면, PIQ층(135)에 큐어링 공정을 수행한다.
상기 큐어링 공정에 의해 PIQ층(135)이 응축되고, 이로 인해 상기 식각된 패시배이션층(130) 측벽에 형성되어 있던 PIQ층(135)이 패시배이션층(130) 상부로 후퇴하게 되면서 PIQ층(135)에 의해 오픈된 영역이 넓어지게 된다.
이때, 상기 큐어링 공정 시 PIQ층(135)은 금속 패드(120) 외곽을 덮지 못하여 'A'와 같이 들림 현상이 발생하게 된다.
도 1g를 참조하면, 식각 공정을 수행하여 금속 패드(120) 상부의 티타늄질화막(110)을 제거하여 금속 패드(120)를 오픈시킨다.
도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 패드 오픈 방법을 도시한 단면도이다.
도 2a 및 도 2b를 참조하면, 상기 '도 1a' 및 '도 1b'와 같은 방법으로 반도체 기판(200) 상부에 층간 절연막(205), 금속 패드(220) 및 패시배이션층(230)을 형성한다.
다음에, 금속 패드(220) 상부의 패시배이션층(230)을 식각하되, 금속 패드(220) 상부에 일정 두께의 패시배이션층(230)을 남겨 금속 패드(220)가 노출되지 않도록 한다.
그 다음, 상기 식각된 패시배이션층(230)을 포함하는 전체 상부에 PIQ층(235)을 형성하고, 상기 식각된 패시배이션층(230) 측벽에 PIQ층(240)이 남겨지도록 한다.
도 2c를 참조하면, PIQ층(240)에 큐어링 공정을 수행하면 PIQ층(240)이 응축하여 오픈된 영역의 면적이 넓어진다.
여기서, PIQ층(235)이 응축되면서 상기 식각된 패시배이션층(230) 측벽에 형성되었던 PIQ층(235)이 오픈된 영역이 넓어지는 방향으로 후퇴하여 패시배이션층(230) 상부에만 남겨지게 된다.
이때, 상기 '도 1f'에서와 같이 PIQ층(235)의 들림 현상(A)이 발생한다.
도 2d를 참조하면, 금속 패드(220) 상부에 남겨진 티타늄 질화막(225) 및 패시배이션층(230)을 제거하기 위한 식각 공정을 수행한다.
이때, 상기 식각 공정 시 과도하게 오픈된 금속 패드(220) 및 PIQ층(235)과 패시배이션층(230) 간의 벌어진 틈 사이가 과도하게 식각되어 'B'와 같이 어택(Attack)이 발생하게 된다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, PIQ층에 의해 금속 패드가 과도하게 오픈되는 문제가 발생하며, 이로 인해 후속 PIQ층 식각 공정 시 어택(Attack)이 발생하여 상기 금속 패드 하부의 레이어가 손상되어 소자의 신뢰성이 저하되는 문제가 있다.
본 발명은 금속 패드를 식각하여 중앙부가 오목한 형태의 트렌치를 형성하거나, 상기 금속 패드의 에지부에 홀 형태 또는 바 형태의 트렌치를 형성함으로써, 상기 금속 패드와 PIQ(Polymide Isoindro Quirazorindione)층 간의 접촉 면적을 증가시켜 접착 능력을 향상시키며, 이로 인해 후속 큐어링 공정 시 상기 금속 패드가 과도하게 오픈되는 것을 최소화할 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 금속 패드의 오픈 면적이 최소화되므로, 후속 식각 공정 시 상기 금속 패드 하부 레이어가 어택되는 현상을 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법은,
반도체 기판 상부에 층간 절연막 및 금속 패드를 형성하는 단계와,
상기 금속 패드를 식각하여 상기 금속 패드 상에 트렌치를 형성하는 단계와,
상기 트렌치를 포함하는 전체 상부에 패시배이션층을 형성하는 단계와,
상기 트렌치 상부의 패시배이션층을 식각하되, 상기 트렌치 표면을 따라 상기 패시배이션층이 남겨지도록 하는 단계와,
상기 식각된 패시배이션층을 포함하는 전체 상부에 PIQ(Polymide Isoindro Quirazorindione)층을 형성하는 단계와,
상기 트렌치 상부에 형성된 상기 PIQ층을 식각하되, 상기 식각된 패시배이션층 측벽에 PIQ층이 남겨지도록 하는 단계와,
상기 PIQ층에 큐어링 및 식각 공정을 수행하여 상기 금속 패드를 오픈시키는 단계를 포함하는 것을 특징으로 하고,
상기 층간 절연막은 산화막으로 형성하는 것과,
상기 금속 패드 상부 및 하부에 각각 티타늄 질화막 및 티타늄막을 형성하는 것을 특징으로 한다.
또한, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 층간 절연막 및 금속 패드를 형성하는 단계와,
상기 금속 패드를 식각하여 상기 금속 패드 에지부 양측에서 각각 내측으로 이격된 위치에 복수개의 트렌치를 형성하는 단계와,
상기 트렌치를 포함하는 전체 상부에 패시배이션층을 형성하는 단계와,
상기 금속 패드 상부의 상기 패시배이션층을 식각하되, 상기 금속 패드 상부에 상기 패시배이션층이 남겨지도록 하는 단계와,
상기 금속 패드 상부에 남겨진 상기 패시배이션층을 식각하되, 상기 트렌치 표면을 따라 상기 패시배이션층이 남겨지도록 하는 단계와,
상기 식각된 패시배이션층을 포함하는 전체 상부에 PIQ층을 형성하는 단계와,
상기 트렌치 상부에 형성된 상기 PIQ층을 식각하되, 상기 식각된 패시배이션층 측벽에 PIQ층이 남겨지도록 하는 단계와,
상기 PIQ층에 큐어링 및 식각 공정을 수행하여 상기 금속 패드를 오픈시키는 단계를 포함하는 것을 특징으로 하고,
상기 트렌치는 홀 형태 또는 바 형태로 형성하는 것과,
상기 홀 형태의 트렌치는 상기 금속 패드의 에지부를 따라 복수 개 구비되는 것과,
상기 층간 절연막은 산화막으로 형성하는 것과,
상기 금속 패드 상부 및 하부에 각각 티타늄 질화막 및 티타늄막을 형성하는 것을 특징으로 한다.
본 발명은 금속 패드를 식각하여 단차가 있는 트렌치를 형성하여 상기 금속 패드와 PIQ(Polymide Isoindro Quirazorindione)층 간의 접촉 면적을 증가시켜 접착 능력을 향상시키며, 후속 큐어링 공정 시 상기 금속 패드가 과도하게 오픈되어 후속 식각 공정 시 상기 금속 패드 하부 레이어가 어택되는 문제가 방지되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3a 내지 도 3g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 4a 내지 도 4i는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
400, 500 : 반도체 기판 410, 510 : 층간 절연막
415, 515 : 티타늄막 420, 520 : 금속 패드
423, 523 : 티타늄질화막 425, 525 : 제 1 감광막 패턴
430, 530 : 패시배이션층 435, 535 : PIQ층
440, 540 : 제 3 감광막 패턴
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3h는 본 발명의 제 1 실시예에 따른 반도체 소자의 패드 오픈 공정을 도시한 단면도이다.
도 3a를 참조하면, 하부 구조가 구비된 반도체 기판(400) 상부에 층간 절연막(410) 및 금속 패드(420)를 형성한다.
여기서, 금속 패드(420) 상부 및 하부에 각각 티타늄질화막(423) 및 티타늄막(415)이 형성된다.
도 3b를 참조하면, 금속 패드(420)의 중앙부를 오픈시키는 제 1 감광막 패턴(425)을 형성한다.
이때, 제 1 감광막 패턴(425)은 금속 패드(420)의 에지부가 노출되지 않는 범위 내에서 중앙부가 오픈되도록 하는 것이 바람직하다.
도 3c (ⅰ)을 참조하면, 제 1 감광막 패턴(425)을 마스크로 금속 패드(420)를 식각하여 트렌치를 형성한다.
이때, 상기 트렌치는 금속 패드(420)의 중앙부가 오목한 형태가 되도록 형성하는 것이 바람직하다.
다음에, 제 1 감광막 패턴(425)을 제거한다.
그 다음, 금속 패드(420)에 형성된 트렌치를 포함하는 전체 상부에 패시배이션층(Passivation Layer, 430)을 형성한다.
여기서, 도 3c (ⅱ)는 금속 패드(420)가 형성된 모습을 도시한 사시도로서, 금속 패드(420) 중앙부에 오목한 형태의 트렌치가 형성된 것을 나타낸다.
이때, 상기 트렌치에 의해 금속 패드(420) 에지부에 단차가 발생한다.
도 3d를 참조하면, 패시배이션층(430) 상부에 리페어 공정을 위한 제 2 감광막 패턴(미도시)을 형성한다.
여기서, 상기 제 2 감광막 패턴(미도시)은 트렌치 양측에 발생된 단차 내측이 오픈되도록 하는 것이 바람직하다.
다음에, 상기 제 2 감광막 패턴(미도시)을 마스크로 패시배이션층(430)을 식각한다.
이때, 상기 트렌치 표면에 패시배이션층(430)이 남겨지도록 하는 것이 바람직하다.
그 다음, 상기 제 2 감광막 패턴(미도시)을 제거한다.
도 3e를 참조하면, 식각된 패시배이션층(430)을 포함하는 전체 상부에 PIQ(Polyimide Isoindro Quinazorindione)층(435)을 형성한다.
다음에, PIQ층(435) 상부에 제 3 감광막 패턴(440)을 형성한다.
이때, 제 3 감광막 패턴(440)은 상기 식각된 패시배이션층(430)에 의해 오픈된 영역보다 좁은 영역이 오픈되도록 형성하는 것이 바람직하다.
도 3f를 참조하면, 제 3 감광막 패턴(440)을 마스크로 PIQ층(435)을 식각한다.
이때, 식각된 패시배이션층(430) 측벽에 PIQ층(435)이 남겨지도록 하는 것이 바람직하다.
도 3g를 참조하면, PIQ층(435)에 큐어링(Curing) 공정을 수행한다.
이때, 금속 패드(420) 상에 'C'와 같은 단차로 인해, PIQ층(435)이 종래에 비하여 금속 패드(420)에 형성된 트렌치의 깊이만큼 더 잔류하기 때문에, 큐어링 공정을 수행하여도 PIQ층(435)이 쉽게 응축되지 않는다. 따라서, 큐어링 공정 시 금속 패드(420)가 과도하게 오픈되는 것을 방지할 수 있다. 즉, 큐어링 공정으로 PIQ층(435)이 응축되면서 오픈된 영역이 넓어지는 방향으로 후퇴하는 현상이 방지된다.
다음에, PIQ층(435)을 식각마스크로 하여 오픈된 영역 저부에 잔류하는 패시배이션층(430) 및 티타늄질화막(423)을 식각하여 금속 패드(420)를 오픈시킨다.
이때, PIQ층(435)의 들림 현상도 발생하지 않고, 금속 패드(420)가 과도하게 오픈되는 현상도 방지되므로, 상기 식각 공정 시 어택의 발생이 방지된다.
도 4a 내지 도 4i는 본 발명의 제 2 실시예에 따른 반도체 소자의 패드 오픈 공정을 도시한 단면도이다.
도 4a를 참조하면, 반도체 기판(500) 상부에 층간 절연막(510) 및 금속 패드(520)를 형성한다.
여기서, 층간 절연막(510)은 산화막으로 형성하고, 금속 패드(520) 상부 및 하부에 각각 티타늄 질화막(523) 및 티타늄막(515)을 형성하는 것이 바람직하다.
도 4b를 참조하면, 금속 패드(520) 상부에 제 1 감광막 패턴(525)을 형성한다.
이때, 제 1 감광막 패턴(525)은 금속 패드(520) 양측 에지부에서 각각 내측으로 이격된 거리에 홀(Hole) 형태 또는 바(Bar) 형태로 오픈 영역이 구비되도록 하는 것이 바람직하다.
도 4c (ⅰ)을 참조하면, 제 1 감광막 패턴(525)을 마스크로 금속 패드(520)를 식각하여 트렌치를 형성한다.
여기서, 상기 트렌치는 홀 또는 바 형태로 금속 패드(520) 양측 에지부에서 각각 내측으로 이격된 거리에 형성되도록 하는 것이 바람직하다.
이때, 도 4c (ⅱ)를 참조하면, 상기 트렌치가 형성된 금속 패드(520)를 도시한 사시도로서, 금속 패드(520) 양측 에지부에서 내측으로 이격된 거리에 홀 형태 또는 바 형태의 트렌치가 구비되어 있는 것을 알 수 있다.
여기서, 상기 홀 형태의 트렌치는 금속 패드(520) 에지부를 따라 복수 개 구비되도록 하는 것이 바람직하다.
다음에, 제 1 감광막 패턴(525)을 제거한다.
그 다음, 상기 트렌치를 포함하는 전체 상부에 패시배이션층(530)을 형성한다.
도 4d를 참조하면, 패시배이션층(530) 상부에 제 2 감광막 패턴(미도시)을 형성한다.
이때, 상기 제 2 감광막 패턴(미도시)은 상기 두 개의 트렌치를 포함하는 금속 패드(520)의 중앙부가 노출되도록 형성하는 것이 바람직하다.
다음에, 상기 제 2 감광막 패턴(미도시)을 마스크로 패시배이션층(530)을 식각한다.
이때, 금속 패드(520) 상부에 패시배이션층(530)이 남겨지도록 하는 것이 바람직하다.
그 다음, 상기 제 2 감광막 패턴(미도시)을 제거한다.
도 4e를 참조하면, 상기 식각된 패시배이션층(530) 상부에 제 3 감광막 패턴(540)을 형성한다.
여기서, 제 3 감광막 패턴(540)은 상기 두 개의 트렌치가 각각 오픈되도록 형성하되, 상기 트렌치의 선폭보다 좁은 선폭을 가지도록 형성하는 것이 바람직하다.
도 4f를 참조하면, 제 3 감광막 패턴(540)을 마스크로 금속 패드(520) 상부의 패시배이션층(530)을 식각한다.
이때, 상기 트렌치 표면을 따라 패시배이션층(530)이 남겨져 상기 트렌치가 노출되지 않도록 하는 것이 바람직하다.
도 4g를 참조하면, 상기 트렌치를 포함하는 전체 상부에 PIQ층(535)을 형성한다.
도 4h 및 도 4i를 참조하면, PIQ층(535) 상부에 제 4 감광막 패턴(미도시)을 형성한다.
여기서, 상기 제 4 감광막 패턴(미도시)은 금속 패드(520)의 중앙부가 오픈되도록 형성하되, 상기 두 개의 트렌치가 오픈되지 않도록 형성하는 것이 바람직하다.
다음에, 상기 제 4 감광막 패턴(미도시)을 마스크로 PIQ층(535)을 식각한다.
이때, 상기 식각된 패시배이션층(530) 측벽 및 저부에 PIQ층(535)이 남겨지도록 한다.
여기서, 'D'와 같이 홀 형태 또는 바 형태의 트렌치가 형성되므로, PIQ층(535)은 홀 형태 또는 바 형태의 트렌치 내부까지 이르도록 형성되어, 트렌치의 깊이만큼 PIQ층(535)이 더 잔류하기 때문에 큐어링 공정에서도 전체 PIQ층(535)이 쉽게 응축되지 않도록 하여 PIQ층(535)이 과도하게 오픈되는 현상이 방지된다.
그 다음, 상기 오픈된 영역의 PIQ층(535), 패시배이션층(530) 및 티타늄 질화막(523)을 식각하여 금속 패드(520)가 노출되도록 한다.
여기서, 금속 패드(520)가 과도하게 오픈되지 않으므로, 상기 식각 공정 시 패시베이션층(530)에 발생하는 어택을 방지할 수 있다.

Claims (8)

  1. 반도체 기판 상부에 층간 절연막 및 금속 패드를 형성하는 단계;
    상기 금속 패드를 식각하여 상기 금속 패드 상에 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 전체 상부에 패시배이션층을 형성하는 단계;
    상기 트렌치 상부의 패시배이션층을 일부 식각하되, 상기 트렌치 표면을 따라 상기 패시배이션층이 남겨지도록 하는 단계;
    상기 식각된 패시배이션층을 포함하는 전체 상부에 PIQ(Polymide Isoindro Quirazorindione)층을 형성하는 단계;
    상기 트렌치 상부에 형성된 상기 PIQ층을 식각하되, 상기 식각된 패시배이션층 측벽에 PIQ층이 남겨지도록 하는 단계; 및
    상기 PIQ층에 큐어링 및 식각 공정을 수행하여 상기 금속 패드를 오픈시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속 패드 상부 및 하부에 각각 티타늄 질화막 및 티타늄막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 반도체 기판 상부에 층간 절연막 및 금속 패드를 형성하는 단계;
    상기 금속 패드를 식각하여 상기 금속 패드 에지부 양측에서 각각 내측으로 이격된 위치에 복수개의 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 전체 상부에 패시배이션층을 형성하는 단계;
    상기 패시배이션층을 식각하되, 상기 식각된 패시배이션층의 폭이 상기 금속패드의 폭보다 작은 폭을 갖도록 상기 금속 패드 상부에 상기 패시배이션층이 남겨지도록 하는 단계;
    상기 금속 패드 상부에 남겨진 상기 패시배이션층을 식각하되, 상기 트렌치 표면을 따라 상기 패시배이션층이 남겨지도록 하는 단계;
    상기 식각된 패시배이션층을 포함하는 전체 상부에 PIQ층을 형성하는 단계;
    상기 트렌치 상부에 형성된 상기 PIQ층을 식각하되, 상기 식각된 패시배이션층 측벽에 PIQ층이 남겨지도록 하는 단계; 및
    상기 PIQ층에 큐어링 및 식각 공정을 수행하여 상기 금속 패드를 오픈시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 트렌치는 홀 형태 또는 바 형태로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 홀 형태의 트렌치는 상기 금속 패드의 단부로부터 내측으로 이격되어 복수 개 구비되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 4 항에 있어서,
    상기 층간 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 4 항에 있어서,
    상기 금속 패드 상부 및 하부에 각각 티타늄 질화막 및 티타늄막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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