KR20090092328A - 일렉트로마이그레이션 방지막을 구비하는 반도체 장치 및 그 제조방법 - Google Patents

일렉트로마이그레이션 방지막을 구비하는 반도체 장치 및 그 제조방법

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KR20090092328A
KR20090092328A KR1020097014906A KR20097014906A KR20090092328A KR 20090092328 A KR20090092328 A KR 20090092328A KR 1020097014906 A KR1020097014906 A KR 1020097014906A KR 20097014906 A KR20097014906 A KR 20097014906A KR 20090092328 A KR20090092328 A KR 20090092328A
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KR
South Korea
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film
wiring
columnar electrode
insulating film
opening
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Application number
KR1020097014906A
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이치로 고우노
다케시 와카바야시
이치로 미하라
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가시오게산키 가부시키가이샤
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Abstract

반도체 장치는 반도체 기판, 반도체 기판의 한쪽에 설치되고, 접속 패드부를 갖는 복수의 배선, 배선의 접속 패드부에 각각 설치되고, 그 각각이 외주면 및 최상면을 포함하는 복수의 주상전극을 포함한다. 일렉트로마이그레이션 방지막은 적어도 배선의 표면에 설치된다. 밀봉막은 주상전극의 외주면의 주위에 설치된다.

Description

일렉트로마이그레이션 방지막을 구비하는 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE COMPRISING ELECTROMIGRATION PREVENTION FILM AND MANUFACTURING METHOD THEREOF}
이 발명은 일렉트로마이그레이션(electromigration) 방지막을 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
CSP(chip size package)라고 불리는 반도체 장치는 일본국 특개 2004-207306호 공보에 기재되어 있다. 이 반도체 장치는 그 상면에 설치된 복수의 접속 패드를 갖는 반도체 기판을 구비한다. 반도체 기판에 설치된 절연막의 상면에 복수의 배선이 설치되고, 그것들은 각 접속 패드에 전기적으로 접속된다. 주상전극은 이들 배선의 접속 패드부의 각 상면에 설치된다. 밀봉막은 배선 및 절연막의 상면에 설치되고, 이 밀봉막의 상면은 주상전극의 상면에 맞닿아 있다. 땜납볼은 주상전극의 상면에 각각 설치된다.
상술한 종래의 반도체 장치에 있어서, 배선을 직접적으로 덮는 밀봉막은 에폭시 수지로 형성되므로, 배선 사이에 발생하는 단락(short circuit)의 한 요인인 일렉트로마이그레이션의 발생에 의해, 배선의 금속(동(copper)) 이온이 밀봉막내에 확산하는 등의 문제가 있다.
또한, 예를 들면, 실리카(silica)로 이루어지는 필러(filler)인 에폭시 수지는 밀봉막의 재료로서 사용되어도 좋다. 이러한 반도체 장치에서 배선은 필러에 의해 기계적으로 손상받을 수 있다. 기계적인 손상에 의한 배선의 단선 방지에 있어서, 배선의 배선의 소형화에 한계가 있다는 문제가 있다.
도 1은 이 발명의 제 1 실시형태로서의 반도체 장치의 단면도이다.
도 2는 도 1에 나타내는 반도체 장치 제조의 방법의 일례에 있어서, 처음에 준비한 조립품의 단면도이다.
도 3은 도 2에 이어지는 스텝의 단면도이다.
도 4는 도 3에 이어지는 스텝의 단면도이다.
도 5는 도 4에 이어지는 스텝의 단면도이다.
도 6은 도 5에 이어지는 스텝의 단면도이다.
도 7은 도 6에 이어지는 스텝의 단면도이다.
도 8은 도 7에 이어지는 스텝의 단면도이다.
도 9는 도 8에 이어지는 스텝의 단면도이다.
도 10은 도 9에 이어지는 스텝의 단면도이다.
도 11은 이 발명의 제 2 실시형태로서의 반도체 장치의 단면도이다.
도 12는 도 11에 나타내는 반도체 장치 제조의 방법의 일례에 있어서, 소정의 스텝의 단면도이다.
도 13은 도 12에 이어지는 스텝의 단면도이다.
도 14는 이 발명의 제 3 실시형태로서의 반도체 장치의 단면도이다.
도 15는 도 14에 나타내는 반도체 장치 제조의 방법의 일례에 있어서, 처음에 준비한 조립품의 단면도이다.
도 16은 도 15에 이어지는 스텝의 단면도이다.
도 17은 도 16에 이어지는 스텝의 단면도이다.
도 18은 도 17에 이어지는 스텝의 단면도이다.
도 19는 도 18에 이어지는 스텝의 단면도이다.
도 20은 도 19에 이어지는 스텝의 단면도이다.
도 21은 도 20에 이어지는 스텝의 단면도이다.
도 22는 도 21에 이어지는 스텝의 단면도이다.
도 23은 도 22에 이어지는 스텝의 단면도이다.
도 24는 도 23에 이어지는 스텝의 단면도이다.
도 25는 도 24에 이어지는 스텝의 단면도이다.
도 26은 이 발명의 제 4 실시형태로서의 반도체 장치의 단면도이다.
도 27은 도 26에 나타내는 반도체 장치 제조의 방법의 일례에 있어서, 소정의 스텝의 단면도이다.
도 28은 도 27에 이어지는 스텝의 단면도이다.
도 29는 도 28에 이어지는 스텝의 단면도이다.
도 30은 도 29에 이어지는 스텝의 단면도이다.
도 31은 도 30에 이어지는 스텝의 단면도이다.
도 32는 도 31에 이어지는 스텝의 단면도이다.
도 33은 도 32에 이어지는 스텝의 단면도이다.
도 34는 이 발명의 제 5 실시형태로서의 반도체 장치의 단면도이다.
따라서, 이 발명의 목적은 일렉트로마이그레이션에 의해 배선 사이에 발생하는 단락을 방지할 수 있고, 필러를 포함하는 수지가 밀봉막의 재료로서 사용되어도, 필러에 의해 기계적으로 쉽게 손상받는 것으로부터 배선을 보호할 수 있게 하는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 청구항 1의 제 1 관점에 따른 반도체 장치는,
반도체 기판;
상기 반도체 기판의 한쪽에 설치되고, 접속 패드부를 갖는 복수의 배선;
상기 배선의 접속 패드부에 각각 설치되고, 그 각각이 외주면 및 최상면을 포함하는 복수의 주상전극;
적어도 상기 배선의 표면에 설치된 일렉트로마이그레이션 방지막; 및
상기 주상전극의 외주면의 주위에 설치된 밀봉막을 포함한다.
본 발명의 청구항 6의 제 2 관점에 따른 반도체 장치는,
반도체 기판;
상기 반도체 기판의 윗쪽에 설치된 복수의 배선;
상기 배선의 표면에 설치되고, 상기 배선의 접속 패드부에 대응하는 부분에 개구부를 갖는 무기 절연막;
유기 수지로 이루어지고, 무기 절연막의 상면 및 상기 반도체 기판의 윗쪽에 설치되며, 상기 배선의 접속 패드부에 대응하는 부분에 개구부를 갖는 오버코트막; 및
상기 무기 절연막의 개구부 및 상기 오버코트막의 개구부 안쪽 및 위쪽에 설치되고, 상기 배선의 접속 패드부에 전기적으로 접속되는 복수의 주상전극을 포함한다.
본 발명의 제 3 관점에 따른 발명의 반도체 장치 제조방법은,
반도체 기판의 윗쪽에 복수의 배선을 형성하는 스텝,
상기 배선의 접속 패드부에 복수의 주상전극을 형성하는 스텝,
상기 배선의 표면, 상기 주상전극의 표면 및 상기 반도체 기판의 윗쪽에 일렉트로마이그레이션 방지막을 형성하는 스텝,
상기 일렉트로마이그레이션 방지막에 밀봉막을 형성하는 스텝, 및
상기 주상전극의 상면을 노출시키기 위해서 상기 밀봉막의 상면측을 연삭하는 스텝을 포함한다.
본 발명의 제 4 관점에 따른 발명의 반도체 장치 제조방법은,
반도체 기판의 윗쪽에 복수의 배선을 형성하는 스텝,
상기 배선의 접속 패드부에 복수의 주상전극을 형성하는 스텝,
상기 배선의 표면, 상기 주상전극의 표면 및 상기 반도체 기판의 윗쪽에 일렉트로마이그레이션 방지막을 형성하는 스텝,
상기 주상전극의 상부의 표면에 형성된 일렉트로마이그레이션 방지막을 제거하는 스텝,
상기 일렉트로마이그레이션 방지막 및 주상전극에 밀봉막을 형성하는 스텝, 및
상기 주상전극의 상면을 노출시키기 위해서 상기 밀봉막의 상면측을 연삭하는 스텝을 포함한다.
본 발명의 제 5 관점에 따른 발명의 반도체 장치 제조방법은,
반도체 기판의 윗쪽에 복수의 배선을 형성하는 스텝,
상기 배선의 접속 패드부에 대응하는 부분에 개구부를 갖는 무기 절연막을 상기 배선의 표면에 형성하는 스텝,
상기 배선의 접속 패드부에 대응하는 부분에 개구부를 갖는 유기 수지로 이루어지는 오버코트막을 상기 반도체 기판의 윗쪽 및 상기 무기 절연막에 형성하는 스텝, 및
전해도금에 의해서, 상기 무기 절연막의 개구부 및 상기 오버코트막의 개구부 안쪽 및 위쪽에 주상전극을 형성하는 스텝을 포함한다.
본 발명에 따르면, 일렉트로마이그레이션 방지막은 적어도 배선의 표면에 설치되므로, 일렉트로마이그레이션에 의해 배선 사이에 발생하는 단락을 방지할 수 있다.
또한, 일렉트로마이그레이션 방지막은 보호막으로서 기능하여, 필러를 포함하는 수지가 밀봉막의 재료로서 사용되어도, 필러에 의해 기계적으로 쉽게 손상받는 것으로부터 배선을 보호할 수 있게 한다.
(제 1 실시형태)
도 1은 이 발명의 제 1 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치는 CSP라고 불리고, 실리콘 기판(반도체 기판)(1)을 구비한다. 직접회로(도시하지 않음)는 실리콘 기판(1)의 상면 위쪽 또는 안쪽에 설치되고, 알루미늄계 금속 등의 금속으로 이루어지는 복수의 접속패드(2)는 실리콘 기판(1)의 상면의 주변부에 설치되며, 이들 접속 패드는 직접회로에 전기적으로 접속된다.
산화 실리콘 또는 질화 실리콘 등의 무기재료로 이루어지는 절연막(3)은 접속패드(2)의 중앙을 제외하는 접속패드(2)의 윗면 및 실리콘 기판(1)의 상면에 설치된다. 접속패드(2)의 중앙은 절연막(3)에 설치된 개구부(4)를 통해 노출된다. 폴리이미드 수지 또는 PBO(Poly Benzo Oxysazole) 수지 등의 유기재료로 이루어지는 전기적으로 절연인 보호막(5)은 절연막(3)의 상면에 설치된다. 개구부(6)는 절연막(3)의 개구부(4)에 대응하는 보호막(5)의 부분에 설치된다. 오목부 또는 홈부 (7)는 보호막(5)의 주변부에 설치된다.
복수의 배선(8)은 보호막(5)의 상면에 설치된다. 각 배선(8)은 보호막(5)의 상면에 설치되는, 예를 들면, 동으로 이루어지는 기초 금속층(9)으로 구성된 2층 구조를 갖고, 동으로 이루어지는 상부 금속층(10)은 기초 금속층(9)의 상면에 설치된다. 배선(8)의 일단은 절연막(3) 및 보호막(5)의 정렬된 개구부(4, 6)를 통해 접속패드(2)에 전기적으로 접속된다. 동으로 이루어지는 주상전극(11)은 배선(8)의 접속 패드부의 타단 또는 상면에 설치된다.
배선(8)의 표면 및 보호막(5)의 상면에 설치되는 일렉트로마이그레이션 방지막(12)은 폴리이미드 수지 또는 PBO 수지로 이루어지고, 주상전극(11)의 외주면을 덮기 위해서, 원통 모양으로 부분적으로 돌출된다. 오목부(13)는 보호막(5)의 오목부(7)에 대응하는 부분에 있어서의 일렉트로마이그레이션 방지막(12)의 주변부에 설치된다. 그 결과, 보호막(5)의 외부면은 일렉트로마이그레이션 방지막(12)의 외부면과 맞닿은 것이 바람직하다.
보호막(5) 및 일렉트로마이그레이션 방지막(12)의 오목부(7, 13)를 통해 노출된 절연막(3)의 상면과, 일렉트로마이그레이션 방지막(12)의 상면에, 예를 들면, 실리카로 이루어지는 필러를 포함하는 에폭시 수지로 이루어지는 밀봉막(14)이 설치되고, 이 밀봉막(14)의 상면은 주상전극(11)의 상면과 맞닿아도 좋다. 상기 밀봉막(14)은 일렉트로마이그레이션 방지막(12)의 원통 모양의 돌출을 통해 주상전극 (11)의 측면을 둘러싼다. 땜납볼(15)은 각 주상전극(11)의 상면에 각각 설치된다.
다음에, 이 반도체 장치 제조의 방법의 일례를 기재한다. 우선, 도 2에 나타내는 바와 같이, 조립품이 준비되고, 여기서, 알루미늄계 금속으로 이루어지는 접속패드(2), 예를 들면, 산화 실리콘 또는 질화 실리콘으로 이루어지는 절연막(3) 및 예를 들면, 폴리이미드 수지 또는 PBO 수지로 이루어지는 보호막(5)은 웨이퍼 상태의 실리콘 기판(이하, 반도체 웨이퍼(21)라고 함)의 윗쪽에 형성되고, 접속패드(2)의 중앙은 절연막(3) 및 보호막(5)을 통하여 형성된 개구부(4, 6)를 통해 노출된다.
이 경우, 소정의 기능을 가진 직접회로(도시하지 않음)는 반도체 장치가 형성된 반도체 웨이퍼(21)의 상면의 영역에 형성되고, 각 그룹의 접속패드(2)는 대응하는 부분에 형성된 각 직접회로에 전기적으로 접속된다. 도 2에서, 부호 '22'에 의해 나타내는 영역은 다이싱 라인에 대응한다. 웨이퍼(21)의 상면을 따라서 뻗은 오목부 또는 홈부(7)는 다이싱 라인(22) 및 그 양측에 대응하는 보호막(5)의 부분에 형성된다.
다음에, 도 3에 나타내는 바와 같이, 기초 금속층(9)은 절연막(3) 및 보호막(5)의 개구부(4,6)를 통해 노출된 접속패드(2)의 중앙의 상면과, 보호막(5)의 상면 전체에 형성된다. 상기 기초 금속층(9)은 그 형성방법 및 전도성 재료에 한정되지 않고, 무전해 도금에 의해 형성된 동층(copper layer)이어도 좋고, 스퍼터링에 의해 형성된 동층이어도 좋고, 또는 스퍼터링에 의해 형성된 티타늄 등의 박막층에 스퍼터링에 의해서 형성된 동층이어도 좋다.
다음에, 도금 레지스트막 형성막은 기초 금속층(9)의 상면에 형성되고, 이 막은 도금 레지스트막(23)을 형성하기 위해서 패터닝된다. 개구부(24)는 상부 금속층(10)이 형성된 영역에 대응하는 도금 레지스트막(23)의 부분에 형성된다. 그 후에, 동의 전해도금은 도금 전류로로서 기초 금속층(9)을 사용하여 실행되고, 그로 인해, 도금 레지스트막(23)의 개구부(24)에 있어서, 기초 금속층(9)의 부분의 상면에 상부 금속층(10)을 형성한다.
다음에, 도 4에 나타내는 바와 같이, 도금 레지스트막 형성막은 상부 금속층 (10) 및 기초 금속층(9)의 상면에 형성되고, 이 막은 도금 레지스트막(25)을 형성하기 위해서 패터닝된다. 이 경우, 개구부(26)는 상부 금속층(10)의 접속 패드부, 즉, 주상전극(11)이 형성된 영역에 대응하는 도금 레지스트막(25)의 부분에 형성된다. 그 후에, 동의 전해도금은 도금 전류로로서 기초 금속층(9)을 사용하여 실행되고, 이로 인해, 주상전극(11)은 도금 레지스트막(25)의 개구부(26)에 있어서, 상부 금속층(10)의 접속 패드부의 각 상면에 형성된다.
다음에, 도금 레지스트막(25)이 제거되고, 그 후, 상부 금속층(10)은 상부 금속층(10)의 아래가 아닌 영역에 있어서, 기초 금속층(9)을 에칭하고 제거하기 위해 마스크로서 사용된다. 따라서, 기초 금속층(9)은 도 5에 나타내는 바와 같이, 상부 금속층(10) 아래에만 잔존한다. 이 상태에서, 배선(8)은 기초 금속층(9) 및 기초 금속층(9)의 상면에 형성된 상부 금속층(10)에 의해 형성된다.
다음에, 예를 들면, 폴리이미드 수지 또는 PBO 수지로 이루어지는 일렉트로마이그레이션 방지막(12)은 배선(8)의 표면, 주상전극(11)의 외주면(상면 및 외부 주변측 표면) 및 보호막(5)의 상면에 예를 들면, 스핀코트법의 적절한 방법에 의해 형성된다. 그 후에, 도 6에 나타내는 바와 같이, 오목부(13)는 보호막(5)의 오목부(7)에 대응하는 일렉트로마이그레이션 방지막(12)의 부분에 포토리소그래피법에 의해서 형성된다.
다음에, 도 7에 나타내는 바와 같이, 예를 들면, 실리카로 이루어지는 필러를 포함하는 에폭시 수지로 이루어지는 밀봉막(14)은 보호막(5) 및 일렉트로마이그레이션 방지막(12)의 오목부(7, 13)을 통해 노출된 절연막(3)의 상면 및 일렉트로마이그레이션 방지막(12)의 상면에, 예를 들면, 스크린 프린팅법 또는 스핀코트법에 의해서 형성되고, 이 밀봉막(14)의 두께는 주상전극(11)(주상전극(11)의 상면에 형성된 일렉트로마이그레이션 방지막(12)의 부분의 두께를 포함함)의 높이보다 커도 좋다.
다음에, 밀봉막(14)의 상면측은, 도 8에 나타내는 바와 같이, 주상전극(11)의 상면 및 주상전극(11)의 외주면에 형성된 일렉트로마이그레이션 방지막(12)의 원통 모양부의 상면을 노출하기 위해서 적절히 연삭되고 제거되며, 이들 노출된 표면을 포함하는 밀봉막(14)의 상면을 편평하게 한다.
다음에, 도 9에 나타내는 바와 같이, 땜납볼(15)은 각 주상전극(11)의 상면에 형성된다. 그 후에, 도 10에 나타내는 바와 같이, 반도체 웨이퍼(21), 절연막 (3) 및 밀봉막(14)은 다이싱 라인(22)을 따라서 절단하는 것에 의해, 도 1에 나타내는 복수의 반도체 장치를 얻는다.
이와 같이 얻어진 반도체 장치에 있어서, 배선(8)의 표면(상면 및 측면)과 주상전극(11)의 외주면은 도 1에 나타내는 바와 같이, 예를 들면, 폴리이미드 수지 또는 PBO 수지로 이루어지는 일렉트로마이그레이션 방지막(12)으로 덮인다. 따라서, 배선(8) 사이에 일렉트로마이그레이션의 발생이 없으므로, 배선(8)의 일렉트로마이그레이션에 의한 단락을 방지할 수 있다.
또한, 도 1에 나타내는 반도체 장치에 있어서, 배선(8)의 표면은 예를 들면, 폴리이미드 수지 또는 PBO 수지로 이루어지는 일렉트로마이그레이션 방지막(12)으로 덮여서, 배선(8)은 예를 들면, 실리카로 이루어지는 필러를 포함하는 에폭시 수지가 밀봉막(14)의 재료로서 사용되어도, 필러에 의해 기계적으로 쉽게 손상받지 않는다.
도 1에 나타내는 반도체 장치에 있어서, 주상전극(11)의 전체 외주면은 일렉트로마이그레이션 방지막(12)으로 덮이고, 땜납볼(15)은 주상전극(11)의 상면에만 설치되어서, 주상전극(11)의 외주면을 덮는 일렉트로마이그레이션 방지막(12)의 원통 모양부의 상면은 밀봉막(14)의 상면에 노출된다. 이 경우, 일렉트로마이그레이션 방지막(12)이 폴리이미드 수지 또는 PBO 수지에 의해 형성되면, 이들 수지가 흡습성을 갖기 때문에 내습의 신뢰성은 감소된다. 따라서, 내습 신뢰성을 향상할 수 있는 이 발명의 제 2 실시형태를 다음에 기재한다.
(제 2 실시형태)
도 11은 이 발명의 제 2 실시형태로서의 반도체 장치의 단면도를 나타낸다. 이 반도체 장치는 주상전극(11)의 하부 외주면이 일렉트로마이그레이션 방지막(12)으로 덮이고, 주상전극(11)의 상부 외주면이 밀봉막(14)으로 덮여서, 일렉트로마이그레이션 방지막(12)의 원통 모양부의 상면이 밀봉막(14)의 상면에 노출되지 않는 점에서, 도 1에 나타내는 반도체 장치와는 다르다.
다음에, 이 반도체 장치 제조의 방법의 일례에 대해 기재한다. 이 경우, 도 6에 나타내는 스텝의 후에, 레지스트막(41)은, 도 12에 나타내는 바와 같이, 보호막(5) 및 일렉트로마이그레이션 방지막(12)의 오목부 또는 홈부(7, 13)에 의해 노출된 절연막(3)의 상면 및 주상전극(11)의 외주면에 형성된 일렉트로마이그레이션 방지막(12)의 원통 모양부의 최상면을 제외한 일렉트로마이그레이션 방지막(12)의 부분의 상면에, 예를 들면, 스핀코트법에 의해서 형성된다. 이 경우, 레지스트막 (41)의 부분의 두께는 주상전극(11)의 높이의 거의 절반인 일렉트로마이그레이션 방지막(12)의 상면에 형성된다.
다음에, 레지스트막(41)의 상면보다 높이 돌출한 주상전극(11)의 상부 외주면에 형성된 일렉트로마이그레이션 방지막(12)의 원통 모양부은 에칭되고 제거되서, 도 13에 나타내는 바와 같이, 레지스트막(41)의 상면보다 높이 돌출한 주상전극(11)의 상부 외주면이 노출된다. 이어서, 상술한 제 1 실시형태의 제조방법에 있어서, 주상전극(11)의 상부 외주면이 밀봉막(14)으로 덮인 구조를 갖는 복수의 반도체 장치는 도 11에 나타내는 바와 같이, 밀봉막 형성스텝, 땜납볼 형성스텝 및 다이싱 스텝에 의해서 얻어진다.
이와 같이 얻어진 반도체 장치에 있어서, 주상전극(11)의 상부 외주면 및 일렉트로마이그레이션 방지막(12)의 원통 모양부의 상면은 도 11에 나타내는 바와 같이, 물이 침투되지 않는 에폭시 수지로 이루어지는 밀봉막(14)으로 덮여서, 내습 신뢰성이 향상될 수 있다. 이 경우, 내습 신뢰성은 밀봉막(14)이 예를 들면, 실리카로 이루어지는 필러를 포함하는 에폭시 수지로 형성될 때, 또한 향상될 수 있다.
(제 3 실시형태)
도 14는 이 발명의 제 3 실시형태로서의 반도체 장치의 단면도이다. 이 반도체 장치는 CSP라고 불리고, 실리콘 기판(반도체 기판)(1)을 구비한다. 직접회로 (도시하지 않음)는 실리콘 기판(1)의 상면에 설치되고, 알루미늄계 금속 등의 금속으로 이루어지는 복수의 접속패드(2)는 실리콘 기판(1)의 상면의 주변부에 설치되며, 이들 접속 패드는 직접회로에 전기적으로 접속된다.
주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 제 1 무기 절연막(16)은 접속패드(2)의 중앙을 제외하는 접속패드(2)의 상면 및 실리콘 기판(1)의 상면에 설치된다. 접속패드(2)의 중앙은 제 1 무기 절연막(16)에 설치된 개구부(4)를 통해 노출된다. 폴리이미드 수지 또는 에폭시 수지 등의 유기재료로 이루어지는 유기 보호막(유기 절연막)(40)은 제 1 무기 절연막(16)의 상면에 설치된다. 개구부(6)는 제 1 무기 절연막(16)의 개구부(4)에 대응하는 유기 보호막(40)의 부분에 설치된다.
예를 들면, 동으로 이루어지는 기초 금속층(9)은 유기 보호막(40)의 상면에 설치된다. 동으로 이루어지는 상부 전극층(10)은 기초 금속층(9)의 상면 전체에 설치되고, 이들 층은 배선(8)을 형성한다. 기초 금속층(9)을 포함하는 배선(8)의 일단은 제 1 무기 절연막(16) 및 유기 보호막(40)의 개구부(4, 6)를 통해 접속패드 (2)에 전기적으로 접속된다. 주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 제 2 무기 절연막(19)은 배선(8) 및 유기 보호막 (40)의 상면에 설치된다. 개구부(20)는 배선(8)의 접속 패드부에 대응하는 제 2 무기 절연막(19)의 부분에 형성된다.
폴리이미드 수지 또는 에폭시 수지 등의 유기재료로 이루어지는 오버코트막 (29)은 제 2 무기 절연막(19)의 상면에 설치된다. 개구부(30)는 배선(8)의 접속 패드부에 대응하는 오버코트막(29)의 부분에 형성된다. 예를 들면, 동의 금속으로 이루어지는 기초 금속층(37)은 제 2 무기 절연막(19) 및 오버코트막(29)의 개구부 (20, 12)를 통해 노출된 배선(8)의 접속 패드부의 상면, 제 2 무기 절연막(19)의 개구부(20)의 내부벽면, 오버코트막(29)의 개구부(30)의 내부벽면 및 오버코트막 (29)의 개구부(30) 주위의 오버코트막(29)의 부분의 상면에 설치된다. 동으로 이루어지는 주상전극(11)은 기초 금속층(37)의 상면 전체에 설치된다.
하부 주상 전극부(11a)로 구성되는 각 주상전극(11)은 제 2 무기 절연막(19) 및 오버코트막(29)의 개구부(20, 12)에 설치되고, 상부 주상 전극부(11b)는 하부 주상 전극부(11a)의 상면 및 주변 및 오버코트막(29)에 설치된다. 주상전극(11)의 하부 주상 전극부(11a)는 제 2 무기 절연막(19) 및 오버코트막(29)의 개구부(20, 12)에 설치된 기초 금속층(37)의 부분을 통해, 배선(8)의 각 접속 패드부에 전기적으로 접속된다. 땜납볼(15)은 오버코트막(29)의 상면 및 주상전극(11)의 상부 주상 전극부(11b)의 표면에 설치된 기초 금속층(37)의 주변 가장자리의 주변측 표면에 설치된다.
다음에, 이 반도체 장치 제조의 방법의 일례를 기재한다. 우선, 도 15에 나타내는 바와 같이, 조립품이 준비되고, 여기서, 예를 들면, 알루미늄계 금속으로 이루어지는 접속패드(2), 주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 제 1 무기 절연막(16) 및 폴리이미드 수지 또는 에폭시 수지 등의 유기재료로 이루어지는 유기 보호막(40)이 웨이퍼 상태의 실리콘 기판(이하, 반도체 웨이퍼(21)라고 함)의 상면에 형성되고, 접속패드(2)의 중앙은 제 1 무기 절연막(16) 및 유기 보호막(40)에 형성된 개구부(4, 6)를 통해서 노출된다.
이 경우, 소정의 기능을 가진 직접회로(도시하지 않음)는 반도체 장치가 형성된 반도체 웨이퍼(21)의 상면의 영역에 형성되고, 접속패드(2)는 대응하는 부분에 형성된 직접회로에 전기적으로 접속된다. 도 15에서, 부호 '22'에 의해 나타내는 영역은 다이싱 라인에 대응한다.
다음에, 도 16에 나타내는 바와 같이, 기초 금속층(9)을 형성한 층(이하, 간단하게 기초 금속층(9)이라 함)은 제 1 무기 절연막(16) 및 유기 보호막(40)의 개구부(4, 6)를 통해 노출된 접속패드(2)의 부분의 상면 전체 및 유기 보호막(40)의 상면 전체에 형성된다. 이 경우, 기초 금속층(9)은 무전해 도금에 의해 형성된 동층이어도 좋고, 스퍼터링에 의해 형성된 동층이어도 좋으며, 또는 스퍼터링에 의해 형성된 티타늄 등의 박막층에 스퍼터링에 의해서 형성된 동층이어도 좋다.
다음에, 도금 레지스트막(23)은 기초 금속층(9)의 상면에 패터닝/형성된다. 이 경우, 개구부(24)는 배선(8)(상부 전극층(10))이 형성된 영역에 대응하는 도금 레지스트막(23)의 부분에 형성된다. 그 후에, 동의 전해도금은 도금 전류로로서 기초 금속층(9)을 사용하여 실행되고, 그로 인해, 배선(8)(이하, 간단하게 상부 금속층이라 함)의 상부 금속층을 형성한 층의 형성은 도금 레지스트막(23)의 개구부 (24)에 있어서, 기초 금속층(9)의 상면에 형성된다. 다음에, 도금 레지스트막(23)은 제거되고, 그 후, 상부 금속층 아래가 아닌 영역의 기초 금속층(9)은 마스크로서 상부 금속층을 사용하여 에칭하고 제거되서, 도 17에 나타내는 바와 같이, 기초 금속층(9)은 상부 금속층 아래에만 잔존한다.
다음에, 도 18에 나타내는 바와 같이, 주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 제 2 무기 절연막(19)은 플라즈마 CVD법에 의해 배선(8) 및 유기 보호막(40)의 상면에 형성된다. 이 경우, 제 2 무기 절연막(19) 형성의 공정 온도는 250℃ 또는 그 이하가 바람직하고, 폴리이미드 수지 등의 유기재료로 이루어지는 이미 형성된 유기 보호막(40)은 열 손상되지 않는다.
예를 들면, Si(OH2H5)4(TEOS)가 공정 가스로서 사용되면, 500∼1000㎚의 두께를 갖는 SiO2막은 약 120℃의 공정 온도에서 10∼20분내에 형성될 수 있다. SiH(OCH3)3(TMS)가 공정 가스로서 사용되면, 500∼1000㎚의 두께를 갖는 SiO2막은 약 80℃의 공정 온도에서 10∼20분내에 형성될 수 있다.
다음에, 도 19에 나타내는 바와 같이, 폴리이미드 수지 또는 에폭시 수지 등의 유기재료로 이루어지는 오버코트막(29)은 제 2 무기 절연막(19)의 상면에 예를 들면, 스핀코트법에 의해서 형성된다. 그 후, 개구부(30)는 포토 마스크(도시하지 않음)를 사용하는 포토리소그래피법에 의해서, 배선(8)의 접속 패드부에 대응하는 오버코트막(29)의 각 부분에 형성된다.
다음에, 도 20에 나타내는 바와 같이, 예를 들면, 노볼락(novolak) 수지로 이루어지는 포지티브 레지스트막(positive resist film)(39)은 오버코트막(29)의 상면에 패터닝/형성된다. 이 경우, 개구부(26)는 오버코트막(29)(즉, 배선(8)의 접속패드부)의 개구부(30)에 대응하는 레지스트막(39)의 부분에 형성된다.
다음에, 도 21에 나타내는 바와 같이, 제 2 무기 절연막(19)은 오버코트막 (29)(즉, 배선(8)의 접속 패드부)의 개구부(30)에 대응하는 제 2 무기 절연막(19)의 부분에 개구부(20)를 형성하기 위해서, 마스크로서 레지스트막(39)을 사용하여 건식 에칭받기 쉽다. 이 경우, 건식 에칭은 예를 들면, 일반적인 반응성 이온 에칭(RIE)일 수 있고, 또는, 후술하는 고밀도 플라즈마 건식 에칭이어도 좋다.
다음에, 레지스트막(39)은 제거된다. 또한, 건식 에칭은 레지스트막(39)을 사용하지 않고, 오버코트막(29)을 마스크로서 사용하여 실행되어도 좋다. 이 경우 또한, 건식 에칭은 예를 들면, 일반적인 반응성 이온 에칭(RIE)일 수 있고, 또는, 후술하는 고밀도 플라즈마 건식 에칭이어도 좋다.
다음에, 도 22에 나타내는 바와 같이, 기초 금속층(37)은 제 2 무기 절연막 (19) 및 오버코트막(29)의 개구부(20, 12)를 통해 노출된 배선(8)의 접속 패드부의 상면과, 오버코트막(29)의 상면 전체에, 예를 들면, 동의 스퍼터링에 의해서 형성된다. 그 후, 도금 레지스트막(27)은 기초 금속층(37)의 상면에 패터닝/형성된다. 이 경우, 개구부(28)는 주상전극(11)의 상부 주상 전극부(11b)가 형성된 영역에 대응하는 도금 레지스트막(27)의 부분에 형성된 오버코트막(29)의 개구부(30)보다 조금 크다.
다음에, 동의 전해도금은 제 2 무기 절연막(19) 및 오버코트막(29)의 개구부 (20, 12)의 기초 금속층(37)에 있어서 하부 주상 전극부(11a)를 형성하고, 그 후, 도금 레지스트막(27)의 개구부(28)에 있어서의 하부 주상 전극부(11a) 및 기초 금속층(37)의 상면에 상부 주상 전극부(11b)를 형성하기 위하여, 도금 전류로로서 기초 금속층(37)을 사용하여 실행된다.
이 경우, 도금 레지스트막(27)의 개구부(28)가 오버코트막(29)의 개구부(30)보다 조금 클 때, 도금은 도금 레지스트막(27)의 개구부(28)에 등방성으로 성막된다. 따라서, 상부 주상 전극부(11b)는 불룩한 형태를 갖는 도금 레지스트막(27)의 개구부(28)에 형성된다. 그러므로, 하부 주상 전극부(11a) 및 상부 주상 전극부 (11b)로 구성되는 주상전극(11)이 형성된다.
다음에, 도금 레지스트막(27)이 제거되고, 그 후, 주상전극(11)의 아래가 아닌 영역에 있어서의 기초 금속층(37)의 부분은 주상전극(11)을 마스크로서 사용하여 에칭되고 제거되어서, 도 23에 나타내는 바와 같이, 기초 금속층(37)이 주상전극(11) 아래에만 잔존한다. 다음에, 용매제(도시하지 않음)는 스크린 프린팅법에서 의해서 주상전극(11)의 상부 주상 전극부(11b)의 상면내에 사용되고, 그 후, 땜납볼(도시하지 않음)은 용매제의 상면에 탑재된다.
다음에, 리플로우(reflow) 공정 후에, 땜납볼은 용해된 용매제의 상면에 탑재되어, 표면 장력에 의해 둥글게 되고 응고되어서, 땜납볼(15)은 도 24에 나타내는 바와 같이, 오버코트막(29)의 상면에 형성된 기초 금속층(37)의 끝면을 포함하는 주상전극(11)의 상부 주상 전극부(11b)의 표면에 형성된다. 그 후, 도 25에 나타내는 바와 같이, 반도체 웨이퍼(21), 제 1 무기 절연막(16), 유기 보호막(40), 제 2 무기 절연막(19) 및 오버코트막(29)은 다이싱 라인(22)을 따라서 절단하는 것에 의해, 도 14에 나타내는 복수의 반도체 장치를 얻는다.
여기에, 상술한 반도체 장치 제조방법에 있어서, 배선(8)의 접속 패드부에 대응하는 부분에 개구부(20)를 갖는 제 2 무기 절연막(19)은 배선(8)을 포함하는 유기 보호막(40)에 형성되고, 배선(8)의 접속 패드부에 대응하는 부분에 개구부 (30)를 갖는 오버코트막(29)은 제 2 무기 절연막(19)에 형성되며, 그 후, 주상전극 (11)은 도 22에 나타내는 바와 같이, 제 2 무기 절연막(19) 및 오버코트막(29)의 개구부(20, 12)에 있어서, 배선(8)의 접속 패드부에 전해도금에 의해서 형성되고, 이로 인해, 특별한 연삭의 공정은 더 이상 필요하지 않다.
또한, 상술한 제조방법에 의해 얻어진 반도체 장치에 있어서, 접속 패드부를 제외한 배선(8)의 표면은 도 14에 나타내는 바와 같이, 주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 제 2 무기 절연막(19)으로 덮여서, 배선(8) 사이와 배선(8) 및 주상전극(11) 사이의 일렉트로마이그레이션의 발생을 억제할 수 있게 한다.
(제 4 실시형태)
도 26은 이 발명의 제 4 실시형태로서의 반도체 장치의 단면도이다. 이 반도체 장치는 개구부(20)를 갖는 제 2 무기 절연막(19)이 기초 금속층(9)을 포함하는 배선(8)의 표면에만 설치되고, 제 3 무기 절연막(38)이 제 2 무기 절연막(19)의 개구부(20)의 내부벽면, 오버코트막(29)의 개구부(30)의 내부벽면 및 개구부(30)의 주위의 오버코트막(29)의 상면에 설치되는 점에서, 도 14에 나타내는 반도체 장치와는 다르다.
다음에, 이 반도체 장치의 제조의 방법의 일례에 대해 설명한다. 이 경우, 도 18에 나타내는 스텝의 후에, 예를 들면, 노볼락 수지로 이루어지는 포지티브 레지스트막(31)은 도 27에 나타내는 바와 같이, 제 2 무기 절연막(19)의 상면에 패터닝/형성된다. 이 경우, 제 1 개구부(32)는 배선(8)의 접속 패드부에 대응하는 레지스트막(31)의 부분에 형성된다. 또한, 제 2 개구부(33)는 배선(8)의 끝면을 덮는 제 2 무기 절연막(19) 사이의 부분에 대응하는 레지스트막(31)에 형성된다.
다음에, 제 2 무기 절연막(19)은 레지스트막(31)(즉, 배선(8)의 접속 패드부)의 제 1 개구부(32)에 대응하는 제 2 무기 절연막(19)의 부분에 개구부(20)를 형성하기 위해서, 레지스트막(31)을 마스크로서 사용하여 건식 에칭받기 쉽고, 도 28에 나타내는 바와 같이, 레지스트막(31)의 제 2 개구부(33)에 대응하는 제 2 무기 절연막(19)의 부분을 제거한다.
이 경우, 건식 에칭은 예를 들면, 일반적인 반응성 이온 에칭(RIE)일 수 있고, 또는, 후술하는 고밀도 플라즈마 건식 에칭이어도 좋다. 또한, 이 상태에서, 개구부(20)를 갖는 제 2 무기 절연막(19)은 기초 금속층(9)을 포함하는 배선(8)의 표면에만 형성된다. 그 후, 레지스트막(31)은 제거된다.
다음에, 도 29에 나타내는 바와 같이, 폴리이미드 수지 또는 에폭시 수지 등의 유기재료로 이루어지는 오버코트막(29)은 제 2 무기 절연막(19)을 포함하는 유기 보호막(40)의 상면에 패터닝/형성된다. 이 경우, 개구부(30)는 포토 마스크(도시하지 않음)를 사용하는 포토리소그래피법에 의해, 배선(8)의 접속 패드부에 대응하는 오버코트막(29)의 각 부분에 형성된다.
다음에, 도 30에 나타내는 바와 같이, 주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 제 3 무기 절연막(38)은 플라즈마 CVD법에 의해, 제 2 무기 절연막(19) 및 오버코트막(29)의 개구부(20, 12)를 통해 노출된 배선(8)의 접속 패드부의 상면과, 오버코트막(29)의 상면 전체에 형성된다. 이 경우 또한, 제 3 무기 절연막(38)의 형성 공정 온도는 250℃ 또는 그 이하가 바람직하고, 폴리이미드 수지 등의 유기재료로 이루어지는, 이미 형성된 유기 보호막 (40) 및 오버코트막(29)은 열 손상되지 않는다.
다음에, 예를 들면, 노볼락 수지로 이루어지는 포지티브 레지스트막(34)은 제 3 무기 절연막(38)의 상면에 패터닝/형성된다. 이 경우, 포지티브 레지스트막 (34)은 오버코트막(29)의 개구부(30)의 내부벽면에 형성된 제 3 무기 절연막(38)의 상면과, 개구부의 주위의 제 3 무기 절연막(38)의 상면에 형성된다.
다음에, 제 3 무기 절연막(38)은 포지티브 레지스트막(34)을 마스크로서 사용하여 건식 에칭받기 쉬워서, 도 31에 나타내는 바와 같이, 제 3 무기 절연막(38)은 포지티브 레지스트막(34)의 아래에만 잔존한다. 즉, 제 3 무기 절연막(38)은 제 2 무기 절연막(19)의 개구부(20)의 내부벽면, 오버코트막의 개구부(30)의 내부벽면 및 개구부(30)의 주위의 오버코트막(29)의 상면에 형성된다. 이 상태에서, 배선(8)의 접속 패드부는 제 3 무기 절연막(38)에 형성된 개구부(17)를 통해 노출된다. 그 후, 레지스트막(34)은 제거된다.
여기에, 이 경우에 있어서의 건식 에칭은, 특히 제 2 무기 절연막(19) 및 오버코트막(29)의 개구부(20, 12)의 내부벽면에 형성된 제 3 무기 절연막(38)의 에칭을 최소로 하기 위해서, 플라즈마내에서 변환되는 가스의 연장된 평균 자유 행정을 허용하는 고밀도 플라즈마 건식 에칭인 것이 바람직하다.
예를 들면, 헬리콘(helicon) 파동(휘슬러(whistler) 파동) 에칭 장치는 고진공 상태 아래에서 고밀도 플라즈마를 발생할 수 있어서 바람직하다. 이 경우, OH2가 전체의 5∼10％ 첨가된 공정 가스로서 CF4가 사용되면, 에칭 효율이 증가될 수 있다. 또한, 고밀도 플라즈마 발생이 가능한, 유도 결합 플라즈마 에칭 장치가 사용되어도 좋다.
다음에, 도 32에 나타내는 바와 같이, 기초 금속층(37)은 제 3 무기 절연막 (38)의 개구부(17)를 통해 노출된 배선(8)의 접속 패드부의 상면, 제 3 무기 절연막(38) 및 오버코트막(29)의 상면 전체에, 예를 들면, 동의 스퍼터링에 의해서 형성된다. 그 후, 도금 레지스트막(35)은 기초 금속층(37)의 상면에 패터닝/형성된다. 이 경우, 개구부(36)는 주상전극(11)의 상부 주상 전극부(11b)가 형성된 영역에 대응하는 도금 레지스트막(35)의 부분에 형성된 제 3 무기 절연막(38)의 개구부 (17)보다 조금 크다.
다음에, 동의 전해도금은 제 3 무기 절연막(38)의 개구부(17)의 기초 금속층 (37)에 있어서 하부 주상 전극부(11a)를 형성하고, 그 후, 도금 레지스트막(35)의 개구부(36)의 하부 주상 전극부(11a) 및 기초 금속층(37)의 상면에 상부 주상 전극부(11b)를 형성하기 위하여, 기초 금속층(37)을 도금 전류로로서 사용하여 실행된다.
이 경우 또한, 도금 레지스트막(35)의 개구부(36)가 제 3 무기 절연막(38)의 개구부(17)보다 조금 클 때, 도금은 도금 레지스트막(35)의 개구부(36)에 등방성으로 성막된다. 따라서, 상부 주상 전극부(11b)는 불룩한 형태를 갖는 도금 레지스트막(35)의 개구부(36)에 형성된다. 그러므로, 하부 주상 전극부(11a) 및 상부 주상 전극부(11b)로 구성되는 주상전극(11)이 형성된다.
다음에, 도금 레지스트막(35)이 제거되고, 그 후, 주상전극(11)의 아래가 아닌 영역에 있어서의 기초 금속층(37)은 주상전극(11)을 마스크로서 사용하여 에칭되고 제거되어서, 도 33에 나타내는 바와 같이, 기초 금속층(37)이 주상전극(11) 아래에만 잔존한다. 다음에, 상술한 제 3 실시형태의 제조방법에서와 같이, 도 26에 나타내는 복수의 반도체 장치는 용매제 사용 스텝, 땜납볼 형성 스텝 및 다이싱 스텝에 의해 얻어진다.
이와 같이, 제 4 실시형태에서 얻어진 반도체 장치에 있어서, 접속 패드부를 제외하는 배선(8)의 상면은 주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 제 2 무기 절연막(19)으로 덮이고, 주상전극(11)의 하부 주상 전극부(11a)의 외주면은 주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 제 3 무기 절연막(38)으로 덮인다. 따라서, 배선(8) 사이와, 주상전극(11) 사이와, 배선(3) 및 주상전극(11) 사이의 일렉트로마이그레이션의 발생을 억제할 수 있게 한다.
(제 5 실시형태)
도 34는 이 발명의 제 5 실시형태로서의 반도체 장치의 단면도이다. 이 반도체 장치는 개구부(20)를 갖는 제 2 무기 절연막(19)이 배선(8)뿐만 아니라, 유기 보호막(40)의 상면 전체에도 설치됐다는 점에서, 도 26에 나타내는 반도체 장치와는 다르다.
이 반도체 장치 제조의 방법의 일례에 있어서, 도 30에 나타내는 스텝은 상세하게 기재되지 않은 도 21에 나타내는 스텝 후에 실행되어도 좋다.
본 발명에 따르면, 일렉트로마이그레이션 방지막은 적어도 배선의 표면에 설치되므로, 일렉트로마이그레이션에 의해 배선 사이에 발생하는 단락을 방지할 수 있다.
또한, 일렉트로마이그레이션 방지막은 보호막으로서 기능하여, 필러를 포함하는 수지가 밀봉막의 재료로서 사용되어도, 필러에 의해 기계적으로 쉽게 손상받는 것으로부터 배선을 보호할 수 있게 한다.

Claims (25)

  1. 반도체 장치는,
    반도체 기판;
    상기 반도체 기판의 한쪽에 설치되고, 접속 패드부를 갖는 복수의 배선;
    상기 배선의 접속 패드부에 각각 설치되고, 그 각각이 외주면 및 최상면을 포함하는 복수의 주상전극;
    적어도 상기 배선의 표면에 설치된 일렉트로마이그레이션 방지막; 및
    상기 주상전극의 외주면의 주위에 설치된 밀봉막을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 일렉트로마이그레이션 방지막은 적어도 상기 배선의 표면 및 상기 주상전극의 외주면에 설치된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 일렉트로마이그레이션 방지막은 적어도 상기 배선의 표면 및 상기 주상전극의 외주면의 하부에 설치되고, 상기 주상전극의 외주면의 상부는 상기 밀봉막으로 덮이는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 배선은 동을 포함하는 금속으로 형성되고, 상기 주상전극은 동으로 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에서 제 4 항 중의 어느 한 항에 있어서,
    상기 일렉트로마이그레이션 방지막은 폴리이미드 수지 또는 PBO 수지로 형성되는 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치는,
    반도체 기판;
    상기 반도체 기판의 윗쪽에 설치된 복수의 배선;
    상기 배선의 표면에 설치되고, 상기 배선의 접속 패드부에 대응하는 부분에 개구부를 갖는 무기 절연막;
    유기 수지로 이루어지고, 무기 절연막의 상면 및 상기 반도체 기판의 윗쪽에 설치되며, 상기 배선의 접속 패드부에 대응하는 부분에 개구부를 갖는 오버코트막; 및
    상기 무기 절연막의 개구부 및 상기 오버코트막의 개구부 안쪽 및 위쪽에 설치되고, 상기 배선의 접속 패드부에 전기적으로 접속되는 복수의 주상전극을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 무기 절연막은 주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 배선은 유기 수지로 이루어지는 유기 절연막에 설치되고, 상기 유기 절연막은 상기 반도체 기판의 윗쪽에 설치되는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 무기 절연막은 상기 배선 및 상기 유기 절연막에 설치되는 것을 특징으로 하는 반도체 장치.
  10. 제 6 항에서 제 9 항 중의 어느 한 항에 있어서,
    상기 주상전극의 기초로서 기능하는 기초 금속층은 상기 배선의 접속 패드부 및 상기 오버코트막의 개구부의 내부벽면에 설치되는 것을 특징으로 하는 반도체 장치.
  11. 제 6 항에서 제 10 항 중의 어느 한 항에 있어서,
    다른 무기 절연막은 상기 무기 절연막의 개구부 및 상기 오버코트막의 개구부의 내부벽면과, 상기 주상전극 사이에 설치되는 것을 특징으로 하는 반도체 장치.
  12. 제 6 항에서 제 10 항 중의 어느 한 항에 있어서,
    각 상기 주상전극은 하부 주상 전극부와 상부 주상 전극부를 갖고, 상기 하부 주상 전극부는 상기 무기 절연막 및 상기 오버코트막의 개구부에 있어서, 상기 배선의 접속 패드부에 설치되며, 상기 상부 주상 전극부는 상기 하부 주상 전극부 및 상기 하부 주상 전극부의 주위의 상기 오버코트막에, 상기 하부 주상 전극부로부터 이어지는 방식으로 설치되는 것을 특징으로 하는 반도체 장치.
  13. 반도체 장치 제조방법은,
    반도체 기판의 윗쪽에 복수의 배선을 형성하는 스텝,
    상기 배선의 접속 패드부에 복수의 주상전극을 형성하는 스텝,
    상기 배선의 표면, 상기 주상전극의 표면 및 상기 반도체 기판의 윗쪽에 일렉트로마이그레이션 방지막을 형성하는 스텝,
    상기 일렉트로마이그레이션 방지막에 밀봉막을 형성하는 스텝, 및
    상기 주상전극의 상면을 노출시키기 위해서 상기 밀봉막의 상면측을 연삭하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  14. 제 13 항에 있어서,
    상기 배선은 동을 포함하는 금속에 의해 형성되고, 상기 주상전극은 동에 의해 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 일렉트로마이그레이션 방지막은 폴리이미드 수지 또는 PBO 수지에 의해 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  16. 반도체 장치 제조방법은,
    반도체 기판의 윗쪽에 복수의 배선을 형성하는 스텝,
    상기 배선의 접속 패드부에 복수의 주상전극을 형성하는 스텝,
    상기 배선의 표면, 상기 주상전극의 표면 및 상기 반도체 기판의 윗쪽에 일렉트로마이그레이션 방지막을 형성하는 스텝,
    상기 주상전극의 상부의 표면에 형성된 일렉트로마이그레이션 방지막을 제거하는 스텝,
    상기 일렉트로마이그레이션 방지막 및 주상전극에 밀봉막을 형성하는 스텝, 및
    상기 주상전극의 상면을 노출시키기 위해서 상기 밀봉막의 상면측을 연삭하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  17. 제 16 항에 있어서,
    상기 배선은 동을 포함하는 금속에 의해 형성되고, 상기 주상전극은 동에 의해 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 일렉트로마이그레이션 방지막은 폴리이미드 수지 또는 PBO 수지에 의해 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  19. 반도체 장치 제조방법은,
    반도체 기판의 윗쪽에 복수의 배선을 형성하는 스텝,
    상기 배선의 접속 패드부에 대응하는 부분에 개구부를 갖는 무기 절연막을 상기 배선의 표면에 형성하는 스텝,
    상기 배선의 접속 패드부에 대응하는 부분에 개구부를 갖는 유기 수지로 이루어지는 오버코트막을 상기 반도체 기판의 윗쪽 및 상기 무기 절연막에 형성하는 스텝, 및
    전해도금에 의해서, 상기 무기 절연막의 개구부 및 상기 오버코트막의 개구부 안쪽 및 위쪽에 주상전극을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  20. 제 19 항에 있어서,
    상기 무기 절연막은 주요 성분으로서, 산화 실리콘 또는 질화 실리콘을 포함하는 무기재료로 이루어지는 것을 특징으로 하는 반도체 장치 제조방법.
  21. 제 19 항 또는 제 20 항에 있어서,
    상기 배선은 상기 반도체 기판의 윗쪽에 형성된 유기 절연막에 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  22. 제 19 항에서 제 21 항 중의 어느 한 항에 있어서,
    상기 무기 절연막은 상기 배선을 포함하는 상기 유기 절연막에 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  23. 제 19 항에서 제 22항 중의 어느 한 항에 있어서,
    상기 주상전극의 기초로서 기능하는 기초 금속층은 상기 배선의 접속 패드부 및 상기 오버코트막의 개구부의 내부벽면에 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  24. 제 19 항에서 제 22 항 중의 어느 한 항에 있어서,
    상기 주상전극의 형성 전에, 상기 무기 절연막의 개구부의 내부벽면 및 상기 오버코트막의 개구부의 내부벽면에 다른 무기 절연막을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  25. 제 19 항에서 제 24 항 중의 어느 한 항에 있어서,
    상기 무기 절연막 및 상기 오버코트막의 개구부에 있어서, 상기 배선의 접속 패드부에 전해도금에 의해서 하부 주상 전극부를 형성하고, 그리고, 하부 주상 전극부 및 하부 주상 전극부의 주위의 상기 오버코트막에 상부 주상 전극부를 형성하는 주상전극 형성 스텝을 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
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