KR101624347B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

(과제)
반도체 기판에 형성되는 관통구에 의해 노출된 전극층의 크랙 발생을 억제한 반도체 장치 및 그 제조 방법을 제공하는 것.
(해결 수단)
관통 비아 (22) 의 개구 직경이 패시베이션막 (16) 의 개구부 (16A) 의 개구 직경보다 크고, 또한 관통 비아 (22) 의 개구 가장자리가 패시베이션막 (16) 의 개구부 (16A) 의 개구 가장자리보다 외측에 위치하도록, 관통 비아 (22) 및 패시베이션막 (16) 의 개구부 (16A) 를 배치 형성한다. 또는, 관통 비아 (22) 의 개구 가장자리가 패시베이션막 (16) 의 개구부 (16A) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 와는 겹치지 않는 위치가 되도록, 관통 비아 (22) 및 패시베이션막 (16) 의 개구부 (16A) 를 배치 형성한다.
반도체 장치

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, CMOS 센서, CCD 센서 등의 화상 센서용 반도체 장치 패키지나 조도 센서, UV 센서 등의 각종 센서용 반도체 장치 패키지, 반도체 칩 적층 (메모리, 메모리＋로직) 패키지 등의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, CSP (칩 사이즈 패키지) 라고 불리고, 반도체 기판의 이면측으로부터 관통 비아 (관통구) 를 형성하여, 반도체 기판 표면에 형성된 패드 전극을 노출시키고, 당해 비아홀에 의해 노출된 패드 전극으로부터 배선을 형성하여 도통을 취하고, 반도체 기판 이면측에 외부 단자를 형성한 반도체 장치가 제안되어 있다 (예를 들어 특허 문헌 1).
이와 같은 반도체 장치에서는, 일반적으로 반도체 기판 표면에는, 패시베이션막 (절연층) 으로 덮여 있다. 패시베이션막은, 패드 전극도 덮어 형성되어 있지만, 전기 특성 검사나 다른 전기적 접속 형성을 위해 전극층의 일부를 노출시키도록 제거되어 개구부가 형성되어 있다.
[특허 문헌 1] 일본 공개특허공보 2006-128171
그러나, 상기 종래의 반도체 장치에서는, 패드 전극의 두께가 매우 얇기 때문에 (예를 들어 1∼3㎛), 응력에 대해 약하고, 반도체 장치에 대해 물리적인 충격등의 힘이 가해졌을 때, 관통 비아의 주위에서 패드 전극에 크랙이 발생하여 전기 특성을 얻을 수 없게 된다는 문제가 있었다.
그래서, 본 발명의 과제는, 반도체 기판에 형성되는 관통구에 의해 노출된 전극층의 크랙 발생을 억제한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제는, 이하의 수단에 의해 해결된다. 즉,
제 1 의 본 발명의 반도체 장치는,
반도체 기판과,
상기 반도체 기판의 제 1 주면 상에 배치 형성되는 전극층과,
상기 반도체 기판의 제 1 주면 상에 배치 형성되고, 상기 전극층의 일부를 노출시키는 개구부를 갖는 절연층과,
상기 반도체 기판의 제 2 주면에서부터 두께 방향으로 관통하고, 상기 전극층의 일부를 노출시키는 관통구로서, 개구 직경이 상기 개구부의 개구 직경보다 큼과 함께, 개구 가장자리가 상기 개구부의 개구 가장자리보다 외측에 위치하는 관통구를 구비하는 것을 특징으로 한다.
제 1 의 본 발명의 반도체 장치의 제조 방법은,
반도체 기판의 제 1 주면 상에 전극층을 형성하는 공정과,
상기 전극층이 형성된 상기 반도체 기판의 제 1 주면 상에, 당해 전극층을 덮어 절연층을 형성하는 공정과,
상기 절연층에, 상기 전극층의 일부를 노출시키는 개구부를 형성하는 공정과,
상기 반도체 기판의 제 2 주면에서부터 두께 방향으로 관통하고, 상기 전극층의 일부를 노출시키는 관통구로서, 개구 직경이 상기 개구부의 개구 직경보다 큼과 함께, 개구 가장자리가 상기 개구부의 개구 가장자리보다 외측에 위치하도록 관통구를 형성하는 공정을 갖는 것을 특징으로 한다.
제 2 의 본 발명의 반도체 장치는,
반도체 기판과,
상기 반도체 기판의 제 1 주면 상에 배치 형성되는 전극층과,
상기 반도체 기판의 제 1 주면 상에 배치 형성되고, 상기 전극층의 일부를 노출시키는 개구부를 갖는 절연층과,
상기 반도체 기판의 제 2 주면에서부터 두께 방향으로 관통하고, 상기 전극층의 일부를 노출시키는 관통구로서, 상기 개구부와 겹치지 않는 위치에 배치 형성되는 관통구를 구비하는 것을 특징으로 한다.
제 2 의 본 발명의 반도체 장치의 제조 방법은,
반도체 기판의 제 1 주면 상에 전극층을 형성하는 공정과,
상기 전극층이 형성된 상기 반도체 기판의 제 1 주면 상에, 당해 전극층을 덮어 절연층을 형성하는 공정과,
상기 절연층에, 상기 전극층의 일부를 노출시키는 개구부를 형성하는 공정과,
상기 반도체 기판의 제 2 주면에서부터 두께 방향으로 관통하고, 상기 전극층의 일부를 노출시키는 관통구로서, 상기 개구부와 겹치지 않는 위치가 되도록 관통구를 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명에 의하면, 반도체 기판에 형성되는 관통구에 의해 노출된 전극층의 크랙 발생을 억제한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다. 또한, 실질적으로 동일한 기능을 갖는 것에는, 전체 도면을 통해 동일한 부호를 부여하여 설명하고, 경우에 따라서는 그 설명을 생략하는 경우가 있다.
(제 1 실시형태)
도 1 은, 제 1 실시형태에 관련된 반도체 장치의 개략 평면도이고, 도 2 는, 도 1 의 A-A 개략 단면도이다. 도 3 은, 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 공정도이다.
제 1 실시형태에 관련된 반도체 장치 (100) 는, 예를 들어, CSP (칩 사이즈 패키지) 의 반도체 장치이다.
제 1 실시형태에 관련된 반도체 장치 (100) 는, 도 1 및 도 2 에 나타내는 바와 같이, 실리콘 기판 (10) (반도체 기판) 을 구비하고 있다. 그리고, 실리콘 기판 (10) 의 제 1 주면 중앙부에는, 반도체 회로 (12) (반도체 소자) 가 배치 형성되어 있다. 이 반도체 회로 (12) 는, 예를 들어, 센서 소자 회로 (화상 센서 (예를 들어 CMOS 센서, CCD 센서 등), 그 외 센서 (조도 센서, UV 센서 등)), 메모리 회로, 로직 회로 등의 반도체 회로이다.
실리콘 기판 (10) 의 제 1 주면 단부에는, 패드 전극 (14) (전극층) 이 배치 형성되어 있다. 패드 전극 (14) 은, 예를 들어, 알루미늄 전극 등이 적용되고, 예를 들어, 반도체 회로 (12) 와 전기적으로 접속되어 있다 (도시 생략). 본 실시형태에서는, 패드 전극 (14) 은, 예를 들어, 실리콘 기판 (10) 의 제 1 주면의 대향하는 각각의 2 변을 따라서, 5 개씩 배치 형성되어 있다. 또한, 본 실시형태에서는, 도면 상, 실리콘 기판 (10) 의 제 1 주면 상에 직접, 패드 전극 (14) 을 배치 형성하고 있는데, 통상적으로는, 패드 전극 (14) 은 실리콘 산화막 등의 절연막을 개재하여 실리콘 기판 (10) 의 제 1 주면 상에 배치 형성되어 있다.
실리콘 기판 (10) 의 제 1 주면 전체면에는, 반도체 회로 (12) 및 패드 전극 (14) 을 덮어 패시베이션막 (16) (절연층) 이 배치 형성되어 있다. 이 패시베이션막 (16) 에는, 예를 들어, 질화 규소막 등이 적용된다. 그리고, 패시베이션막 (16) 에는, 패드 전극 (14) 의 일부 (본 실시형태에서는 중앙부) 를 노출시키는 개구부 (16A) 가 형성되어 있다. 당해 개구부 (16A) 는 전기 특성 검사나 다른 전기적 접속 형성을 위해 패드 전극 (14) 의 일부를 노출시키기 위한 것인데, 본 실시형태에서는, 전기 특성 검사를 위해 형성된 것이다.
실리콘 기판 (10) 의 제 1 주면 상에는, 반도체 장치 (100) 를 보호하기 위한 유리 기판 (18) (보호 기판) 이 배치 형성되어 있다. 유리 기판 (18) 은, 접착막 (20) 을 개재하여 패시베이션막 (16) 상에 부착되어 배치 형성되어 있다.
한편, 실리콘 기판의 제 2 주면에는, 그 두께 방향으로 관통하는 관통 비아 (22) (관통구) 가 배치 형성되어 있다. 이 관통 비아 (22) 는, 패드 전극 (14) 의 일부 (본 실시형태에서는 중앙부) 를 실리콘 기판의 제 2 주면측에 노출시키도록 형성되어 있다. 본 실시형태에서는, 관통 비아 (22) 는 패드 전극 (14) 의 배치 형성 위치에 따라, 예를 들어, 실리콘 기판 (10) 의 제 2 주면의 대향하는 각각의 2 변을 따라, 5 개씩 배치 형성되어 있다.
그리고, 관통 비아 (22) 는 그 개구 직경 (패드 전극 (14) 과 접하는 지점의 개구 직경) 이 패시베이션막 (16) 의 개구부 (16A) 의 개구 직경 (패드 전극 (14) 과 접하는 지점의 개구 직경) 보다 크고, 또한 그 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 가 패시베이션막 (16) 의 개구부 (16A) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 보다 외측에 위치하여 배치 형성되어 있다. 바꿔 말하면, 패시베이션막 (16) 의 개구부 (16A) 는, 그 개구 직경 (패드 전극 (14) 과 접하는 지점의 개구 직경) 이 관통 비아 (22) 의 개구 직경 (패드 전극 (14) 과 접하는 지점의 개구 직경) 보다 작고, 또한 그 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 가 관통 비아 (22) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 보다 내측에 위치하여 배치 형성되어 있다.
여기서, 개구 직경이란, 최대 직경을 의미한다. 그리고, 관통 비아의 개구 직경 (패드 전극 (14) 과 접하는 지점의 개구 직경) 과 패시베이션막 (16) 의 개구부 (16A) 의 개구 직경 (패드 전극 (14) 과 접하는 지점의 개구 직경) 의 차이는, 예를 들어 10㎛ 이상인 것이 좋다.
또, 실리콘 기판 (10) 의 제 2 주면에는, 상기 관통 비아 (22) 에 매립되어 노출된 패드 전극 (14) 과 도통을 꾀함과 함께, 당해 제 2 주면 상에 인회(引回)된 배선 (24) (예를 들어 구리 선 등) 이 배치 형성되어 있다. 배선 (24) 의 일부 상에는, 외부 단자 (26) (예를 들어 땜납볼 등) 가 배치 형성되어 있다. 도시되어 있지 않지만, 관통 비아 (22) 측벽 및 실리콘 기판 (10) 의 제 2 주면 상에서는 절연막 (예를 들어 실리콘 산화막 등) 및 베리어메탈막 (예를 들어 Ti 막 등) 등을 개재하여 관통 비아 (22) 측벽, 실리콘 기판 (10) 제 2 주면 상에 배치 형성되어 있다.
또한, 본 실시형태에서는, 배선 (24) 은 관통 비아 (22) 에 매립되어 패드 전극 (14) 과 도통을 꾀하고 있는데, 배선 (24) 은 관통 비아 (22) 에 매립할 필요없이 관통 비아 (22) 에 의해 노출된 패드 전극 (14) 표면에서부터, 관통 비아 (22) 측벽을 통해, 실리콘 기판 (10) 의 제 2 주면 상으로 연장되어 있으면 된다.
또, 실리콘 기판의 제 2 주면 전체면에는, 외부 단자 (26) 와의 접속부를 제외하고 배선 (24) 표면을 덮어, 보호막 (28) (예를 들어 솔더레지스트 막 등) 이 배치 형성되어 있다.
이하, 상기 구성의 본 실시형태에 관련된 반도체 장치 (100) 의 제조 방법에 대해 설명한다.
먼저, 도 3(A) 에 나타내는 바와 같이, 실리콘 웨이퍼 (10A) (실리콘 기판 (10)) 의 제 1 주면에, 복수개의 소자 영역으로 구분하고, 당해 영역별로, 반도체 프로세스에 의해 반도체 회로 (12) 를 형성한다. 그리고, 레지스트의 도포ㆍ노광ㆍ에칭에 의해 마스크를 형성한 후, 스퍼터, 도금 등에 의해 알루미늄으로 이루어지는 패드 전극 (14) 을 형성한다 (도 4 참조).
다음으로, 도 3(B) 에 나타내는 바와 같이, 실리콘 웨이퍼 (10A) (실리콘 기판 (10)) 의 제 1 주면 상에, 반도체 회로 (12) 및 패드 전극 (14) 을 덮도록, 질화 실리콘막으로 이루어지는 패시베이션막 (16) 을 형성함과 함께, 당해 패시베이션막 (16) 에 패드 전극 (14) 의 일부를 노출시키는 개구부 (16A) 를 형성한다 (도 5 참조). 패시베이션막 (16) 은, 예를 들어, 질화 실리콘막을, 플라즈마를 사용한 화학적 기상 퇴적법 (Plasma assisted chemical vapor deposition：P-CVD) 으로 SiH4 , NH3 및 N2 를 원료 가스로서 사용하여 형성한다. 그리고, 패시베이션막 (16) 의 개구부 (16A) 는, 예를 들어, 패시베이션막 (16) 상에 레지스트의 도포ㆍ노광ㆍ에칭에 의해 마스크를 형성한 후, 패시베이션막 (16) 을 에칭하여 형성한다.
여기서, 패시베이션막 (16) 을 형성한 실리콘 웨이퍼 (10A) 는, 예를 들어, 센서 웨이퍼, 메모리 웨이퍼 등으로 불리고, 이 상태에서 패키징 공정을 실시하기 위해 출하나 다른 라인으로 옮겨지는 경우가 많다. 이 때문에, 출하나, 다른 라인으로 옮겨지기 전이나, 다른 라인에서 후공정 (패키징 공정) 을 실시하기 전에, 패시베이션막 (16) 에 형성된 개구부 (16A) 에 의해 노출된 패드 전극 (14) 을 통해, 전기 특성 검사를 실시한다. 따라서, 이 패드 전극 (14) 을 노출하기 위한 개구부 (16A) 는 제조 과정상 중요한 것이다.
다음으로, 도 3(C) 에 나타내는 바와 같이, 실리콘 웨이퍼 (10A) 에 배치 형성된 패시베이션막 (16) 상에 접착막 (20) 을, 스핀코트법 등을 사용하여 도포한 후, 유리 기판 (18) 을 부착한다. 이 유리 기판 (18) 을 부착하는 공정은, 패시베이션막 (16) 형성 후, 후술하는 개편화(個片化) 전이면, 언제 실시해도 된다.
다음으로, 도 3(D) 에 나타내는 바와 같이, 실리콘 웨이퍼 (10A) (실리콘 기판 (10)) 의 제 2 주면을 절삭 (바이트, 지석, 버프 등) 하고, 예를 들어, 100㎛ 정도가 될 때까지 실리콘 웨이퍼 (10A) (실리콘 기판 (10)) 의 박화(薄化)를 실시한다.
다음으로, 도 3(E) 에 나타내는 바와 같이, 실리콘 웨이퍼 (10A) (실리콘 기판 (10)) 의 제 2 주면에 대해, 드라이 에칭 가공이나, 웨트 에칭 가공, 레이저 가공을 이용하여, 패드 전극 (14) 이 노출될 때까지 절삭을 실시하고, 실리콘 웨이퍼 (10A) (실리콘 기판 (10)) 의 두께 방향으로 관통된 관통 비아 (22) 를 형성한다 (도 6 참조). 이 관통 비아 (22) 에 의해, 패드 전극 (14) 이 노출된다.
다음으로, 도 3(F) 에 나타내는 바와 같이, 레지스트의 도포ㆍ노광ㆍ에칭에 의해 마스크를 형성한 후, 스퍼터, 도금 등에 의해 구리 배선으로 이루어지는 배선 (24) 을 관통 비아 (22) 에 매립함과 함께, 실리콘 웨이퍼 (10A) (실리콘 기판 (10)) 의 제 2 주면에 인회하여 형성한다. 그 후, 스핀코트법 등을 이용하여, 솔더레지스트 등의 보호막 (28) 을 형성한 후, 배선 (24) 의 일부를 노출하기 위한 개구부를 형성하고, 당해 개구부에 있어서 노출되는 배선 (24) 상에 땜납볼 등의 외부 단자 (26) 을 형성한다.
그리고, 도 3(G) 에 나타내는 바와 같이, 다이싱 등에 의해, 개편화를 실시하여, CSP (칩 사이즈 패키지) 의 반도체 장치 (100) 가 얻어진다.
이상 설명한, 본 실시형태에 관련된 반도체 장치 (100) 에서는, 관통 비아 (22) 의 개구 직경 (패드 전극 (14) 과 접하는 지점의 개구 직경) 이 패시베이션막 (16) 의 개구부 (16A) 의 개구 직경 (패드 전극 (14) 과 접하는 지점의 개구 직경) 보다 크고, 또한 관통 비아 (22) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 가 패시베이션막 (16) 의 개구부 (16A) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 보다 외측에 위치하여 배치 형성되어 있다.
이 때문에, 패드 전극 (14) 은 관통 비아 (22) 의 개구 가장자리 내측 주변이 패시베이션막 (16) 에 의해 유지 혹은 지지되면서 관통 비아 (22) 에 의해 노출되어 있음으로써, 패드 전극 (14) 은, 예를 들어, 그 제조 과정에 있어서 발생하는 충격 등에 기인하는 응력에 의해 크랙 발생이 억제된다.
(제 2 실시형태)
도 7 은, 제 2 실시형태에 관련된 반도체 장치의 개략 평면도이고, 도 8 은, 도 7 의 A-A 개략 단면도이다. 도 9 는, 제 2 실시형태에 관련된 반도체 장치 의 제조 공정을 나타내는 공정도이다.
제 2 실시형태에 관련된 반도체 장치 (101) 에서는, 관통 비아 (22) 는 그 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 가 패시베이션막 (16) 의 개구부 (16A) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 와는 겹치지 않는 위치에 배치 형성되어 있다. 바꿔 말하면, 패시베이션막 (16) 의 개구부 (16A) 는 그 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 가 관통 비아 (22) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 와는 겹치지 않는 위치에 배치 형성되어 있다.
구체적으로는, 예를 들어, 관통 비아 (22) 는 패드 전극 (14) 의 일단부측이 노출되도록 편재시켜 배치 형성시키고 있다. 한편, 패시베이션막 (16) 의 개구부 (16A) 는 패드 전극 (14) 의 타단부측이 노출되도록 편재시켜 배치 형성시키고 있다. 여기서, 관통 비아 (22) 의 개구 가장자리와 패시베이션막 (16) 의 개구부 (16A) 의 개구 가장자리는, 패드 전극 (14) 두께 방향으로 동일 평면 상에 투영했을 때에 겹치지 않는 것을 의미한다. 또, 관통 비아 (22) 의 개구 가장자리와 패시베이션막 (16) 의 개구부 (16A) 의 개구 가장자리의 거리 (양자를 패드 전극 (14) 두께 방향으로 동일 평면 상에 투영했을 때의 최단 거리) 는, 예를 들어 10㎛ 이상인 것이 좋다.
이들 이외에는, 제 1 실시형태와 동일한 구성이므로, 설명을 생략한다.
이하, 본 실시형태에 관련된 반도체 장치 (101) 의 제조 방법에 대해 설명한다.
먼저, 도 9(B) 에 있어서, 패시베이션막 (16) 의 개구부 (16A) 를, 패드 전극 (14) 의 타단부측이 노출되도록 편재시켜 배치 형성한다 (도 10 참조). 그리고, 도 9(E) 에 있어서, 관통 비아 (22) 를, 그 개구 가장자리가 패시베이션막 (16) 의 개구부 (16A) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 와는 겹치지 않는 위치가 되도록, 패드 전극 (14) 의 일단부측이 노출되도록 편재시켜 배치 형성한다 (도 11 참조).
이들 이외에는, 제 1 실시형태와 동일한 공정이므로, 설명을 생략한다.
이상 설명한, 본 실시형태에 관련된 반도체 장치 (101) 에서는, 관통 비아 (22) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 가 패시베이션막 (16) 의 개구부 (16A) 의 개구 가장자리 (패드 전극 (14) 과 접하는 지점의 개구 가장자리) 와는 겹치지 않는 위치에 배치 형성되어 있다.
이 때문에, 패드 전극 (14) 은 관통 비아 (22) 의 개구 가장자리 내측 전체가 패시베이션막 (16) 에 유지 혹은 지지되면서 관통 비아 (22) 에 의해 노출되어 있음으로써, 패드 전극 (14) 은 예를 들어, 그 제조 과정에 있어서 발생하는 충격 등에 기인하는 응력에 의해 크랙 발생이 억제된다.
상기 어느 실시형태에 관련된 반도체 장치에 있어서는, 관통 비아 (22) 와 패시베이션막 (16) 의 개구부 (16A) 의 형상이나 위치 관계를 연구함으로써, 크랙 발생이 억제된다. 따라서, 추가 조작 (공정) 이나 특별한 공정을 실시할 필요가 없어, 제조 공정 수를 증가시키지 않고 간이하게 반도체 장치가 제작되고, 또한 저비용화가 실현된다. 이것에 대해, 종래 (예를 들어, 일본 공개특허공보 2006-128171 공보) 에는, 관통 비아에 노출되는 패드 전극은 그 관통 비아 (22) 에 노출되는 영역에 있어서, 이것에 접속되는 배선층에 의해 유지 혹은 지지되어 있지만, 당해 배선층을 별도로 형성하지 않으면 안되고, 제조 공정 수의 저감화, 저비용화는 어렵다. 이 점에 있어서, 상기 어느 실시형태에 관련된 반도체 장치는 상기 서술한 바와 같이, 제조 공정 수를 증가시키지 않고, 저비용으로, 패드 전극의 크랙 발생이 억제된다.
상기 어느 실시형태에 관련된 반도체 장치는 CMOS 센서, CCD 센서 등의 화상 센서용 반도체 장치 패키지나 조도 센서, UV 센서 등의 각종 센서용 반도체 장치 패키지, 반도체 칩 적층 (메모리, 메모리＋로직) 패키지 등에 적용된다.
또한, 상기 어느 실시형태에 있어서도 한정적으로 해석되는 것은 아니고, 본 발명의 요건을 만족하는 범위 내에서 실현할 수 있음은 물론이다.
도 1 은 제 1 실시형태에 관련된 반도체 장치의 개략 평면도.
도 2 는 도 1 의 A-A 개략 단면도.
도 3 은 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 공정도.
도 4 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정에 있어서, 실리콘 웨이퍼 (실리콘 기판) 에 패드 전극을 배치 형성한 모습을 나타내는 개략 사시도.
도 5 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정에 있어서, 실리콘 웨이퍼 (실리콘 기판) 에 개구부를 갖는 패시베이션막을 배치 형성한 모습을 나타내는 개략 사시도.
도 6 은 제 1 실시형태에 관련된 반도체 장치의 제조 공정에 있어서, 실리콘 웨이퍼 (실리콘 기판) 에 관통 비아를 배치 형성한 모습을 나타내는 개략 사시도.
도 7 은 제 1 실시형태에 관련된 반도체 장치의 개략 평면도.
도 8 은 도 7 의 A-A 개략 단면도.
도 9 는 제 1 실시형태에 관련된 반도체 장치의 제조 공정을 나타내는 공정도.
도 10 은 제 1 실시형태에 관련된 반도체 장치의 제조 공정에 있어서, 실리콘 웨이퍼 (실리콘 기판) 에 개구부를 갖는 패시베이션막을 배치 형성한 모습을 나타내는 개략 사시도.
도 11 은 제 1 실시형태에 관련된 반도체 장치의 제조 공정에 있어서, 실리 콘 웨이퍼 (실리콘 기판) 에 관통 비아를 배치 형성한 모습을 나타내는 개략 사시도.
부호의 설명
10 실리콘 기판
10A 실리콘 웨이퍼
12 반도체 회로
14 패드 전극
16 패시베이션막
16A 개구부
18 유리 기판
20 접착막
22 관통 비아
24 배선
26 외부 단자
28 보호막
100, 101 반도체 장치

Claims (5)

  1. 반도체 기판의 제 1 주면과 상기 제 1 주면 상에 형성된 도전층을 피복하고, 상기 도전층의 일부를 노출시키는 제 1 개구부를 갖는 절연층을 구비하고, 상기 제 1 개구부에 의해서 노출된 상기 도전층에 접하여 상기 반도체 기판의 제 1 주면에 형성된 반도체 회로의 특성 검사가 이루어진 상기 반도체 기판을 준비하는 공정과,
    상기 반도체 기판의 제 2 주면과, 상기 반도체 기판의 제 2 주면에서부터 상기 반도체 기판을 상기 반도체 기판의 두께 방향으로 관통하고 상기 제 1 개구부에 대응하는 영역을 접하지 않고 내포하는 영역을 노출하는 제 2 개구부를 갖는 관통구의 내벽에 형성되고, 상기 제 2 개구부를 개재하여 상기 도전층에 전기적으로 접속하는 배선층을 형성하는 배선층 형성 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판의 제 1 주면과 상기 제 1 주면 상에 형성된 1 개의 패드 도전층을 피복하고, 상기 1 개의 패드 도전층의 일부를 노출시키는 제 1 개구부를 갖는 절연층을 구비하고, 상기 제 1 개구부에 의해서 노출된 상기 1 개의 패드 도전층에 접하여 상기 반도체 기판의 제 1 주면에 형성된 반도체 회로의 특성 검사가 이루어진 상기 반도체 기판을 준비하는 공정과,
    상기 반도체 기판의 제 2 주면과, 상기 반도체 기판을 상기 반도체 기판의 두께 방향으로 관통하고 상기 반도체 기판의 제 2 주면의 상기 제 1 개구부에 대응하는 제 1 영역과는 이간된 제 2 영역에 제 2 개구부를 구비하는 관통구의 내벽에 형성되고, 상기 제 2 개구부를 개재하여 상기 1 개의 패드 도전층에 전기적으로 접속하는 배선층을 형성하는 배선층 형성 공정을 포함하며,
    상기 제 1 영역과 상기 제 2 영역은 10 ㎛ 이상 이간되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 절연층은 패시베이션막인 것을 특징으로 하는 청구항 1 또는 2 에 기재된 반도체 장치의 제조 방법.
  4. 반도체 기판의 제 1 주면에 형성된 반도체 회로와,
    반도체 기판의 제 1 주면과 상기 반도체 기판의 제 1 주면 상에 형성된 1 개의 패드 도전층을 피복하고, 상기 1 개의 패드 도전층의 일부를 노출시키는 상기 반도체 회로의 특성 평가용의 제 1 개구부를 갖는 절연층과,
    상기 반도체 기판을 상기 반도체 기판의 두께 방향으로 관통하고 상기 반도체 기판의 제 2 주면의 상기 제 1 개구부에 대응하는 제 1 영역과는 이간된 제 2 영역에 제 2 개구부를 구비하는 관통구와,
    상기 관통구의 내벽과 상기 반도체 기판의 제 2 주면에 형성되고, 상기 제 2 개구부를 개재하여 상기 1 개의 패드 도전층에 전기적으로 접속되는 배선층
    을 구비하며,
    상기 제 1 영역과 상기 제 2 영역은 10 ㎛ 이상 이간되어 있는 것을 특징으로 하는 반도체 장치.
  5. 절연층은 패시베이션막인 것을 특징으로 하는 청구항 4 에 기재된 반도체 장치.
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