CN101533815B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，抑制通过设置在半导体基板上贯通口所露出的电极层发生裂缝。贯通过孔(22)的开口直径比钝化膜(16)的开口部(16A)的开口直径大，并且按照贯通过孔(22)的开口边缘位于比钝化膜(16)的开口部(16A)的开口边缘更靠外侧的方式配置贯通过孔(22)和钝化膜(16)的开口部(16A)。或者按照贯通过孔(22)的开口边缘与钝化膜(16)的开口部(16A)的开口边缘(与焊盘电极(14)接触的部位的开口边缘)在不重叠的位置的方式配置贯通过孔(22)和钝化膜(16)的开口部(16A)。

Description

半导体器件及其制造方法
技术领域
本发明涉及CMOS传感器、CCD传感器等图像传感器用半导体器件封装或照度传感器、UV传感器等各种传感器用半导体器件封装、半导体芯片层叠(存储器、存储器+逻辑)封装等半导体器件及其制造方法。
背景技术
近年，称作CSP(芯片尺寸封装)，从半导体基板的背面侧形成贯通过孔(贯通口)，使在半导体基板表面所形成的焊盘电极露出，从通过该过孔露出的焊盘电极开始形成布线，并取得导通，在半导体基板背面侧设置外部端子的半导体器件(例如参照专利文献1)。
在这样的半导体器件中，一般在半导体基板表面用钝化膜(绝缘层)覆盖。钝化膜也覆盖焊盘电极，但是为了电特性检查或其他电连接的形成，使电极层的一部分露出地除去钝化膜，形成开口部。
专利文献1：日本特开2006-128171
可是，在所述以往的半导体器件中，焊盘电极的厚度非常薄(例如1～3μm)，所以耐应力弱，在对半导体器件作用物理冲击等力时，在贯通过孔的周围焊盘电极发生裂缝，存在无法取得电特性的问题。
发明内容
因此，本发明的课题在于，提供一种抑制通过设置在半导体基板上贯通口而露出的电极层发生裂缝的半导体器件及其制造方法。
所述课题由以下的方法解决。
即本发明的第一半导体器件的特征在于，包括：
半导体基板；
电极层，其配置在所述半导体基板的第一主面上；
绝缘层，其配置在所述半导体基板的第一主面上，具有使所述电极层的一部分露出的开口部；
贯通口，其从所述半导体基板的第二主面在厚度方向贯通，使所述电极层的一部分露出，其开口直径比所述开口部的开口直径大，并且开口边缘位于比所述开口部的开口边缘更靠外侧。
本发明的第一半导体器件的制造方法的特征在于，包括：
在半导体基板的第一主面上形成电极层的工序；
在形成所述电极层的半导体基板的第一主面上，覆盖该电极层形成绝缘层的工序；
在所述绝缘层形成使所述电极层的一部分露出的开口部的工序；
从所述半导体基板的第二主面在厚度方向贯通，形成使所述电极层的一部分露出的贯通口，该贯通口的开口直径比所述开口部的开口直径大，且开口边缘位于比所述开口部的开口边缘更靠外侧的工序。
本发明的第二半导体器件的特征在于，包括：
半导体基板；
电极层，其配置在所述半导体基板的第一主面上；
绝缘层，其配置在所述半导体基板的第一主面上，具有使所述电极层的一部分露出的开口部；
贯通口，其从所述半导体基板的第二主面在厚度方向贯通，使所述电极层的一部分露出，该贯通口配置在与所述开口部不重叠的位置。
第二本发明的半导体器件的制造方法的特征在于，包括：
在半导体基板的第一主面上形成电极层的工序；
在形成了所述电极层的半导体基板的第一主面上，覆盖该电极层形成绝缘层的工序；
在所述绝缘层形成使所述电极层的一部分露出的开口部的工序；
从所述半导体基板的第二主面在厚度方向贯通，形成使所述电极层的一部分露出的贯通口，该贯通口位于与所述开口部不重叠的位置的工序。
根据本发明，能提供一种半导体器件及其制造方法，其看抑制通过设置在半导体基板上贯通口而露出的电极层发生裂缝。
附图说明
图1是第一实施方式的半导体器件的概略俯视图。
图2是图1的A-A概略剖面图。
图3是表示第一实施方式的半导体器件的制造工序的工序图。
图4是表示在第一实施方式的半导体器件的制造工序中，在硅片(硅基板)配置焊盘电极的情形的概略立体图。
图5是表示在第一实施方式的半导体器件的制造工序中，在硅片(硅基板)配置具有开口部的钝化膜的情形的概略立体图。
图6是表示在第一实施方式的半导体器件的制造工序中，在硅片(硅基板)配置贯通过孔的情形的概略立体图。
图7是第一实施方式的半导体器件的概略俯视图。
图8是图7的A-A概略剖面图。
图9是表示第一实施方式的半导体器件的制造工序的工序图。
图10是表示在第一实施方式的半导体器件的制造工序中，在硅片(硅基板)配置具有开口部的钝化膜的情形的概略立体图。
图11是表示在第一实施方式的半导体器件的制造工序中，在硅片(硅基板)配置贯通过孔的情形的概略立体图。
符号的说明：
10-硅基板；10A-硅片；12-半导体电路；14-焊盘电极；16-钝化膜；16A-开口部；18-玻璃基板；20-粘接膜；22-贯通过孔；24-布线；26-外部端子；28-保护膜；100、101-半导体器件。
具体实施方式
以下，参照附图说明本发明的实施方式。另外，对实质上具有同样的功能的部件，在全部附图中付与相同的符号进行说明，根据情形省略其说明。
(第一实施方式)
图1是第一实施方式的半导体器件的概略俯视图，图2是图1的A-A概略剖面图，图3是表示第一实施方式的半导体器件的制造工序的工序图。
第一实施方式的半导体器件100例如是CSP(芯片尺寸封装)的半导体器件。
第一实施方式的半导体器件100如图1和图2所示，具有硅基板10(半导体基板)。而且，在硅基板10的第一主面中央部配置半导体电路12(半导体元件)。该半导体电路12例如是传感器元件电路(图像传感器(例如CMOS传感器、CCD传感器等)、其他传感器(照度传感器、UV传感器等))、存储器电路、逻辑电路等半导体电路。
在硅基板10的第一主面端部配置焊盘电极14(电极层)。焊盘电极14例如使用铝电极等，例如与半导体电路12电连接(未图示)。在本实施方式中，焊盘电极14例如沿着硅基板10的第一主面的相对的2边，分别配置5个。另外，在本实施方式中，在图中，在硅基板10的第一主面上直接配置焊盘电极14，但是通常焊盘电极14通过氧化硅膜等绝缘膜配置在硅基板10的第一主面上。
在硅基板10的第一主面全面，覆盖半导体电路12和焊盘电极14，配置钝化膜16(绝缘层)。在该钝化膜16例如应用氮化硅膜等。而且，在钝化膜16设置使焊盘电极14的一部分(在本实施方式中，中央部)露出的开口部16A。该开口部16A为了电特性的检查或其他电连接的形成，把焊盘电极14的一部分露出，但是在本实施方式中，为了电特性的检查而设置。
在硅基板10的第一主面上配置用于保护半导体器件100的玻璃基板18(保护基板)。玻璃基板18通过粘接膜20粘贴在钝化膜16上，进行配置。
而在硅基板的第二主面配置在其厚度方向贯通的贯通过孔22(贯通口)。该贯通过孔22形成为把焊盘电极14的一部分(在本实施方式中，中央部)在硅基板的第二主面一侧露出。在本实施方式中，按照焊盘电极14的配置位置，例如沿着硅基板10的第二主面的相对的2边分别配置5个贯通过孔22。
而且，贯通过孔22的开口直径(与焊盘电极14接触的部位的开口直径)比钝化膜16的开口部16A的开口直径(与焊盘电极14接触的部位的开口直径)大，并且其开口边缘(与焊盘电极14接触的部位的开口边缘)位于比钝化膜16的开口部16A的开口边缘(与焊盘电极14接触的部位的开口边缘)更靠外侧。换言之，钝化膜16的开口部16A的开口直径(与焊盘电极14接触的部位的开口直径)比贯通过孔22的开口直径(与焊盘电极14接触的部位的开口直径)小，并且其开口边缘(与焊盘电极14接触的部位的开口边缘)位于比贯通过孔22的开口边缘(与焊盘电极14接触的部位的开口边缘)更靠内侧。
这里，开口直径意味着最大直径。而且，贯通过孔的开口直径(与焊盘电极14接触的部位的开口直径)与钝化膜16的开口部16A的开口直径(与焊盘电极14接触的部位的开口直径)的差，例如可以是10μm以上。
此外，在硅基板10的第二主面配置嵌入所述贯通过孔22，与露出的焊盘电极14实现导通，并且布设到该第二主面上的布线24(例如铜线等)。在布线24的一部分上配置外部端子26(例如焊锡球等)。虽然未图示，但是在贯通过孔22侧壁和硅基板10的第二主面上，通过绝缘膜(例如氧化硅膜等)和阻挡金属膜(例如Ti膜等)配置到贯通过孔22侧壁和硅基板10的第二主面上。
另外，在本实施方式中，布线24嵌入贯通过孔22中，与焊盘电极14实现导通，但是布线24没必要嵌入贯通过孔22，从通过贯通过孔22露出的焊盘电极14表面通过贯通过孔22侧壁延伸到硅基板10的第二主面上即可。
此外，在硅基板的第二主面全面，除了与外部端子26的连接部，覆盖布线24表面，配置保护膜28(例如阻焊剂膜等)。
以下，说明所述结构的本实施方式的半导体器件100的制造方法。
首先，如图3(A)所示，在硅片10A(硅基板10)的第一主面，划分为多个元件区域，在该各区域，通过半导体工艺形成半导体电路12。然后，通过抗蚀剂的涂敷、曝光、蚀刻，形成掩模之后，通过溅射、镀敷等形成由铝构成的焊盘电极14(参照图4)。
接着，如图3(B)所示，在硅片10A(硅基板10)的第一主面上，按照覆盖半导体电路12和焊盘电极14的方式形成由氮化硅膜构成的钝化膜16，并且在该钝化膜16形成使焊盘电极14的一部分露出的开口部16A(参照图5)。钝化膜16例如由使用等离子体的化学气相堆积法(Plasmaassisted chemical vapor deposition：P-CVD)，把SiH4、NH3和N2作为原料气体使用，形成氮化硅膜。然后，例如在钝化膜16上，通过抗蚀剂的涂敷、曝光、蚀刻，形成掩模之后，蚀刻钝化膜16，形成钝化膜16的开口部16A。
这里，形成钝化膜16的硅片10A例如称作传感器晶片、存储器晶片，为了在该状态下，为了进行封装工序，常常出厂或运到其他生产线上。因此，在出厂或运到其他生产线上之前或在其他生产线进行后工序(封装工序)之前，通过由在钝化膜16设置的开口部16A所露出的焊盘电极14进行电特性检查。因此，用于露出焊盘电极14的开口部16A在制造过程上是很重要的。
接着，如图3(C)所示，在配置在硅片10A上的钝化膜16上，利用旋转涂敷法涂敷粘接膜20之后，粘贴玻璃基板18。粘贴玻璃基板18的工序如果是钝化膜16形成之后，后面描述的单片化之前，可以在任意时候进行。
接着，如图3(D)所示，切削(刨刀、砂轮、磨光轮)硅片10A(硅基板10)的第二主面，例如进行硅片10A(硅基板10)的薄化，直到变为100μm左右)。
接着，如图3(E)所示，对硅片10A(硅基板10)的第二主面，利用干蚀刻加工、湿蚀刻加工、激光加工进行切削，直到露出焊盘电极14，形成在硅片10A(硅基板10)的厚度方向贯通的贯通过孔22(参照图6)。通过该贯通过孔22，露出焊盘电极14。
接着，如图3(F)所示，通过抗蚀剂的涂敷、曝光、蚀刻形成掩模之后，通过溅射、镀敷等把由铜布线构成的布线24嵌入贯通过孔22，并且布置到硅片10A(硅基板10)的第二主面。然后，利用旋转涂敷法等形成阻焊剂膜等保护膜28之后，形成用于露出布线24的一部分的开口部，在该开口部中露出的布线24上形成焊锡球等外部端子26。
然后，如图3(G)所示，通过切割等进行单片化，取得CSP(芯片尺寸封装)的半导体器件100。
在以上说明的本实施方式的半导体器件100中，贯通过孔22的开口直径(与焊盘电极14接触的部位的开口直径)比钝化膜16的开口部16A的开口直径(与焊盘电极14接触的部位的开口直径)大，并且贯通过孔22的开口边缘(与焊盘电极14接触的部位的开口边缘)位于比钝化膜16的开口部16A的开口边缘(与焊盘电极14接触的部位的开口边缘)更靠外侧。
因此，焊盘电极14一边把贯通过孔22的开口边缘内侧周边由钝化膜16保持或支撑，一边通过贯通过孔22露出，所以能抑制焊盘电极14由于例如在其制造工序中产生的冲击等引起的应力而产生裂缝。
(实施方式2)
图7是实施方式2的半导体器件的概略俯视图，图8是图7的A-A概略剖面图，图9是表示实施方式2的半导体器件的制造工序的工序图。
在实施方式2的半导体器件101中，贯通过孔22配置在其开口边缘(与焊盘电极14接触的部位的开口边缘)与钝化膜16的开口部16A的开口边缘(与焊盘电极14接触的部位的开口边缘)不重叠的位置。换言之，钝化膜16的开口部16A配置在其开口边缘(与焊盘电极14接触的部位的开口边缘)与贯通过孔22的开口边缘(与焊盘电极14接触的部位的开口边缘)不重叠的位置。
具体而言，例如，贯通过孔22按照使焊盘电极14的一端部一侧露出的方式偏置配置。而钝化膜16的开口部16A按照使焊盘电极14的其他端部一侧露出的方式偏置配置。这里，意味着贯通过孔22的开口边缘和钝化膜16的开口部16A的开口边缘在焊盘电极14厚度方向投影在同一平面上时不重叠。此外，贯通过孔22的开口边缘和钝化膜16的开口部16A的开口边缘的距离(两者在焊盘电极14厚度方向投影在同一平面上时的最短距离)例如是10μm以上)。
此外是与第一实施方式同样的结构，所以省略说明。
以下，说明本实施方式的半导体器件101的制造方法。
首先，在图9(B)中，钝化膜16的开口部16A按照使焊盘电极14的其他端部侧露出的方式偏置配置(参照图10)。然后，在图9(E)中，按照贯通过孔22的开口边缘与钝化膜16的开口部16A的开口边缘在(与焊盘电极14接触的部位的开口边缘)不重叠的位置的方式配置贯通过孔22，偏置配置贯通过孔22，使焊盘电极14的一端部侧露出(参照图11)。
此外是与第一实施方式同样的工序，所以省略说明。
在以上说明的本实施方式的半导体器件101中，贯通过孔22的开口边缘(与焊盘电极14接触的部位的开口边缘)配置在与钝化膜16的开口部16A的开口边缘(与焊盘电极14接触的部位的开口边缘)不重叠的位置。
因此，一边把贯通过孔22的开口边缘内侧全体由钝化膜16保持或支撑，一边焊盘电极14通过贯通过孔22露出，所以能抑制焊盘电极14由于例如在其制造工序中产生的冲击等引起的应力而产生裂缝。
在所述的实施方式的半导体器件中，通过对贯通过孔22和钝化膜16的开口部16A的形状或位置关系进行调整，从而抑制裂缝。因此，没必要进行追加操作(工序)或特别的工序，不增加制造工序数，能简易制造半导体器件，进而实现低成本化。而在以往(例如日本特开2006-128171公报)中，在被贯通过孔露出的焊盘电极在贯通过孔22中露出的区域中，由与它连接的布线层保持或支撑，但是必须另外形成该布线层，难以实现制造工序数目的减少、低成本化。在这点，所述的实施方式的半导体器件如上所述，不增加制造工序数，以低成本即可抑制焊盘电极的裂缝的发生。
上述任一实施方式的半导体器件在CMOS传感器、CCD传感器等图像传感器用半导体器件封装或照度传感器、UV传感器等各种传感器用半导体器件封装、半导体芯片层叠(存储器、存储器+逻辑)封装等中均可应用。
另外，在上述任一实施方式中，不是限定地解释，当然在满足本发明的要件的范围内能实现。

Claims (4)

1.一种半导体器件，其特征在于，包括：
半导体基板；
电极层，其配置在所述半导体基板的第一主面上；
绝缘层，其配置在所述半导体基板的第一主面上，具有使所述电极层的一部分露出的开口部；
贯通口，其从所述半导体基板的第二主面在厚度方向贯通，使所述电极层的一部分露出，其开口直径比所述开口部的开口直径大，并且开口边缘位于比所述开口部的开口边缘更靠外侧；
玻璃基板，其粘贴在绝缘层上。
2.一种半导体器件的制造方法，其特征在于，包括：
在半导体基板的第一主面上形成电极层的工序；
在形成了所述电极层的半导体基板的第一主面上，覆盖该电极层形成绝缘层的工序；
在所述绝缘层形成使所述电极层的一部分露出的开口部的工序；
从所述半导体基板的第二主面在厚度方向贯通，形成使所述电极层的一部分露出的贯通口，该贯通口的开口直径比所述开口部的开口直径大，且开口边缘位于比所述开口部的开口边缘更靠外侧的工序；
在绝缘层上粘贴玻璃基板的工序。
3.一种半导体器件，其特征在于，包括：
半导体基板；
电极层，其配置在所述半导体基板的第一主面上；
绝缘层，其配置在所述半导体基板的第一主面上，具有使所述电极层的一部分露出的开口部；
贯通口，其从所述半导体基板的第二主面在厚度方向贯通，使所述电极层的一部分露出，该贯通口配置在与所述开口部不重叠的位置；
玻璃基板，其粘贴在绝缘层上。
4.一种半导体器件的制造方法，其特征在于，包括： 
在半导体基板的第一主面上形成电极层的工序；
在形成了所述电极层的半导体基板的第一主面上，覆盖该电极层形成绝缘层的工序；
在所述绝缘层形成使所述电极层的一部分露出的开口部的工序；
从所述半导体基板的第二主面在厚度方向贯通，形成使所述电极层的一部分露出的贯通口，该贯通口位于与所述开口部不重叠的位置的工序；
在绝缘层上粘贴玻璃基板的工序。 
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6002372B2 (ja) * 2011-08-05 2016-10-05 株式会社フジクラ 貫通配線付き接合基板
US9570648B2 (en) * 2012-06-15 2017-02-14 Intersil Americas LLC Wafer level optical proximity sensors and systems including wafer level optical proximity sensors
KR20140066415A (ko) * 2012-11-23 2014-06-02 삼성전기주식회사 무선 충전 장치 및 이를 구비하는 전자 기기
US9721837B2 (en) 2015-04-16 2017-08-01 Intersil Americas LLC Wafer level optoelectronic device packages with crosstalk barriers and methods for making the same
WO2017069093A1 (ja) * 2015-10-19 2017-04-27 日立金属株式会社 多層セラミック基板およびその製造方法
CN109585462A (zh) * 2019-01-23 2019-04-05 京东方科技集团股份有限公司 一种阵列基板及其制作方法、柔性显示面板、拼接屏
KR20220133013A (ko) * 2021-03-24 2022-10-04 삼성전자주식회사 관통 비아 구조물을 갖는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000019789A1 (en) * 1998-09-28 2000-04-06 Ibiden Co., Ltd. Printed wiring board and method for producing the same
CN1430272A (zh) * 2001-12-26 2003-07-16 株式会社日立制作所 半导体装置及其制造方法
US6924987B2 (en) * 2001-09-05 2005-08-02 Hitachi Cable, Ltd. Wiring board and process for producing the same
CN1992151A (zh) * 2005-12-28 2007-07-04 三洋电机株式会社 半导体装置的制造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767578A (en) * 1994-10-12 1998-06-16 Siliconix Incorporated Surface mount and flip chip technology with diamond film passivation for total integated circuit isolation
US6262579B1 (en) * 1998-11-13 2001-07-17 Kulicke & Soffa Holdings, Inc. Method and structure for detecting open vias in high density interconnect substrates
JP2000277892A (ja) * 1999-03-24 2000-10-06 Murata Mach Ltd 印刷回路基板及び電子部品実装基板
KR100352236B1 (ko) * 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
EP1419534A2 (de) * 2001-08-24 2004-05-19 Schott Glas Verfahren zum kontaktieren und gehäusen von integrierten schaltungen
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
TWI335195B (en) * 2003-12-16 2010-12-21 Ngk Spark Plug Co Multilayer wiring board
US7294897B2 (en) * 2004-06-29 2007-11-13 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
JP4365750B2 (ja) * 2004-08-20 2009-11-18 ローム株式会社 半導体チップの製造方法、および半導体装置の製造方法
JP5036127B2 (ja) 2004-10-26 2012-09-26 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4369348B2 (ja) * 2004-11-08 2009-11-18 新光電気工業株式会社 基板及びその製造方法
JP4564342B2 (ja) * 2004-11-24 2010-10-20 大日本印刷株式会社 多層配線基板およびその製造方法
JP4698296B2 (ja) * 2005-06-17 2011-06-08 新光電気工業株式会社 貫通電極を有する半導体装置の製造方法
JP4250154B2 (ja) * 2005-06-30 2009-04-08 新光電気工業株式会社 半導体チップ及びその製造方法
US7772116B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
JP4745007B2 (ja) * 2005-09-29 2011-08-10 三洋電機株式会社 半導体装置及びその製造方法
JP4609317B2 (ja) * 2005-12-28 2011-01-12 カシオ計算機株式会社 回路基板
JP5242063B2 (ja) * 2006-03-22 2013-07-24 株式会社フジクラ 配線基板の製造方法
KR100785014B1 (ko) * 2006-04-14 2007-12-12 삼성전자주식회사 Ｓｏｉ웨이퍼를 이용한 ｍｅｍｓ 디바이스 및 그 제조방법
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US20080017407A1 (en) * 2006-07-24 2008-01-24 Ibiden Co., Ltd. Interposer and electronic device using the same
JP5143382B2 (ja) * 2006-07-27 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP5010948B2 (ja) * 2007-03-06 2012-08-29 オリンパス株式会社 半導体装置
US7528420B2 (en) * 2007-05-23 2009-05-05 Visera Technologies Company Limited Image sensing devices and methods for fabricating the same
TWI353667B (en) * 2007-07-13 2011-12-01 Xintec Inc Image sensor package and fabrication method thereo
JP2009135398A (ja) * 2007-11-29 2009-06-18 Ibiden Co Ltd 組合せ基板
US7851246B2 (en) * 2007-12-27 2010-12-14 Stats Chippac, Ltd. Semiconductor device with optical sensor and method of forming interconnect structure on front and backside of the device
US8084854B2 (en) * 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000019789A1 (en) * 1998-09-28 2000-04-06 Ibiden Co., Ltd. Printed wiring board and method for producing the same
US6924987B2 (en) * 2001-09-05 2005-08-02 Hitachi Cable, Ltd. Wiring board and process for producing the same
CN1430272A (zh) * 2001-12-26 2003-07-16 株式会社日立制作所 半导体装置及其制造方法
CN1992151A (zh) * 2005-12-28 2007-07-04 三洋电机株式会社 半导体装置的制造方法

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Publication number Publication date
KR20090098658A (ko) 2009-09-17
JP2009224492A (ja) 2009-10-01
KR101624347B1 (ko) 2016-06-07
US8188604B2 (en) 2012-05-29
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