KR100785014B1 - Ｓｏｉ웨이퍼를 이용한 ｍｅｍｓ 디바이스 및 그 제조방법 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 84
- 239000010703 silicon Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000012212 insulator Substances 0.000 title description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000001681 protective effect Effects 0.000 claims abstract description 30
- 239000004020 conductor Substances 0.000 claims abstract description 22
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 abstract 3
- 239000010410 layer Substances 0.000 description 82
- 238000010586 diagram Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000006059 cover glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
- B81B7/0006—Interconnects
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
SOI 웨이퍼를 이용한 MEMS 디바이스 및 그 제조방법이 개시된다. 개시된 SOI 웨이퍼를 이용한 MEMS 디바이스는 제1실리콘층, 제2실리콘층 및 제1실리콘층과 제2실리콘층 사이에 형성되어 있는 절연층으로 이루어진 SOI웨이퍼와, 제1실리콘층에 접합하도록 보호기판이 형성되어 있으며, 보호기판의 상단부에서 제2실리콘층까지 관통되며, 도전성물질로 채워진 접지비아홀이 형성되어 있으며, 제2실리콘층에는 접지비아홀과 연통되도록 배기홀이 형성되어 있다.
Description
도 1 및 도 2는 종래의 솔더볼패키징(solder ball packaging)본딩방식의 MEMS 디바이스의 구조도,
도 3은 본 발명에 따른 SOI 웨이퍼를 이용한 MEMS 디바이스의 구조도,
도 4는 도 3에 도시된 저지부의 동작을 설명하기 위한 SOI 웨이퍼를 이용한 MEMS 디바이스의 구조도,
도 5a 내지 도 5g는 본 발명에 따른 SOI 웨이퍼를 이용하는 MEMS 디바이스를 제조하는 방법을 단계별로 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
110...SOI웨이퍼 111...제1실리콘층
112...빈공간 120...절연층
130...제2실리콘층 134....디바이스
140...보호기판 141...제1접지비아홀
142...제2접지비아홀 143...접지비아홀
144...신호비아홀 145...빈공간
150...배기홀 160...저지부
170...도전층 180...도전성물질
본 발명은 SOI 웨이퍼를 이용한 MEMS 디바이스에 관한 것으로, 보다 상세하게는 핸들웨이퍼와 비아홀을 접지하는 구조를 가지는 SOI 웨이퍼를 이용한 MEMS 디바이스와 그 제조방법에 관한 것이다.
종래의 반도체 기판, 예컨대 실리콘 기판을 통한 고속도 및 저전력 소자의 개발이 한계에 직면하고 있다. 따라서, 이러한 한계를 극복하기 위해 완전-공핍 소자 형성이 가능한 실리콘-온-인슐레이터(Silicon-On-Insulator, 이하 SOI라 한다) 기판이 개발되고 있다.
일반적으로, SOI기판은 실리콘(Si)으로 이루어지며 기판으로 사용되는 하부의 핸들웨이퍼(handle wafer)인 제1실리콘층과, 실리콘(Si)으로 이루어지며 디바이스가 형성되는 상부의 디바이스 웨이퍼(device wafer)인 제2실리콘층과, 이들 사이에 개재되어 있으며 실리콘산화물(SiO2)로 이루어져 있으며 디바이스가 운동할 수 있도록 제거되어 공간이 형성되는 절연층인 희생층으로 이루어져 있다.
이러한 SOI 기판은 핸들웨이퍼와 디바이스 웨이퍼 사이에 절연층이 매립(burried)되어 있기 때문에 기생용량(parasitic capacitance)이 감소되어 소자의 성능을 높일 수 있는 특징이 있다. 따라서, 같은 전압에서 동작속도를 빠르게 할 수 있고, 같은 속도에서 전원전압을 낮게 할 수 있다.
도 1 및 도 2는 종래의 솔더볼패키징(solder ball packaging)본딩방식의 MEMS 디바이스의 구조도이다.
도 1을 참조하면, 솔더볼패키징본딩방식의 MEMS디바이스(10)는 핸들웨이퍼에 해당하는 제1실리콘층(11)과, 실리콘산화물에 해당하는 절연층(12)과, 디바이스웨이퍼에 해당하는 제2실리콘층(13)과 커버글라스에 해당하는 보호기판(14)을 구비한다.
상기 보호기판(14)에는 신호 또는 접지를 위한 비아홀(15)(16)이 형성되어 있다. 비아홀(15)은 보호기판(14), 제1실리콘층(11) 및 절연층(12)이 통하도록 형성되어 있고, 비아홀(16)은 보호기판(14) 및 제1실리콘증(11)이 통하도록 형성되어 있다. 비아홀(15)(16)의 내측에는 각각 도전성물질로 증착된 도전층(17)이 형성되어 있다.
비아홀(15)(16)에는 도전성물질(18)이 각각 채워지게 되며, 상기 보호기판(14)의 비아홀(15)(16)과 인쇄회로기판(30)은 도전성접착제(solder ball, 31)을 이용하여 본딩된다.
그런데, 도 2에 도시된 바와 같이, 비아홀(15)에는 보이드(void)(19)(20)(21)가 형성되어 있는 반면에, 비아홀(16)에는 보이드가 형성되어 있지 않다. 이러한 보이드(19)(20)(21) 특히, 보이드(19)는 전기적 단락을 유발하여 본딩특성을 떨어뜨리는 원인이 된다.
이러한 보이드(19)(20)(21)는 비아홀(15)에 도전성물질(18)을 채울 때, 제1실리콘층(11)과 제2실리콘층(13)을 절연층(12)과 접합시킬 때 개입된 공기 또는 도전성물질의 휘발에 위한 공기가 외부로 빠져나가지 못하고 비아홀(15)내부에 존재함으로써 발생된 것이다.
그러므로, 비아홀(15)에 도전성물질(18)을 채울 때, 보이드(19)(20)(21)가 형성되지 않는 방법을 강구할 필요가 있다.
본 발명은 상기 문제점을 감안한 것으로, 디바이스웨이퍼까지 접지하기 위하여 비아홀에 도전성물질을 채울 때 공기에 의한 보이드가 형성되지 않게 하는 SOI 웨이퍼를 이용한 MEMS 디바이스와 그 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명인 SOI 웨이퍼를 이용한 MEMS 디바이스는 제1실리콘층, 제2실리콘층 및 상기 제1실리콘층과 제2실리콘층 사이에 형성되어 있는 절연층으로 이루어진 SOI웨이퍼를 이용하는 MEMS 디바이스에 있어서,
상기 제1실리콘층에 접합하도록 보호기판이 형성되어 있으며, 상기 보호기판의 상단부에서 상기 제2실리콘층까지 관통되며, 도전성물질로 채워진 접지비아홀이 형성되어 있으며, 상기 제2실리콘층에는 상기 접지비아홀과 연통되도록 배기홀이 형성되어 있다.
본 발명에 따르면, 상기 배기홀의 직경은 상기 접지비아홀의 직경보다 작게 형성되어 있다.
본 발명에 따르면, 상기 제2실리콘층의 상측에는 상기 배기홀의 상부를 둘러싸도록 저지부가 마련되어 있다.
본 발명에 따르면, 상기 저지부는 금속으로 이루어진다.
본 발명의 다른 특징에 따르면, SOI 웨이퍼를 이용한 MEMS 디바이스 제조방법에 있어서,
(a) 제1실리콘층을 제공하는 단계;
(b) 상기 제1실리콘층 위에 산화실리콘으로 이루어진 절연층을 형성하는 단계;
(c) 상기 절연층 위에 제2실리콘층을 형성하는 단계;
(d) 상기 제1실리콘층의 하측에 보호기판을 형성하고, 상기 보호기판으로부터 상기 절연층까지 관통하는 접지비아홀을 형성하는 단계;
(e) 상기 제2실리콘의 상측으로부터 상기 절연층까지 관통하도록 배기홀을 형성하는 단계;
(f) 상기 접지비아홀에 의하여 노출되는 상기 절연층의 일부를 제거하는 단계; 및
(g) 상기 접지비아홀에 도전성물질을 채워 상기 제2실리콘층까지 접지시키는 단계;를 포함한다.
본 발명에 따르면, 상기 (d)단계는
상기 제1실리콘층에 그 상면으로부터 상기 절연층까지 연장되도록 제1접지비아홀을 형성하는 단계;와,
제2접지비아홀이 관통되도록 형성되어 있으며, 보호기판을 상기 제2접지비아홀이 상기 제1접지비아홀과 대응하도록 결합시켜 상기 접지비아홀을 형성하는 단계;를 포함한다.
본 발명에 따르면, 상기 배기홀의 직경은 상기 접지비아홀의 직경보다 작게 형성되어 있다.
본 발명에 따르면, 상기 (f)단계 후에,
상기 제2실리콘층의 상면에 상기 배기홀의 상부를 감싸도록 저지부를 형성하는 단계를 더 포함한다.
본 발명에 따르면, 상기 저지부는 금속으로 이루어진다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 SOI 웨이퍼를 이용한 MEMS 디바이스의 구조도이고, 도 4는 도 3에 도시된 저지부의 동작을 설명하기 위한 SOI 웨이퍼를 이용한 MEMS 디바이스의 구조도이다.
도 3, 도 4, 도 5f 및 도 5g를 참조하면, 본 발명에 따른 MEMS 디바이스(100)는, 실리콘(Si)으로 이루어져 있으며 서로 포개어 있는 제1실리콘층(111) 및 제2실리콘층(130)과, 상기 제1실리콘층(111) 및 제2실리콘층(130)사이에 형성되어 산화실리콘(SiO2)으로 이루어진 절연층(120)으로 이루어진 SOI웨이퍼(110)와, 상기 제1실리콘층(111)의 하측에 접합하도록 형성되어 있는 보호기판(140)과, 상기 보호기판(140)으로부터 상기 제2실리콘층(130)까지 관통되도록 형성되어 있으며 도전성물질로 채워지는 접지비아홀(143)과, 상기 접지비아홀(143)과 연통되도록 상기 제2실리콘층(130)에 형성되어 있는 배기홀(150)과, 상기 배기홀(150)의 상측에 마련된 저지부(160)를 구비한다.
상기 제1실리콘층(111)은 하부의 핸들웨이퍼(handle wafer)로 작용하며, 상기 제2실리콘층(130)은 디바이스(134)가 형성되는 상부의 디바이스 웨이퍼(device wafer)이다. 상기 제1실리콘층(111)에는 상기 디바이스(134)가 운동하기 위한 빈공간(cavity,112)이 형성되어 있으며, 상기 보호기판(140)에도 상기 빈공간(112)에 대응하여 상기 디바이스(134)의 운동을 위한 빈공간(145)이 형성될 수 있다.
상기 접지비아홀(143)은 상기 보호기판(140), 제1실리콘층(111) 및 절연층(120)을 관통하도록 형성되어 있으며, 그 내측면에는 금속재질로 증착된 도전층(170)이 형성되어 있다. 상기 접지비아홀(143)은 도전성물질(180)로 채워져 상기 제2실리콘층(130)에 전기적으로 연결된다. 한편, 상기 보호기판(140)에는 상기 제1실리콘층(111)에 전기적으로 접속하도록 신호비아홀(144)이 형성되어 있다. 상기 신호비아홀(144)도 상기 접지비아홀(143)과 마찬가지로 그 내측면에 금속재질로 증착된 도전층(170)이 형성되어 있으며, 도전성물질(180)로 채워진다.
상기 배기홀(150)은 상기 제2실리콘층(130)에 상기 접지비아홀(143)에 대응하는 위치에 상기 접지비아홀(143)과 연통되도록 형성되어 있다. 상기 배기홀(150)은 상기 접지비아홀(143)에 상기 도전성물질(180)을 채울 때, 상기 접지비아홀(143)에 채워져 있던 공기 또는 상기 도전성물질(180)의 휘발에 의하여 발생되 는 공기가 빠져나가는 배기통로로서 역할한다.
상기 저지부(160)는 도 4에 도시된 바와 같이, 상기 제2실리콘층(130)의 상면에 상기 배기홀(150)의 상부를 감싸도록 마련되어 있으며, 상기 접지비아홀(143)에 상기 도전성물질(180)을 채울 때 도전성물질의 일부(180a)가 상기 배기홀(150)을 통하여 상기 제2실리콘층(130)상측으로 넘쳐흐르더라도 상기 제2실리콘층(130)의 상면을 따라 더 퍼져가지 못하도록 하는 역할을 한다.
상기 접지비아홀(143)과 신호비아홀(144)은 전도성접착제(210)를 이용하여 인쇄회로기판(200)에 전기적으로 접속된다.
상기와 같이 구성되는 본 발명에 따른 SOI 웨이퍼를 이용한 MEMS 디바이스를 제조하는 방법을 도면들을 참조하여 설명한다. 도 3 및 도 4와 동일한 참조부호는 동일한 기능을 하는 동일부재를 나타낸다. 이하에서, 일부층에 소정공간이 형성되도록 일부를 제거하는 방법은 일반적으로 식각을 이용하여 행하여지므로 식각은 당업자에게 자명한 사항이므로 이에 대한 자세한 설명은 생략한다.
도 5a 내지 도 5g는 본 발명에 따른 SOI 웨이퍼를 이용하는 MEMS 디바이스를 제조하는 방법을 단계별로 도시한 도면들이다.
도 5a를 참조하면, 상기 제1실리콘층(111), 상기 절연층(120) 및 제2실리콘층(130)으로 이루어진 SOI 웨이퍼(110)를 준비한다. 상기 제1실리콘층(111)에는 상기 디바이스(134)가 운동할 수 있는 빈공간(112)을 형성하며, 상기 제1실리콘층(111)의 상면으로부터 상기 절연층(120)까지 관통하도록 식각하여 제1접지비아홀(141)을 형성한다. 도면부호 131 및 132는 디바이스 등을 제작하기 위하여 소정 크기로 구획하기 위하여 식각하는 부분이다.
도 5b를 참조하면, 상기 보호기판(140)을 준비한다. 상기 보호기판(140)에는 상기 디바이스(134)가 운동하기 위하여 상기 제1실리콘층(111)에 형성되어 있는 빈공간(112)에 대응하도록 별도의 빈공간(145)이 형성되어 있으며, 상기 보호기판(140)을 관통하여 복수의 제2접지비아홀(142)과 신호비아홀(144)이 형성되어 있다. 상기 제2접비비아홀(142)은 상기 제1접지비아홀(141)과 대응하는 위치에 형성되는 것이 바람직하다.
도 5c를 참조하면, 상기 보호기판(140)을 상기 SOI 웨이퍼(110)에 결합시킨다. 즉, 상기 보호기판(140)을 상기 SOI 웨이퍼(110)의 제1실리콘층(111)위에 접합시킨다.
이렇게 상기 보호기판(140)을 상기 제1실리콘층(111)에 결합시킴으로써 상기 제1실리콘층(111)에 형성된 상기 제1접지비아홀(141)과 상기 보호기판(140)에 형성된 상기 제2접지비아홀(142)은 서로 연통되어 접지비아홀(143)을 형성한다. 그리고, 상기 신호비아홀(144)은 상기 보호기판(140)의 상단부로부터 상기 제1실리콘층(111)까지 연장된다.
상기 보호기판(140)을 상기 SOI 웨이퍼(110)에 접합시키는 방법은 이 분야의 당업자에게 공지된 방법을 사용하므로 이에 대한 자세한 설명은 생략한다.
도 5d를 참조하면, 상기 접지비아홀(143)에 대응하도록 상기 제2실리콘층(130)의 상단부로부터 상기 절연층(120)까지 식각하여 상기 배기홀(150)을 형성한다. 여기서, 상기 배기홀(150)의 직경은 상기 접지비아홀(143)의 직경보다도 작 게 형성하는 것이 바람직하다. 상기 배기홀(150)은 공기가 빠져나가기 위한 통로이므로 상기 접지비아홀(143)의 직경보다 더 크게 할 필요는 없다.
도 5e를 참조하면, 상기 접지비아홀(143)에 노출되어 있는 상기 절연층(120)의 일부를 제거한다. 상기 접지비아홀(143)에 노출되어 있는 상기 절연층(120)의 일부를 제거함으로써 상기 접지비아홀(143)과 상기 배기홀(150)은 서로 연통된다.
도 5f를 참조하면, 상기 제2실리콘층(130)의 상면에 상기 배기홀(150)의 상부 둘레를 감싸도록 상기 저지부(160)를 형성한다. 상기 저지부(160)는 금속재질로 이루어지는 것이 바람직하다.
그리고, 상기 접지비아홀(143) 및 신호비아홀(144)의 내측에는 금속재질된 도전층(170)을 증착한다. 상기 도전층(170)이 상기 접지비아홀(143) 및 신호비아홀(144)의 내측에 증착됨으로써 상기 보호기판(140)으로부터 상기 제2실리콘층(130)까지 또는 상기 제1실리콘층(111)까지 전기적으로 연결될 수 있다.
도 5g를 참조하면, 상기 접지비아홀(143) 및 신호비아홀(144)내에 도전성물질을 채운다. 특히, 상기 접지비아홀(143)내에 도전성물질을 채울 때 휘발되어 발생되는 공기는 상기 배기홀(150)을 통하여 외부로 빠져나가기 때문에 상기 도전성물질(170) 내에 공기에 의한 보이드가 형성되지 않아 접속수율이 향상되게 된다.
그런 다음, 상기 접지비아홀(143)과 신호비아홀(144)은 전도성접착제(solder paste,210)를 이용하여 인쇄회로기판(200)에 전기적으로 접속된다.
상술한 바와 같이, 본 발명에 따른 SOI 웨이퍼를 이용한 MEMS 디바이스는 접 지비아홀에 대응하여 반대편에 배기홀을 형성함으로써 접지비아홀에 도전성물질을 채울 때 휘발하여 발생되는 공기를 배기홀을 통하여 외부로 빼줌으로써 전기적 접속수율을 향상시킬 수 있는 효과가 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.
Claims (9)
- 제1실리콘층, 제2실리콘층 및 상기 제1실리콘층과 제2실리콘층 사이에 형성되어 있는 절연층으로 이루어진 SOI웨이퍼를 이용하는 MEMS 디바이스에 있어서,상기 제1실리콘층에 접합하도록 보호기판이 형성되어 있으며, 상기 보호기판의 상단부에서 상기 제2실리콘층까지 관통되며, 도전성물질로 채워진 접지비아홀이 형성되어 있으며, 상기 제2실리콘층에는 상기 접지비아홀과 연통되도록 배기홀이 형성되어 있는 것을 특징으로 하는 SOI 웨이퍼를 이용하는 MEMS 디바이스.
- 제 1항에 있어서,상기 배기홀의 직경은 상기 접지비아홀의 직경보다 작게 형성되어 있는 것을 특징으로 하는 SOI 웨이퍼를 이용하는 MEMS 디바이스.
- 제 1항에 있어서,상기 제2실리콘층의 상측에는 상기 배기홀의 상부를 둘러싸도록 저지부가 마련되어 있는 것을 특징으로 하는 SOI 웨이퍼를 이용하는 MEMS 디바이스.
- 제 3항에 있어서,상기 저지부는 금속으로 이루어진 것을 특징으로 하는 SOI 웨이퍼를 이용하는 MEMS 디바이스.
- SOI 웨이퍼를 이용한 MEMS 디바이스 제조방법에 있어서,(a) 제1실리콘층을 제공하는 단계;(b) 상기 제1실리콘층 위에 산화실리콘으로 이루어진 절연층을 형성하는 단계;(c) 상기 절연층 위에 제2실리콘층을 형성하는 단계;(d) 상기 제1실리콘층의 하측에 보호기판을 형성하고, 상기 보호기판으로부터 상기 절연층까지 관통하는 접지비아홀을 형성하는 단계;(e) 상기 제2실리콘의 상측으로부터 상기 절연층까지 관통하도록 배기홀을 형성하는 단계;(f) 상기 접지비아홀에 의하여 노출되는 상기 절연층의 일부를 제거하는 단계; 및(g) 상기 접지비아홀에 도전성물질을 채워 상기 제2실리콘층까지 접지시키는 단계;를 포함하는 것을 특징으로 하는 SOI 웨이퍼를 이용한 MEMS 디바이스 제조방법.
- 제 5항에 있어서,상기 (d)단계는상기 제1실리콘층에 그 상면으로부터 상기 절연층까지 연장되도록 제1접지비아홀을 형성하는 단계;와,제2접지비아홀이 관통되도록 형성되어 있으며, 보호기판을 상기 제2접지비아홀이 상기 제1접지비아홀과 대응하도록 결합시켜 상기 접지비아홀을 형성하는 단계;를 포함하는 것을 특징으로 하는 SOI 웨이퍼를 이용한 MEMS 디바이스 제조방법.
- 제 5항에 있어서,상기 배기홀의 직경은 상기 접지비아홀의 직경보다 작게 형성되어 있는 것을 특징으로 하는 SOI 웨이퍼를 이용한 MEMS 디바이스 제조방법.
- 제 5항에 있어서,상기 (f)단계 후에,상기 제2실리콘층의 상면에 상기 배기홀의 상부를 감싸도록 저지부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI 웨이퍼를 이용한 MEMS 디바이스 제조방법.
- 제 8항에 있어서,상기 저지부는 금속으로 이루어진 것을 특징으로 하는 SOI 웨이퍼를 이용한 MEMS 디바이스 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060034182A KR100785014B1 (ko) | 2006-04-14 | 2006-04-14 | Ｓｏｉ웨이퍼를 이용한 ｍｅｍｓ 디바이스 및 그 제조방법 |
| EP06254625A EP1845061A2 (en) | 2006-04-14 | 2006-09-05 | Method for making via holes filled with conductive material in MEMS devices and device with such vias |
| US11/605,296 US20070241415A1 (en) | 2006-04-14 | 2006-11-29 | Micro-electro mechanical system device using silicon on insulator wafer and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060034182A KR100785014B1 (ko) | 2006-04-14 | 2006-04-14 | Ｓｏｉ웨이퍼를 이용한 ｍｅｍｓ 디바이스 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070102265A KR20070102265A (ko) | 2007-10-18 |
| KR100785014B1 true KR100785014B1 (ko) | 2007-12-12 |
Family
ID=38268893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060034182A KR100785014B1 (ko) | 2006-04-14 | 2006-04-14 | Ｓｏｉ웨이퍼를 이용한 ｍｅｍｓ 디바이스 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070241415A1 (ko) |
| EP (1) | EP1845061A2 (ko) |
| KR (1) | KR100785014B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8143719B2 (en) * | 2007-06-07 | 2012-03-27 | United Test And Assembly Center Ltd. | Vented die and package |
| TW200919593A (en) * | 2007-10-18 | 2009-05-01 | Asia Pacific Microsystems Inc | Elements and modules with micro caps and wafer level packaging method thereof |
| JP2009224492A (ja) * | 2008-03-14 | 2009-10-01 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| US8580596B2 (en) * | 2009-04-10 | 2013-11-12 | Nxp, B.V. | Front end micro cavity |
| NL2012497B1 (en) * | 2014-03-24 | 2016-01-26 | Mapper Lithography Ip Bv | Electrical charge regulation for a semiconductor substrate during charged particle beam processing. |
| US9546090B1 (en) * | 2015-08-14 | 2017-01-17 | Globalfoundries Singapore Pte. Ltd. | Integrated MEMS-CMOS devices and methods for fabricating MEMS devices and CMOS devices |
| US9567208B1 (en) | 2015-11-06 | 2017-02-14 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and method for fabricating the same |
| KR102177143B1 (ko) * | 2020-04-27 | 2020-11-10 | 주식회사 제이피드림 | 공동을 갖는 박막 밀봉 패키지 및 그 형성 방법 |
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| KR20040046554A (ko) * | 2002-11-27 | 2004-06-05 | 삼성전기주식회사 | Ｓｏｉ웨이퍼를 이용한 ｍｅｍｓ디바이스, 그 제조 및접지방법 |
-
2006
- 2006-04-14 KR KR1020060034182A patent/KR100785014B1/ko not_active IP Right Cessation
- 2006-09-05 EP EP06254625A patent/EP1845061A2/en not_active Withdrawn
- 2006-11-29 US US11/605,296 patent/US20070241415A1/en not_active Abandoned
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| KR20040046554A (ko) * | 2002-11-27 | 2004-06-05 | 삼성전기주식회사 | Ｓｏｉ웨이퍼를 이용한 ｍｅｍｓ디바이스, 그 제조 및접지방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070102265A (ko) | 2007-10-18 |
| US20070241415A1 (en) | 2007-10-18 |
| EP1845061A2 (en) | 2007-10-17 |
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