KR20080084572A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체장치는, 서로 반대편의 제 1 및 제 2 표면을 가지는 반도체 기판과, 전자소자가 제공됨으로써 액티브 표면이 되는 제 1 표면과, 상기 액티브 표면상의 상기 전자소자의 주변부에서 상기 전자소자에 접속되도록 형성된 패드 전극과, 상기 반도체 기판의 상기 제 1 표면에 도달하지 않도록 상기 제 2 표면으로부터 상기 패드 전극을 향하여 연장하는 제 1 개구부와, 상기 제 1 개구부의 직경보다 작은 직경을 가지는, 상기 제 1 개구부의 바닥 표면으로부터 상기 패드 전극에 도달하도록 형성된 제 2 개구부와, 상기 제 1 개구부 및 상기 제 2 개구부의 측벽 표면을 피복하도록 형성된 절연층과, 상기 절연층의 내부, 적어도 상기 절연층의 내벽 표면과 상기 제 2 개구부의 바닥 표면을 피복하도록 형성된 도전층을 포함한다.

Description

반도체장치 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체장치 및 그 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은 고체 촬상 장치 등이 공기가 통하지 않게 밀봉된 패키지 형태의 반도체장치와 같은 기판을 관통하는 배선을 가지는 반도체장치에 관한 것이다. 또한 본 발명은 그 제조방법에 관한 것이다.
고체 촬상 센서의 소형화의 일례로서, 촬상 센서 영역을 밀봉된 상태로 유지하는 방법이 일본 미심사 특허출원공보 번호 2006-128713(이후로는 "특허문헌 1"로 칭함) 등에 개시되어 있다. 그 방법은 촬상 센서 영역의 주변부 외측에 접착층을 형성하고, 밀봉을 위한 접착층에 의해 투명판을 접착시키도록 고체 촬상 센서의 상부에 유리와 같은 투명판을 배치하는 것을 포함한다.
이와 같은 구성의 고체 촬상 센서의 외부 전극을 전기적으로 접속하기 위한 방법은 다음과 같다. 고체 촬상 센서의 액티브 표면과는 반대쪽의 표면으로부터 액티브 표면에 배치된 알루미늄 등으로 된 패드 전극에 이르는 하나의 스루홀(through hole)을 형성하기 위해 드라이 에칭법(dry etching method) 등이 이용 되고 있으며, 그 스루홀의 내벽은 고체 촬상 센서를 구성하는 실리콘 기판으로부터 절연을 확실하게 하기 위한 절연층과, 스루홀 내에 채워진 또는 스루홀의 측벽을 피복하도록 피복된 패드전극과 전기적으로 접속하기 위한 구리 등으로 된 도전층으로 형성된다.
외부 전극이 액티브 표면의 후면으로부터 전기적으로 접속될 때, 고체 촬상 센서와 같은 사이즈로 고체 촬상 장치의 패키지화를 실현할 수 있어, 그것에 의해 고체 촬상 장치의 소형화가 가능할 수 있게 된다.
그렇지만, 상기 특허문헌 1의 반도체장치에 있어서, 스루홀 내에 채워진 또는 스루홀의 측벽을 피복하도록 피복된 실리콘 기판과 도전층은 열팽창계수에서 차이가 있다. 따라서 땜납의 되흐름(reflow) 등 도전층의 형성 후에 적용된 수지의 고체화와 같은 열처리로 인하여 스루홀의 패드 전극에 이르는 바닥과 측벽의 코너 근방으로부터 실리콘 기판 상에서 크랙(crack)이 발생하는 문제가 일어난다.
또, 도전층의 열처리에 의한 열팽창으로 인하여, 패드 전극의 알루미늄 등이 밀려 올려지며, 그것에 의해 도전층과 패드 전극 사이의 인터페이스상에서 필링(peeling)이나 또는 패드 전극과 접착제층의 필링을 일으킨다는 또 다른 문제가 있다.
해결되어야 할 과제는, 스루홀 내에 채워진 도전층과, 기판이나 패드 전극 사이에서 열팽창계수에 있어서의 차이로 인하여 일으키게 되는 크랙이나 필링을 억 제하는 것이 곤란한 것이다.
본 발명의 한 관점에 따라, 서로 반대편의 제 1 및 제 2 표면을 가지는 반도체 기판과, 전자소자가 제공됨으로써 액티브 표면이 되는 제 1 표면, 즉, 전자소자로 형성된 액티브 표면과, 액티브 표면상의 전자소자의 주변부에서 상기 전자소자에 접속되도록 형성된 패드 전극과, 반도체 기판의 제 1 표면에 도달하지 않도록 반도체 기판의 제 2 표면으로부터 패드 전극을 향하여 연장하는 제 1 개구부와, 제 1 개구부의 직경보다 작은 직경을 가지는, 제 1 개구부의 바닥 표면으로부터 패드 전극에 도달하도록 형성된 제 2 개구부와, 제 1 개구부 및 제 2 개구부의 측벽 표면을 피복하도록 형성된 절연층과, 절연층의 내부, 적어도 절연층의 내벽 표면과 제 2 개구부의 바닥 표면을 피복하도록 형성된 도전층을 포함하는 반도체장치가 제공되어 있다.
상기의 본 발명의 반도체장치에 있어서, 전자소자가 반도체 기판의 액티브 표면인 제 1 표면에 형성되고, 패드 전극이 액티브 표면상에서 전자소자의 주변부에서 전자소자에 접속되도록 형성되어 있다. 여기서, 제 1 개구부는 반도체 기판의 제 1 표면에 도달하지 않도록 반도체 기판의 제 2 표면으로부터 패드 전극을 향하여 연장되며, 제 1 개구부의 직경보다 작은 직경을 가지는 제 2 개구부는 제 1 개구부의 바닥 표면으로부터 패드 전극에 도달하도록 형성된다. 절연층은 제 1 개구부 및 제 2 개구부의 측벽 표면을 피복하도록 형성된다. 도전층은 절연층의 내부, 적어도 절연층의 내벽 표면과 제 2 개구부의 바닥 표면을 피복하도록 형성된 다.
본 발명의 또 다른 관점에 따라, 서로 반대편의 제 1 및 제 2 표면을 가지는 반도체 기판을 제공하는 스텝과, 반도체 기판의 액티브 표면인 제 1 표면상에서 전자소자를 형성하고 액티브 표면상에서 전자소자의 주변부에서 전자소자에 접속되도록 패드 전극을 형성하는 스텝과, 반도체 기판의 제 1 표면에 도달하지 않도록 반도체 기판의 제 2 표면으로부터 패드 전극을 향하여 연장하는 제 1 개구부를 형성하는 스텝과, 제 1 개구부의 바닥 표면으로부터 패드 전극에 도달하도록 제 1 개구부의 직경보다 작은 직경을 가지는 제 2 개구부를 형성하는 스텝과, 절연층을 형성하기 위하여 제 1 개구부 및 제 2 개구부의 측벽 표면을 피복하는 스텝과, 도전층을 형성하기 위하여 절연층의 내부, 적어도 절연층의 내벽 표면과 제 2 개구부의 바닥 표면을 피복하는 스텝을 포함하는 반도체장치의 제조방법이 제공되어 있다.
상기한 반도체장치의 제조방법에 있어서, 전자소자는 반도체 기판의 제 1 표면상에서 형성되고, 패드 전극은 액티브 표면상에서 전자소자의 주변부에서 전자소자로 접속되도록 형성된다.
다음에, 제 1 개구부는 반도체 기판의 제 1 표면에 도달하지 않도록 반도체 기판의 제 2 표면으로부터 패드 전극을 향하여 연장하도록 형성되고, 제 1 개구부의 직경보다 작은 직경을 가지는 제 2 개구부는 제 1 개구부의 바닥 표면으로부터 패드 전극에 도달하도록 형성된다.
그 다음에, 제 1 개구부 및 제 2 개구부의 측벽 표면은 절연층을 형성하도록 피복되고, 절연층의 내부, 적어도 절연층의 내벽 표면과 제 2 개구부의 바닥 표면 은 도전층을 형성하도록 피복된다.
본 발명의 각 실시형태에 따른 반도체장치에 의하면, 이하의 유리한 효과가 얻어질 수 있다.
본 실시형태들의 반도체장치에서는, 패드 전극을 접촉하는 개구부(제 2 개구부)의 직경이 작게 될 경우, 개구부에 형성되는 도전층의 열팽창의 영향이 감소될 수 있다. 결과적으로 고신뢰성이 달성될 수 있다.
보다 직경이 큰 제 1 개구부가 패드 전극을 접촉하는 부분을 제외하고 형성되며, 결과적으로 스루홀 형성의 TAT(Turn Around Time)가 짧아질 수 있고, 두꺼운 웨이퍼에서도 적용될 수 있다. 따라서 핸들링성(handling ability)의 향상도 또한 달성될 수 있다.
또, 패드 전극은 직경이 보다 작은 제 2 개구부에 의해 접촉되므로, 스루홀과 패드 전극의 위치 맞춤(얼라인먼트)의 자유도가 개선된다. 결과적으로, 스루홀은 반도체 웨이퍼의 검사 시에 프로브(probe)에 의한 자국을 피하도록 형성될 수 있으며, 그것에 의해 스루홀의 수율이 향상될 수 있다.
게다가, 보다 직경이 작은 제 2 개구부가 형성될 경우, 패드 전극의 소형화도 또한 달성될 수 있다.
절연층이 제 2 개구부와 비교해서 제 1 개구부의 벽 표면상에서 보다 두껍게 형성되기 때문에, 개구부의 도전층 내부와 반도체 기판의 사이에서 기생 용량(parasitic capacitance)이 감소될 수 있다.
이하에, 도면을 참조하여 본 발명의 반도체장치 및 그 제조방법의 실시형태를 설명한다.
제 1 실시형태
도 1a는 본 실시형태에 따른 반도체장치의 약식 단면도이며, 도 1b는 도 1a의 주요부 확대도이다.
본 실시형태에 따른 반도체장치는, CMOS 이미지 센서와 같은 고체 촬상 센서를 가지는 반도체 칩 상에서 구성된 것이며, 고체 촬상 센서는 공기가 통하지 않게 밀봉되어, 그것에 의해 패키지 형태가 실현된다.
반도체 기판(10)은 서로 반대편의 제 1 표면과 제 2 표면을 가지고 있다. 예를 들면, 실리콘으로 형성된 반도체 기판(10)의 액티브 표면인 제 1 표면상에서, CMOS 이미지 센서와 같은 고체 촬상 센서가 형성된다.
또, 예를 들면, 반도체 기판(10)의 액티브 표면상에서, 고체 촬상 센서(11)의 주변부에서, 패드 전극(12)은 고체 촬상 센서(11)와 접속되도록 형성된다.
예를 들면, 반도체 기판(10)의 액티브 표면의 반대쪽인 제 2 표면은, 유리와 같은 투명 기판으로 형성된 패키지 기판(14)이 배치된다. 반도체 기판(10)상의 고체 촬상 센서(11)의 주변부와 패키지 기판(14) 사이의 간극에 밀봉 수지층(13)이 형성되어, 이것에 의해 고체 촬상 센서(11)가 공기가 통하지 않게 밀봉된다.
예를 들면, 제 1 개구부(H1)는 반도체 기판(10)의 제 1 표면에 도달하지 않도록 반도체 기판(10)의 제 2 표면으로부터 패드 전극(12)을 향하여 연장하도록 형 성되며, 제 1 개구부(H1)의 직경보다 작은 직경을 가지는 제 2 개구부(H2)는 제 1 개구부의 바닥 표면으로부터 패드 전극에 도달하도록 형성된다.
예를 들면, 산화실리콘 등으로 형성된 절연층(20)이 제 1 개구부(H1) 및 제 2 개구부(H2)의 측벽 표면을 피복하도록 형성된다. 구리 등으로 형성된 절연층(20)의 내부인 도전층(21)은 적어도 절연층(20)의 내벽 표면과 제 2 개구부의 바닥 표면을 피복하도록 형성된다.
절연층(20)은 반도체 기판(10)과 도전층(21) 사이에서 단락을 피하기 위한 층이다. 절연층(20)과 도전층(21)이 반도체 기판(10)의 액티브 표면의 반대측의 표면상에서 개구부의 외부로까지 인출되며, 납 전극으로서의 기능을 한다.
솔더레지스트 등인 보호막(22)이 반도체 기판(10)의 액티브 표면의 반대측의 표면을 피복하도록 형성된다. 도전층(21)의 일부를 노출하는 개구부는 보호막(22)상에서 제공되며, 솔더링 볼 범프(soldering ball bump)나 골드 스터드 범프(gold stud bump)와 같은 범프(23)가 거기에서 형성된다.
상기에서 기술된 바와 같이, 본 발명의 한 실시형태에 따른 반도체장치가 구성되어 있다.
본 발명의 한 실시형태에 따른 반도체장치가, 예를 들면, 실장기판 등 상에서 범프(23)를 경유하여 실장되거나 또는 모듈에서 사용될 메모리 소자 등으로 형성된 또 다른 기판에 실장됨으로써 이용된다.
도 2는 본 발명의 제 1 실시형태에 따른 반도체장치의 각 부분의 사이즈를 설명하기 위한 약식도이다.
상기의 반도체장치에 있어서, 바람직하게는, 제 2 개구부(H2)의 직경(a2)이, 제 1 개구부(H1)의 직경(a1의) 0.7배 이하이며, 더 바람직하게는 0.5배 이하이다.
후술될 제조방법에서 설명되는 바와 같이, 패드 전극(12)에 대한 제 2 개구부(H2)의 얼라인먼트(alignment)의 자유도를 증가시키는 것이 가능할 수 있다.
또, 바람직하게는, 제 1 개구부(H1)의 깊이(b1)가, 반도체 기판(10)의 두께(B)의 0.5배 이상이고 0.9배 이하이다.
만약 제 1 개구부(H1)의 깊이(b1)가 반도체 기판(10)의 두께(B)의 0.5배 미만일 경우, 제 2 개구부(H2)의 애스펙트 비(aspect ratio)가 너무 커지게 된다. 그래서, 제 2 개구부(H2)의 개구나 도전층에서의 임베딩(embedding) 스텝 등이 곤란해질 수 있다. 결과로서, TAT(Turn Around Time)가 길게 될 가능성이 있다. 또 만약, 깊이(b1)가 0.9배를 넘을 경우, 제 2 개구부(H2)가 형성되는 부분에서 반도체 기판(10)의 두께가 너무 얇아진다. 따라서, 제 2 개구부(H2)의 형성시에나 또는 그 후의 신뢰성 사이클에 있어서 불편이 생길 가능성이 더 있을 수 있다.
예를 들면, 반도체 기판(10)의 두께(B)가 200μm, 제 1 개구부(H1)의 직경(a1)이 80μm, 깊이(b1)가 160μm, 제 2 개구부(H2)의 직경(a2)이 30μm, 깊이(b2)가 40μm일 경우, 양호한 스루홀의 형상이 실현될 수 있다.
또, 절연층(20)에 있어서, 제 1 개구부(H1)의 측벽 표면을 피복하는 부분의 두께(c1)가, 제 2 개구부(H2)의 측벽 표면을 피복하는 부분의 두께(c2)보다 더 두꺼워야 바람직하다.
큰 직경을 갖는 제 1 개구부(H1)의 부분에서의 절연층의 두께(c1)가 두껍게 되고, 제 2 개구부(H2)의 부분에서의 절연층(20)의 두께가 얇게 될 경우, 도전층과 반도체 기판(10) 간의 기생 용량(parasitic capacitance)은 감소된다. 결과적으로, 반도체장치의 저소비 전력화를 달성하고, 작은 직경을 갖는 제 2 개구부(H2)의 부분에서 도전재료 내에서 양호한 임베딩을 수행하는 것이 가능할 수 있다.
절연층(20)은 산화 실리콘과 같은 1개의 절연성 재료로 형성되는 것이 바람직하지만, 복수의 재료로 형성될 수도 있다.
예를 들면, 절연층(20) 전부가 산화 실리콘으로 형성될 경우, 제조방법에서 후술되는 바와 같이, 제 1 개구부(H1)의 측벽 표면과 제 2 개구부(H2)의 측벽 표면이 산화 실리콘막을 형성하도록 피복되고, 제 2 개구부(H2)의 측벽 표면의 부분에서 산화 실리콘막을 재차 형성하면서, 제 2 개구부(H2)의 측벽 표면의 부분이 제 1 개구부(H1)의 부분의 절연층을 두껍게 하도록 제거되며, 그것에 의해 원하는 형태의 절연층이 형성될 수 있다.
기술 개발에 있어 문제인, 기판을 관통하는 개구부의 내벽에 도전층이 형성되는 구성에 있어서, 도전층의 직경을 크랙이나 필링을 방지할 수 있을 만큼 작게 하는 것이 효과적이다. 예를 들면, 단순하게 스루홀의 직경 크기를 줄이는 것을 생각할 수 있지만, 이 경우, 스루홀의 가공성이 떨어져, 패드 전극에 도달하는 개구부를 형성하는 것이 매우 어려워질 수 있다. 또, 스루홀의 직경 크기가 축소될 경우, 도전층의 형성시에 도전체의 임베딩 성능이 떨어져, 도전층을 형성하는 것이 매우 어려워질 수 있다.
또, 스루홀의 직경은 종래와 같이 유지되고, 벽 표면상에 형성된 산화 실리 콘막의 두께는 두껍게 되고, 도전층의 직경 크기는 축소되는 것이 고려될 수도 있다. 하지만, 이 경우에서도, 도전층이 형성되는 공간의 직경이 작아지므로, 도전체의 임베딩 성능이 떨어지게 된다. 결과적으로, 도전층을 형성하는 것이 매우 어려워질 수 있다.
본 발명의 한 실시형태의 반도체장치에 의해서, 스루홀은 제 1 개구부와 제 1 개구부보다 직경이 작은 제 2 개구부로 형성된다. 따라서 스루홀내에 채워진 도전층과 기판이나 패드 전극과 사이에서 열팽창 계수의 차이로 인해 발생되는 크랙이나 필링을 막을 수 있다.
게다가 직경이 작은 부분은 제 2 개구부뿐이어서, 스루홀의 형성도 용이해 진다. 또, 스루홀내에서의 도전체의 임베딩 성능은 악화를 일으키지 않고 실현된다.
도 3 내지 도 8을 참조하여, 상술된 본 발명의 실시형태들의 반도체장치의 제조방법이 기술된다.
우선, 도 3a에 나타내는 바와 같이, 실리콘 등으로 형성된 반도체 기판(10)의 액티브 표면상에, CMOS 이미지 센서와 같은 고체 촬상 센서(11)가 형성되고, 예를 들면 또, 반도체 기판(10)의 액티브 표면상에서, 고체 촬상 센서(11)의 주변부에서 고체 촬상 센서(11)에 접속되도록 패드 전극(12)이 형성된다.
다음에, 도 3b에 나타내는 바와 같이, 예를 들면, 스핀 코트법 등에 의해 감광성 수지층이 도포되고, 반도체 기판(10)상에서 패드 전극(12)을 피복하는 영역의 수지가 고체 촬상 센서(11)의 주변부에 남겨 지고, 고체 촬상 센서(11)의 영역에서 수지가 제거되도록 노광 및 현상이 수행되며, 그것에 의해 반도체 기판(10)상에서 고체 촬상 센서(11)의 주변부에 밀봉 수지층(13)이 형성된다.
밀봉 수지층(13)으로 피복된 영역은, 다음 스텝에서 접착된 패키지 기판과의 밀착 강도에 관련하기 때문에, 적절하게 최적치를 선택할 필요가 있다, 바람직하게는, 그 영역은 패드 전극(12)의 폭보다 크고, 밀봉 수지층(13)이 제거되어야 할 영역으로부터 안쪽으로 10μm 이상 간격을 두는 것이 바람직하다. 그 영역이 밀봉 수지층이 제거되어야 할 영역에 정확히 형성될 때, 패키지 기판을 접착하기 위한 그 다음의 스텝에서 밀봉 수지가 삐져나오는 경우에 있어서 결함조건이 발생해 버릴 수도 있다.
다음에, 도 4a에 나타내는 바와 같이, 예를 들면, 반도체 기판(10)의 액티브 표면에 면하는 방식으로 밀봉 수지층(13) 상에서 유리와 같은 투명 기판으로 형성된 패키지 기판(14)이 배치되고, 패키지 기판(14) 및 밀봉 수지층(13)에 의해 고체 촬상 센서(11)가 공기가 통하지 않게 밀봉된다.
밀봉 수지층(13)은, 패드 전극(12)을 피복하는 부분과 유리와 같은 투명 기판으로 형성된 패키지 기판(14)을 공기가 통하지 않게 밀봉하는 부분이 단일의 밀봉 수지층으로 형성되도록 구성된다. 그렇지만 밀봉 수지층은 복수의 밀봉 수지로 형성되어도 좋다.
도 4b는 도 4a의 주요부 확대도이며, 이후의 스텝은 확대도에 의해 설명된다.
다음에, 도 5a에 나타내는 바와 같이, 예를 들면, 반도체 기판(10)의 액티브 표면의 반대측의 표면에서, 제 1 개구부를 개구하는 패턴의 레지스트막(도시하지 아니함)이 포토리소그라피(photolithography) 스텝에 의해 형성되고, 반응성 이온 에칭(RIE(reactive ion etching))과 같은 이방성(異方性) 드라이 에칭 처리가, 패드 전극(12)을 향하여 반도체 기판(10)의 2차 표면에서 연장하는 제 1 개구부(H1)를 형성하도록 가해진다.
여기서, 제 1 개구부(H1)의 깊이는 반도체 기판(10)의 두께의 0.5배 이상이고 0.9배 이하로 하는 것이 바람직하다.
다음에, 도 5b에 나타내는 바와 같이, 예를 들면, 화학기상반응(CVD(Chemical Vapor Deposition))법에 의해, 제 1 개구부(H1)의 측벽 표면과 그 바닥 표면은 수 100 nm 내지 수μm의 막 두께로 산화 실리콘을 퇴적하여 피복되어, 그것에 의해 절연층(20)이 형성된다.
다음에, 도 6a에 나타내는 바와 같이, 예를 들면, 제 1 개구부의 바닥 표면 부분을 개구하는 패턴의 레지스트막(도시하지 아니함)이 포토리소그라피 스텝에 의해 형성되고, RIE와 같은 이방성 드라이 에칭 처리가 제 1 개구부(H1)의 바닥 표면 부분의 절연층을 제거하도록 가해진다.
다음에, 도 6b에 나타내는 바와 같이, 예를 들면, YAG 레이저의 4 차 고조파(266 nm) 혹은 ArF 엑시머 레이저와 같은 레이저빔이, 제 1 개구부(H1)의 바닥 표면으로부터 패드 전극(12)에 이르도록, 직경이 제 1 개구부(H1)보다 작은 제 2 개구부(H2)를 형성하도록 조사된다.
예를 들면, YAG 레이저의 4 차 고조파(266 nm)의 이용은, 직경이 10μm이하 인 개구부의 형성을 허용할 수 있다.
여기서, 바람직하게는, 제 2 개구부(H2)의 직경이 제 1 개구부(H1)의 직경의 0.7배 이하이며, 더 바람직하게는 0.5배 이하이다.
제 1 개구부(H1)의 깊이의 바람직한 범위로부터 판단하면, 제 2 개구부의 깊이의 바람직한 범위는 반도체 기판(10)의 두께의 0.1배 이상이고 0.5배 이하이다. 특히, 제 1 개구부(H1)의 개구 스텝에 있어서 웨이퍼 표면내에서 3% ~ 5％의 가공 격차가 있기 때문에, 예를 들면, 반도체 기판의 두께가 200μm일 경우에 있어서는 10μm 정도의 마진이 필요하고, 따라서 제 2 개구부(H2)의 깊이는 10μm 이상이 바람직하다.
다음에, 도 7a에 나타내는 바와 같이, 예를 들면, CVD법에 따라, 산화 실리콘막이 절연층(20)을 형성하도록 제 2 개구부(H2)의 측벽 표면의 부분에 형성되고, 절연층(20)은 제 1 개구부(H1)의 부분의 막에서 두껍게 된다.
상기의 스텝들의 결과, 절연층(20)으로서, 제 1 개구부(H1)의 측벽 표면을 피복하는 부분이, 제 2 개구부(H2)의 측벽 표면을 피복하는 부분보다 두꺼워지도록 형성하는 것이 가능해질 수 있다.
그 후에, 도 7b에 나타내는 바와 같이, 예를 들면, 적어도 절연층(20)의 내벽 표면과 제 2 개구부(H2)의 바닥 표면은 스퍼터링(sputtering)에 의한 구리로 형성된 시드(seed)층의 형성과 구리 전해 도금 처리 등에 의해 절연층(20)의 내부가 피복되고, 그것에 의해 구리로 형성된 도전층(21)이 형성된다.
다음에, 도 8a에 나타내는 바와 같이, 예를 들면, 소정의 패턴의 레지스트 막(도시하지 아니함)이 포토리소그라피 스텝에 의해 형성되고, RIE와 같은 이방성 드라이 에칭 처리를 통하여, 도전층(21)과 절연층(20)은 반도체 기판(10)의 액티브 표면의 반대측의 표면상에서 개구로 인출된 인출 전극을 형성하도록 패턴된다.
다음에, 반도체 기판(10)의 액티브 표면의 반대측의 표면은 제 1 개구부(H1) 및 제 2 개구부(H2)의 안쪽에서 임베딩하도록 피복되고, 그것에 의해 솔더레지스트와 같은 보호막(22)이 형성된다. 보호막(22)은 범프(bump) 형성 영역에 있어서 도전층(21)을 노출시키는 개구부를 형성한다.
보호막에 관하여, 제 1 개구부(H1) 및 제 2 개구부(H2)의 안쪽에서의 임베딩 부분과 반도체 기판(10)의 액티브 표면의 반대측의 표면을 피복하는 부분은 동일한 절연층 재료로 형성되어 있지만, 서로 다른 절연성 재료로 형성되어도 좋다.
다음에, 도 8b에 나타내는 바와 같이, 예를 들면, 솔더 볼 범프(solder ball bump)나 골드 스터드 범프(gold stud bump)와 같은 범프(23)가 보호막(22)의 개구부에서 형성된다.
상기된 바와 같이, 본 발명의 실시형태에 따른 반도체장치가 형성된다.
상기된 스텝들을 따르는 스텝으로서는, 상기된 스텝들이 웨이퍼 레벨상에서수행되는 경우에 있어서, 예를 들면 상기의 스텝을 웨이퍼 레벨로 갔을 경우, 다이싱 처리(dicing process)가 수행되어 개편화된다.
본 발명의 한 실시형태에 따른 반도체장치의 제조방법에 의하면, 제 1 개구부와 제 1 개구부보다 직경이 작은 제 2 개구부가 스루홀로서 형성될 경우, 스루홀 안에 채워진 도전층과 기판이나 패드 전극 사이에서 열팽창 계수의 차이로 인해 발 생되는 크랙이나 필링을 막을 수 있다.
최근에, 반도체장치의 저소비 전력화나 고속화가 더욱 요구되고 있고, 스루홀 안에 채워진 도전층의 기생 용량의 감소도 또한 요구되고 있다. 스루홀 내부의 도전층의 저용량화에 대해서는, 스루홀의 측벽에 형성된 도전재료층과 실리콘 기판간에 형성된 절연층이 두껍게 형성될 경우, 보다 저용량을 가진 도전재료층을 실현할 수 있다. 실리콘과의 절연을 확보하기 위한 절연재(예를 들면, 산화 실리콘)를 형성함에 있어서, 커버리지(coverage)의 균일성을 유지하기 위하여 CVD법 등이 일반적으로 채용되고 있다. 그렇지만, 직경이 가늘어지는 형상의 종래의 스루홀 형상에서의 경우, 절연층이 두껍게 되면 개구부 바닥 부분 근방에서 도전층의 임베딩성이 악화되고, 또 한편, 저용량화를 달성하기 위하여 절연층이 두껍게 되면 시간이 걸리게 되어, 그것에 의해 TAT가 길어진다고 하는 문제가 발생한다.
본 발명의 실시형태에 따른 반도체장치에서, 절연막이 두번 형성되므로, 절연막의 두께가 용이하게 두껍게 될 수 있다. 또, 직경이 큰 제 1 개구부만이 두껍게 되기 때문에, 제 2 개구부에서는 절연막이 얇게 형성되어, 그것에 의해 도전층의 임베딩성의 악화가 예방될 수 있다.
또, 검사시에 패드 전극에 남겨진 프로브(probe)에 의한 자국이 스루홀의 형성 영역과 겹쳐질 경우, 패드 부식과 같은 결함 조건이 발생될 수도 있다.
도 9a는, 패드 전극에 있어서 프로브에 의한 자국과 제 2 개구부의 개구 영역을 나타내는 레이아웃차트이다. 패드 전극(P)상에서, 프로브에 의한 자국(T)과 제 2 개구부(H2)의 개구 영역이 서로 겹쳐지지 않도록 레이아웃 되어 있다.
본 발명의 실시형태에 따른 반도체장치의 제조방법에서는, 실제로 패드 전극에 도달하는 제 2 개구부는 레이저 조사로 형성되기 때문에, 제 2 개구부가 고정밀도의 위치 맞춤으로 형성될 수 있다. 결과적으로, 오조정(misalignment)이 감소될 수 있고, 그것에 의해, 도 9a에 나타내는 바와 같이, 프로브에 의한 자국을 피해서 스루홀이 형성될 수 있다.
또, 스루홀의 크기를 줄임에 관하여, 본딩 패드(bonding pad)는 스루홀을 형성하여 장치의 바닥 표면으로부터 접촉되므로, 조정 정밀 측면에서, 스루홀 등의 오조정이 일어나고, 그래서 웨이퍼의 전체 수율(yield)이 감소될 수 있다. 따라서 본딩 패드의 크기를 줄이기 곤란해져서 결국 장치 크기의 소형화는 불리로 끝나 버린다.
도 9b는, 패드 전극에 대한 제 1 개구부와 제 2 개구부를 나타내는 레이아웃차트이다.
본 발명의 실시형태에 따른 반도체장치의 제조방법에서는, 실제로 패드 전극에 도달하는 제 2 개구부는 레이저 조사로 형성되기 때문에, 오조정이 감소될 수 있다. 제 1 개구부(H1)가 패드 전극(P)에 대해서 오조정된다 하더라도, 도 9b에 나타내는 바와 같이, 제 2 개구부(H2)가 제 1 개구부(H1)와 패드 전극(P) 사이에서 어느 정도의 겹침이 있을 경우에는, 고정밀도로 형성될 수 있으며, 이것에 의해 패드 전극의 크기를 줄일 수 있다, 따라서 장치의 소형화가 실현될 수 있다.
제 2 실시형태
도 10은 본 발명의 한 실시형태에 따른 반도체장치의 단면도이다.
제 1 실시형태에 따른 반도체장치가, 메모리 소자 등으로 형성된 또 다른 기판(30)상에서 배선(31)상에 범프(23)를 거쳐서 실장되고, 그것에 의해 모듈이 실현된다. 예를 들면, 이것은 이용을 위해 실장 기판에 실장된다.
또한, 제 1 실시형태에 따른 반도체장치가 여러 가지 실장기판과 반도체 기판 등 상에서 실장되어 이용될 수도 있다.
본 발명의 한 실시형태에 따른 반도체장치는 제 1 개구부와 스루홀 처럼 제 1 개구부보다 직경이 작은 제 2 개구부로 구성되어 있다. 따라서 스루홀 안으로 채워진 도전층과 기판이나 패드 전극 사이에서 열팽창계수의 차이로 인하여 발생되는 크랙이나 필링을 막을 수 있게 된다.
본 발명의 한 실시형태에 따른 반도체장치의 제조방법은 제 1 개구부와 제 1 개구부보다 직경이 작은 제 2 개구부가 스루홀로서 형성되어 있으므로, 스루홀 안으로 채워진 도전층과 기판이나 패드 전극 사이에서 열팽창계수의 차이로 인하여 발생되는 크랙이나 필링을 막을 수 있게 된다.
본 발명의 각 실시형태에 따른 반도체장치에 의하면, 이하의 유리한 효과가 얻어질 수 있다.
상술된 바와 같이, 본 실시형태들의 반도체장치에서는, 패드 전극을 접촉하는 개구부(제 2 개구부)의 직경이 작게 될 경우, 개구부에 형성되는 도전층의 열팽창의 영향이 감소될 수 있다. 결과적으로 고신뢰성이 달성될 수 있다.
보다 직경이 큰 제 1 개구부가 패드 전극을 접촉하는 부분을 제외하고 형성되며, 결과적으로 스루홀 형성의 TAT가 짧아질 수 있고, 두꺼운 웨이퍼에서도 적용 될 수 있다. 따라서 핸들링성(handling ability)의 향상도 또한 달성될 수 있다.
또, 패드 전극은 직경이 보다 작은 제 2 개구부에 의해 접촉되므로, 스루홀과 패드 전극의 위치 맞춤(얼라인먼트)의 자유도가 개선된다. 결과적으로, 스루홀은 반도체 웨이퍼의 검사 시에 프로브에 의한 자국을 피하도록 형성될 수 있으며, 그것에 의해 스루홀의 수율이 향상될 수 있다.
게다가, 보다 직경이 작은 제 2 개구부가 형성될 경우, 패드 전극의 소형화도 또한 달성될 수 있다.
절연층이 제 2 개구부와 비교해서 제 1 개구부의 벽 표면상에서 보다 두껍게 형성되기 때문에, 개구부의 도전층 내부와 반도체 기판의 사이에서 기생 용량이 감소될 수 있다.
본 발명은 상기의 설명으로 한정되지 않는다.
예를 들면, 본 발명은 CMOS 이미지 센서와 같은 고체 촬상 장치를 공기가 통하지 않게 밀봉하여 패키지화된 반도체장치뿐만 아니라, 또 다른 전자소자가 공기가 통하지 않게 밀봉되는 반도체장치에도 적용될 수 있다.
본 발명은 전자소자가 공기가 통하지 않게 밀봉되는 방식의 반도체장치로 한정되지 않고, 기판을 관통하는 배선이 제공되는 한, 본 발명이 적용될 수 있다.
또한, 본 발명은 본 발명의 요지를 일탈하지 않는 한, 여러 가지 방법으로 변경될 수 있다.
본 발명의 반도체장치는, 고체 촬상 장치 등이 공기가 통하지 않게 밀봉되는 패키지 형태의 반도체장치와 같이 기판을 관통하는 배선을 가지는 반도체장치에 적용될 수 있다.
본 발명의 반도체장치의 제조방법은, 고체 촬상 장치 등이 공기가 통하지 않게 밀봉되는 패키지 형태의 반도체장치와 같이 기판을 관통하는 배선을 가지는 반도체장치의 제조방법에 적용될 수 있다.
본 출원은 2007년 3월 15일 일본 특허청에 출원된 일본특허공보 번호 2007-66173의 우선권과, 참조하여 여기에 반영된 전체 내용을 주장한다.
도 1a는 본 발명의 제 1 실시형태에 따른 반도체장치의 약식 단면도이며, 도 1b는 도 1a의 주요부 확대도이다.
도 2는 본 발명의 제 1 실시형태에 따른 반도체장치의 각 부분의 사이즈를 설명하기 위한 약식도이다.
도 3a 및 도 3b는 본 발명의 제 1 실시형태에 따른 반도체장치의 제조방법의 제조 스텝을 각각 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 제 1 실시형태에 따른 반도체장치의 제조방법의 제조 스텝을 각각 나타내는 단면도이다.
도 5a 및 도 5b는 본 발명의 제 1 실시형태에 따른 반도체장치의 제조방법의 제조 스텝을 각각 나타내는 단면도이다.
도 6a 및 도 6b는 본 발명의 제 1 실시형태에 따른 반도체장치의 제조방법의 제조 스텝을 각각 나타내는 단면도이다.
도 7a 및 도 7b는 본 발명의 제 1 실시형태에 따른 반도체장치의 제조방법의 제조 스텝을 각각 나타내는 단면도이다.
도 8a 및 도 8b는 본 발명의 제 1 실시형태에 따른 반도체장치의 제조방법의 제조 스텝을 각각 나타내는 단면도이다.
도 9a는 본 발명의 제 1 실시형태의 반도체장치의 패드 전극에 있어서 프로브에 의한 자국과 제 2 개구부의 개구 영역을 나타내는 레이아웃차트이며, 도 9b는 패드 전극에 대한 제 1 개구부와 제 2 개구부의 레이아웃차트이다.
도 10은 본 발명의 제 2 실시형태에 따른 반도체장치의 약식 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판, 11 : 고체 촬상 센서
12 : 패드 전극, 13 : 밀봉 수지층
14 : 패키지 기판, 20 : 절연층
21 : 도전층, 22 : 솔더레지스트막
23 : 범프, 30 : 메모리 기판
31 : 배선, H1 : 제 1 개구부
H2 : 제 2 개구부, P : 패드 전극
T : 프로브에 의한 자국

Claims (12)

  1. 반도체장치에 있어서,
    전자소자가 제공된 액티브 표면인 제 1 표면과 서로 반대편의 제 2 표면을 가지는 반도체 기판과,
    상기 액티브 표면상의 상기 전자소자의 주변부에서 상기 전자소자에 접속되도록 형성된 패드 전극과,
    상기 반도체 기판의 상기 제 1 표면에 도달하지 않도록 상기 반도체 기판의 상기 제 2 표면으로부터 상기 패드 전극을 향하여 연장하는 제 1 개구부와,
    상기 제 1 개구부의 직경보다 작은 직경을 가지는, 상기 제 1 개구부의 바닥 표면으로부터 상기 패드 전극에 도달하도록 형성된 제 2 개구부와,
    상기 제 1 개구부 및 상기 제 2 개구부의 측벽 표면을 피복하도록 형성된 절연층과,
    상기 절연층의 내부, 적어도 상기 절연층의 내벽 표면과 상기 제 2 개구부의 바닥 표면을 피복하도록 형성된 도전층으로 이루어져 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제 2 개구부는 상기 제 1 개구부의 직경의 0.7배 이하의 직경을 가지는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 제 1 개구부는 상기 반도체 기판의 0.5배 이상의 깊이와 0.9배 이하의 두께를 가지는 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 절연층은, 상기 제 1 개구부의 측벽 표면을 피복하는 부분이 상기 제 2 개구부의 측벽 표면을 피복하는 부분보다 두껍게 되도록 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 반도체 기판의 상기 액티브 표면에 대향된 패키지 기판과,
    상기 전자소자를 공기가 통하지 않게 밀봉하도록 상기 반도체 기판상의 전자소자의 주변부와 상기 패키지 기판 사이의 간극에 형성된 밀봉 수지층으로 더 이루어져 있는 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 전자소자는 고체 촬상 센서인 것을 특징으로 하는 반도체장치.
  7. 반도체장치의 제조방법에 있어서,
    서로 반대편의 제 1 및 제 2 표면을 가지는 반도체 기판을 제공하는 스텝과,
    상기 반도체 기판의 액티브 표면인 상기 제 1 표면상에서 전자소자를 형성하고 상기 액티브 표면상에서 상기 전자소자의 주변부에서 상기 전자소자에 접속되도록 패드 전극을 형성하는 스텝과,
    상기 반도체 기판의 상기 제 1 표면에 도달하지 않도록 상기 반도체 기판의 상기 제 2 표면으로부터 상기 패드 전극을 향하여 연장하는 제 1 개구부를 형성하는 스텝과,
    상기 제 1 개구부의 바닥 표면으로부터 상기 패드 전극에 도달하도록 상기 제 1 개구부의 직경보다 작은 직경을 가지는 제 2 개구부를 형성하는 스텝과,
    절연층을 형성하기 위하여 상기 제 1 개구부 및 상기 제 2 개구부의 측벽 표면을 피복하는 스텝과,
    도전층을 형성하기 위하여 상기 절연층의 내부, 적어도 상기 절연층의 내벽 표면과 상기 제 2 개구부의 바닥 표면을 피복하는 스텝으로 이루어져 있는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서,
    상기 제 2 개구부는 상기 제 1 개구부의 직경의 0.7배 이하의 직경을 갖도록 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 7항에 있어서,
    상기 제 1 개구부는 상기 반도체 기판의 0.5배 이상의 깊이와 0.9배 이하의 두께를 갖도록 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 7항에 있어서,
    상기 절연층은, 상기 제 1 개구부의 측벽 표면을 피복하는 부분이 상기 제 2 개구부의 측벽 표면을 피복하는 부분보다 두껍게 되도록 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 7항에 있어서,
    상기 반도체 기판상의 상기 전자소자의 주변부에 밀봉 수지층을 형성하는 스텝과,
    상기 반도체 기판의 상기 액티브 표면에 대향된 상기 밀봉 수지층상에서 패키지 기판을 배치하고, 상기 패키지 기판 및 상기 밀봉 수지층에 의해 상기 전자소자를 공기가 통하지 않게 밀봉하는 스텝으로 더 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 7항에 있어서,
    상기 전자소자는 고체 촬상 센서인 것을 특징으로 하는 반도체장치의 제조방법.
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