CN110676228A - 晶片封装体 - Google Patents

晶片封装体 Download PDF

Info

Publication number
CN110676228A
CN110676228A CN201910561380.9A CN201910561380A CN110676228A CN 110676228 A CN110676228 A CN 110676228A CN 201910561380 A CN201910561380 A CN 201910561380A CN 110676228 A CN110676228 A CN 110676228A
Authority
CN
China
Prior art keywords
layer
back surface
main body
organic functional
diffusion barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910561380.9A
Other languages
English (en)
Other versions
CN110676228B (zh
Inventor
赖炯霖
刘沧宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN110676228A publication Critical patent/CN110676228A/zh
Application granted granted Critical
Publication of CN110676228B publication Critical patent/CN110676228B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13016Shape in side view
    • H01L2224/13017Shape in side view being non uniform along the bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种晶片封装体,其包含晶片、绝缘层、重布线层与有机功能层。晶片具有焊垫、主体部与延伸部。主体部的背面高于延伸部的背面。主体部的正面与延伸部的正面大致齐平。延伸部具有通孔。焊垫位于通孔中。主体部具有倾斜侧壁,且此倾斜侧壁邻接主体部的背面与延伸部的背面。绝缘层覆盖主体部的背面、倾斜侧壁、延伸部的背面与通孔的壁面。重布线层位于绝缘层上与焊垫上。有机功能层位于主体部的背面上、倾斜侧壁上与延伸部的背面上。有机功能层的一部分位于重布线层与绝缘层之间,或重布线层位于有机功能层的一部分与绝缘层之间。如此一来,有机功能层可作为无机绝缘层与有机防焊层之间的缓冲层或作为覆盖重布线层与绝缘层的钝化层。

Description

晶片封装体
技术领域
本申请是有关于一种晶片封装体。
背景技术
一般而言,晶片封装体的晶片具有正面、背面、焊垫与通孔。焊垫位于晶片的正面且位于通孔中。在制作晶片封装体时,绝缘层可形成于晶片的背面、通孔的壁面与焊垫上,接着移除在焊垫上的绝缘层。之后,重布线层可形成于绝缘层上与焊垫上。在后续制程中,便可于晶片的背面与通孔覆盖防焊层(Solder mask flux;SMF),并于晶片背面上的防焊层形成开口,使重布线层裸露,接着便可将导电结构形成于开口中的重布线层上,实现晶片背面上的导电结构电性连接焊垫。
然而,由于绝缘层为无机物,例如二氧化硅,而防焊层为有机物,因此当防焊层覆盖绝缘层时,防焊层容易从绝缘层分离或剥落而产生缝隙。如此一来,水气便可从防焊层与绝缘层之间的缝隙进入至重布线层,而造成电子迁移与短路。
发明内容
本发明的一种技术态样为一种晶片封装体。
根据本发明一实施方式,一种晶片封装体包含晶片、绝缘层、重布线层与有机功能层。晶片具有焊垫、主体部与邻接主体部的延伸部。主体部的背面高于延伸部的背面。主体部的正面与延伸部的正面大致齐平。延伸部具有通孔。焊垫位于通孔中。主体部具有倾斜侧壁,且此倾斜侧壁邻接主体部的背面与延伸部的背面。绝缘层覆盖主体部的背面、倾斜侧壁、延伸部的背面与通孔的壁面。重布线层位于主体部的背面上的绝缘层上、倾斜侧壁上的绝缘层上、延伸部的背面上的绝缘层上、通孔的壁面上的绝缘层上与焊垫上。有机功能层位于主体部的背面上、倾斜侧壁上与延伸部的背面上。有机功能层的一部分位于重布线层与绝缘层之间,或重布线层位于有机功能层的一部分与绝缘层之间。
在本发明一实施方式中,当上述有机功能层位于重布线层与绝缘层之间时,通孔中没有有机功能层。
在本发明一实施方式中,上述晶片封装体还包括扩散阻碍层与抗氧化层。扩散阻碍层位于重布线层上且与整个重布线层大致重叠。抗氧化层位于扩散阻碍层上且与整个扩散阻碍层大致重叠。
在本发明一实施方式中,上述扩散阻碍层的材质为镍,抗氧化层的材质为金。
在本发明一实施方式中,上述晶片封装体还包括防焊层。防焊层覆盖主体部的背面、倾斜侧壁、延伸部的背面与通孔。
在本发明一实施方式中,上述在主体部的背面上的防焊层具有开口,晶片封装体还包括导电结构。导电结构位于此开口中的抗氧化层上。
在本发明一实施方式中,当上述重布线层位于有机功能层与绝缘层之间时,有机功能层延伸至通孔中,且覆盖延伸部与焊垫。
在本发明一实施方式中,上述晶片封装体还包括扩散阻碍层与抗氧化层。扩散阻碍层位于重布线层上且与整个重布线层大致重叠。抗氧化层位于扩散阻碍层上且与整个扩散阻碍层大致重叠。
在本发明一实施方式中,上述扩散阻碍层的材质为镍,抗氧化层的材质为金。
在本发明一实施方式中,上述在主体部的背面上的有机功能层具有第一开口,晶片封装体还包括防焊层与导电结构。防焊层覆盖主体部的背面,且在第一开口中的防焊层具有第二开口。导电结构位于第二开口中的抗氧化层上。
在本发明一实施方式中,上述晶片封装体还包括扩散阻碍层与抗氧化层。扩散阻碍层位于主体部的背面上的重布线层上,且在倾斜侧壁上的重布线层上、延伸部的背面上的重布线层上、通孔的壁面上的重布线层上与焊垫上均无扩散阻碍层。抗氧化层位于扩散阻碍层上且与整个扩散阻碍层大致重叠。
在本发明一实施方式中,上述扩散阻碍层的材质为镍,抗氧化层的材质为金。
在本发明一实施方式中,上述在主体部的背面上的有机功能层具有第一开口,扩散阻碍层与抗氧化层位于第一开口中,晶片封装体还包括防焊层与导电结构。防焊层覆盖主体部的背面,且在第一开口中的防焊层具有第二开口。导电结构位于第二开口中的抗氧化层上。
在本发明一实施方式中,上述晶片具有感测区,感测区位于主体部的正面。晶片封装体还包括支撑件。支撑件位于延伸部的正面上,且覆盖焊垫。
在本发明一实施方式中,上述晶片封装体还包括透光片。透光片覆盖感测区,且支撑件位于透光片与晶片之间。
在本发明上述实施方式中,当有机功能层的一部分位于重布线层与绝缘层之间时,有机功能层位于绝缘层上方而位于重布线层下方。在此状态下,有机功能层可作为无机绝缘层与有机防焊层之间的缓冲层,避免防焊层从绝缘层分离或剥落产生缝隙,防止水气从缝隙进入至重布线层而造成电子迁移与短路。当重布线层位于有机功能层的一部分与绝缘层之间时,有机功能层位于重布线层与绝缘层上方。在此状态下,有机功能层可作为覆盖重布线层与绝缘层的钝化层,具有保护效果,因此可节省防焊层的用量。此外,有机功能层还可提升晶片封装体的强度、可靠度与绝缘性。
附图说明
图1绘示根据本发明一实施方式的晶片封装体的剖面图。
图2绘示图1的晶片、绝缘层、重布线层与有机功能层的局部立体图。
图3绘示图2的重布线层形成扩散阻碍层与抗氧化层后且由防焊层覆盖的剖面图。
图4绘示根据本发明另一实施方式的晶片封装体的剖面图。
图5绘示图4的晶片封装体的立体图。
图6绘示根据本发明又一实施方式的晶片封装体的剖面图。
其中,附图中符号的简单说明如下:
100、100a、100b:晶片封装体;110:晶片;111:焊垫;112:主体部;113:正面;114:倾斜侧壁;115:背面;116:延伸部;117:正面;118:通孔;119:背面;120、120a:绝缘层;130、130a、130b:重布线层;140、140a、140b:有机功能层;142a、142b:开口;150、150a、150b:扩散阻碍层;160、160a、160b:抗氧化层;170、170a、170b:防焊层;172、172a、172b:开口;180:导电结构;192:支撑件;194:透光片;196:感测区;1-1、3-3、4-4:线段。
具体实施方式
以下将以图式揭露本发明的多个实施方式,为明确说明,许多实务上的细节将在以下叙述中一并说明。然而,应了解到,这些实务上的细节不应用以限制本发明。也就是说,在本发明部分实施方式中,这些实务上的细节是非必要的。此外,为简化图式起见,一些已知惯用的结构与元件在图式中将以简单示意的方式绘示之。
图1绘示根据本发明一实施方式的晶片封装体100的剖面图。图2绘示图1的晶片110、绝缘层120、重布线层130与有机功能层140的局部立体图。图1的剖面位置与图2沿线段1-1的剖面位置相同。同时参阅图1与图2,晶片封装体100包含晶片110、绝缘层120、重布线层130与有机功能层140。晶片110具有焊垫111、主体部112与邻接主体部112的延伸部116。图1虚线的右侧为主体部112,虚线的左侧为延伸部116。主体部112具有相对的正面113与背面115。延伸部116具有相对的正面117与背面119。主体部112的背面115高于延伸部116的背面119。主体部112的正面113与延伸部116的正面117大致齐平。延伸部116具有通孔118。焊垫111位于延伸部116的正面117,且位于通孔118中。主体部112具有倾斜侧壁114,且倾斜侧壁114邻接主体部112的背面115与延伸部116的背面119。
在本实施方式中,延伸部116的通孔118可经由二阶段(Two step)蚀刻制程形成。举例来说,可先蚀刻晶片110的背面115,使晶片110形成主体部112的倾斜侧壁114与延伸部116的背面119。接着蚀刻延伸部116的背面119,以形成通孔118。如此一来,通孔118的深宽比(Aspect ratio)可有效降低。在本实施方式中,通孔118的深度与宽度可均为50μm,则深宽比仅为1。此外,通孔118的深度仅由延伸部116的厚度决定,不受限于选用晶片110的厚度。制造者可选用较厚的晶片110蚀刻成较厚的主体部112与较薄的延伸部116,以提升晶片封装体100的强度与降低通孔118的深宽比,避免重布线层130断裂,提升可靠度。
此外,绝缘层120覆盖主体部112的背面115、倾斜侧壁114、延伸部116的背面119与通孔118的壁面。重布线层130位于主体部112的背面115上的绝缘层120上、倾斜侧壁114上的绝缘层120上、延伸部116的背面119上的绝缘层120上、通孔118的壁面上的绝缘层120上与焊垫111上。因此,重布线层130可电性连接焊垫111。有机功能层140位于主体部112的背面115上、倾斜侧壁114上与延伸部116的背面119上。在本实施方式中,有机功能层140的一部分位于重布线层130与绝缘层120之间,且通孔118中无有机功能层140。有机功能层140覆盖与接触绝缘层120。
晶片封装体100还包括扩散阻碍层150与抗氧化层160。扩散阻碍层150位于重布线层130上且与整个重布线层130大致重叠。抗氧化层160位于扩散阻碍层150上且与整个扩散阻碍层150大致重叠。在本实施方式中,扩散阻碍层150的材质可以为镍,抗氧化层160的材质可以为金,但并不用以限制本发明。
此外,晶片封装体100还包括防焊层170与导电结构180。防焊层170覆盖主体部112的背面115、倾斜侧壁114、延伸部116的背面119与通孔118。主体部112的背面115上的防焊层170具有开口172,导电结构180位于开口172中的抗氧化层160上。
图3绘示图2的重布线层130形成扩散阻碍层150与抗氧化层160后且由防焊层170覆盖的剖面图。图3的剖面位置与图2沿线段3-3的剖面位置相同。同时参阅图2与图3,当有机功能层140的一部分位于重布线层130与绝缘层120之间时,有机功能层140位于绝缘层120上方而位于重布线层130下方。在本实施方式中,有机功能层140可作为无机绝缘层120(例如二氧化硅)与有机防焊层170之间的缓冲层(Buffer layer),避免防焊层170从绝缘层120分离(Delamination)或剥落(Peeling)产生缝隙,防止水气从缝隙进入至重布线层130而造成电子迁移与短路,因此可提升晶片封装体100(见图1)的强度、良率与可靠度。此外,晶片110由绝缘层120与有机功能层140双层披覆,可提升绝缘性。
回到图1,晶片110还具有感测区196、支撑件192与透光片194。感测区196位于主体部112的正面113。感测区196与焊垫111可由位于正面113、117的绝缘层120a覆盖。感测区196可以为影像感应器或指纹感应器,并不用以限制本发明。支撑件192位于延伸部116的正面117上,且覆盖焊垫111。支撑件192围绕感测区196。透光片194覆盖感测区196,且支撑件192位于透光片194与晶片110之间。
应了解到,已叙述过的元件连接关系与材料将不再重复赘述,合先叙明。在以下叙述中,将说明其他型式的晶片封装体。
图4绘示根据本发明另一实施方式的晶片封装体100a的剖面图。图5绘示图4的晶片封装体100a的立体图。图4的剖面位置与图5沿线段4-4的剖面位置相同。同时参阅图4与图5,晶片封装体100a包含晶片110、绝缘层120、重布线层130a、有机功能层140a、扩散阻碍层150a、抗氧化层160a、防焊层170a与导电结构180。与图1实施方式不同的地方在于:晶片封装体100a的重布线层130a位于有机功能层140a的一部分与绝缘层120之间。有机功能层140a位于重布线层130a、扩散阻碍层150a、抗氧化层160a与绝缘层120上方。
在本实施方式中,有机功能层140a延伸至通孔118中,且覆盖延伸部116与焊垫111。此外,在主体部112的背面115上的有机功能层140a具有开口142a,防焊层170a覆盖主体部112的背面115,且在开口142a中的防焊层170a具有开口172a。开口172a的宽度小于开口142a的宽度。导电结构180位于防焊层170a之开口172a中的抗氧化层160a上。
在本实施方式中,有机功能层140a可作为覆盖重布线层130a、扩散阻碍层150a、抗氧化层160a与绝缘层120的钝化层(Passivation layer),具有保护效果,因此可节省防焊层170a的用量。此外,有机功能层140a还可提升晶片封装体100a的强度、良率与可靠度。
图6绘示根据本发明又一实施方式的晶片封装体100b的剖面图。晶片封装体100b包含晶片110、绝缘层120、重布线层130b、有机功能层140b、扩散阻碍层150b、抗氧化层160b、防焊层170b与导电结构180。与图4实施方式不同的地方在于:晶片封装体100b的扩散阻碍层150b位于主体部112的背面115上的重布线层130b上。此外,在倾斜侧壁114上的重布线层130b上、延伸部116的背面119上的重布线层130b上、通孔118的壁面上的重布线层130b上与焊垫111上均无扩散阻碍层150b。抗氧化层160b位于扩散阻碍层150b上且与整个扩散阻碍层150b大致重叠。
在主体部112的背面115上的有机功能层140b具有开口142b,扩散阻碍层150b与抗氧化层160b位于开口142b中。防焊层170b覆盖主体部112的背面115,且在有机功能层140b开口142b中的防焊层170b具有开口172b。开口172b的宽度小于开口142b的宽度。导电结构180位于开口172b中的抗氧化层160b上。
在本实施方式中,有机功能层140b可作为覆盖重布线层130b与绝缘层120的钝化层,具有保护效果,因此可节省防焊层170b的用量。此外,有机功能层140b还可提升晶片封装体100a的强度、良率与可靠度。晶片封装体100b还可进一步节省扩散阻碍层150b(例如镍)与抗氧化层160b(例如金)的用量,以降低成本。
以上所述仅为本发明较佳实施例,然其并非用以限定本发明的范围,任何熟悉本项技术的人员,在不脱离本发明的精神和范围内,可在此基础上做进一步的改进和变化,因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (15)

1.一种晶片封装体,其特征在于,包括:
晶片,具有焊垫、主体部与邻接该主体部的延伸部,该主体部的背面高于该延伸部的背面,该主体部的正面与该延伸部的正面齐平,该延伸部具有通孔,该焊垫位于该通孔中,该主体部具有倾斜侧壁,且该倾斜侧壁邻接该主体部的背面与该延伸部的背面;
绝缘层,覆盖该主体部的背面、该倾斜侧壁、该延伸部的背面与该通孔的壁面;
重布线层,位于该主体部的背面上的该绝缘层上、该倾斜侧壁上的该绝缘层上、该延伸部的背面上的该绝缘层上、该通孔的壁面上的该绝缘层上与该焊垫上;以及
有机功能层,位于该主体部的背面上、该倾斜侧壁上与该延伸部的背面上,其中该有机功能层的一部分位于该重布线层与该绝缘层之间,或该重布线层位于该有机功能层的一部分与该绝缘层之间。
2.根据权利要求1所述的晶片封装体,其中当该有机功能层位于该重布线层与该绝缘层之间时,该通孔中没有该有机功能层。
3.根据权利要求2所述的晶片封装体,还包括:
扩散阻碍层,位于该重布线层上且与整个该重布线层重叠;以及
抗氧化层,位于该扩散阻碍层上且与整个该扩散阻碍层重叠。
4.根据权利要求3所述的晶片封装体,其中该扩散阻碍层的材质为镍,该抗氧化层的材质为金。
5.根据权利要求3所述的晶片封装体,还包括:
防焊层,覆盖该主体部的背面、该倾斜侧壁、该延伸部的背面与该通孔。
6.根据权利要求5所述的晶片封装体,其中在该主体部的背面上的该防焊层具有开口,该晶片封装体还包括:
导电结构,位于该开口中的该抗氧化层上。
7.根据权利要求1所述的晶片封装体,其中当该重布线层位于该有机功能层与该绝缘层之间时,该有机功能层延伸至该通孔中,且覆盖该延伸部与该焊垫。
8.根据权利要求7所述的晶片封装体,还包括:
扩散阻碍层,位于该重布线层上且与整个该重布线层重叠;以及
抗氧化层,位于该扩散阻碍层上且与整个该扩散阻碍层重叠。
9.根据权利要求8所述的晶片封装体,其中该扩散阻碍层的材质为镍,该抗氧化层的材质为金。
10.根据权利要求8所述的晶片封装体,其中在该主体部的背面上的该有机功能层具有第一开口,该晶片封装体还包括:
防焊层,覆盖该主体部的背面,且在该第一开口中的该防焊层具有第二开口;以及
导电结构,位于该第二开口中的该抗氧化层上。
11.根据权利要求7所述的晶片封装体,还包括:
扩散阻碍层,位于该主体部的背面上的该重布线层上,且在该倾斜侧壁上的该重布线层上、该延伸部的背面上的该重布线层上、该通孔的壁面上的该重布线层上与该焊垫上均无该扩散阻碍层;以及
抗氧化层,位于该扩散阻碍层上且与整个该扩散阻碍层重叠。
12.根据权利要求11所述的晶片封装体,其中该扩散阻碍层的材质为镍,该抗氧化层的材质为金。
13.根据权利要求11所述的晶片封装体,其中在该主体部的背面上的该有机功能层具有第一开口,该扩散阻碍层与该抗氧化层位于该第一开口中,该晶片封装体还包括:
防焊层,覆盖该主体部的背面,且在该第一开口中的该防焊层具有第二开口;以及
导电结构,位于该第二开口中的该抗氧化层上。
14.根据权利要求1所述的晶片封装体,其中该晶片具有感测区,该感测区位于该主体部的正面,该晶片封装体还包括:
支撑件,位于该延伸部的正面上,且覆盖该焊垫。
15.根据权利要求14所述的晶片封装体,还包括:
透光片,覆盖该感测区,且该支撑件位于该透光片与该晶片之间。
CN201910561380.9A 2018-07-03 2019-06-26 晶片封装体 Active CN110676228B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862693900P 2018-07-03 2018-07-03
US62/693,900 2018-07-03

Publications (2)

Publication Number Publication Date
CN110676228A true CN110676228A (zh) 2020-01-10
CN110676228B CN110676228B (zh) 2021-10-22

Family

ID=69068725

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910561380.9A Active CN110676228B (zh) 2018-07-03 2019-06-26 晶片封装体

Country Status (2)

Country Link
CN (1) CN110676228B (zh)
TW (1) TWI740162B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090166873A1 (en) * 2007-12-27 2009-07-02 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor device package and method of the same
CN101807560A (zh) * 2010-03-12 2010-08-18 晶方半导体科技(苏州)有限公司 半导体器件的封装结构及其制造方法
CN202977412U (zh) * 2012-11-22 2013-06-05 苏州晶方半导体科技股份有限公司 半导体芯片封装结构
CN107146795A (zh) * 2016-03-01 2017-09-08 精材科技股份有限公司 晶片封装体及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102945840B (zh) * 2012-11-22 2016-04-13 苏州晶方半导体科技股份有限公司 半导体芯片封装结构及封装方法
TWI564961B (zh) * 2015-03-06 2017-01-01 精材科技股份有限公司 半導體結構及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090166873A1 (en) * 2007-12-27 2009-07-02 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor device package and method of the same
CN101807560A (zh) * 2010-03-12 2010-08-18 晶方半导体科技(苏州)有限公司 半导体器件的封装结构及其制造方法
CN202977412U (zh) * 2012-11-22 2013-06-05 苏州晶方半导体科技股份有限公司 半导体芯片封装结构
CN107146795A (zh) * 2016-03-01 2017-09-08 精材科技股份有限公司 晶片封装体及其制造方法

Also Published As

Publication number Publication date
CN110676228B (zh) 2021-10-22
TW202006918A (zh) 2020-02-01
TWI740162B (zh) 2021-09-21

Similar Documents

Publication Publication Date Title
JP4373866B2 (ja) 半導体装置の製造方法
US7986021B2 (en) Semiconductor device
US7432196B2 (en) Semiconductor chip manufacturing method, semiconductor chip, semiconductor device manufacturing method, and semiconductor device
JP4443379B2 (ja) 半導体装置の製造方法
JP4775007B2 (ja) 半導体装置及びその製造方法
US20180138108A1 (en) Semiconductor device
EP2263268B1 (en) Led module having a platform with a central recession
US7535091B2 (en) Multichip stacking structure
US7557017B2 (en) Method of manufacturing semiconductor device with two-step etching of layer
JP2008166381A (ja) 半導体装置及びその製造方法
JP5010948B2 (ja) 半導体装置
CN110676228B (zh) 晶片封装体
JP2014203958A (ja) 半導体装置および半導体装置の製造方法
JP2959503B2 (ja) 半導体発光素子
TWI644410B (zh) 接墊結構、應用其之半導體晶片及其製造方法
US9437457B2 (en) Chip package having a patterned conducting plate and method for forming the same
KR100971211B1 (ko) 크랙 방지를 위한 반도체 칩 패키지 및 그 제조 방법
JP2005294875A (ja) 半導体装置及びその製造方法
JP4845986B2 (ja) 半導体装置
KR100591128B1 (ko) 반도체 소자 및 그 제조 방법
KR101269329B1 (ko) 반도체 칩
US10074581B2 (en) Chip package having a patterned conducting plate and a conducting pad with a recess
JP5258735B2 (ja) 半導体装置
JP5122184B2 (ja) 半導体装置及びその製造方法
JP2012195535A (ja) 実装基板、実装基板を採用した半導体モジュールおよび実装基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant