TWI644410B - 接墊結構、應用其之半導體晶片及其製造方法 - Google Patents

接墊結構、應用其之半導體晶片及其製造方法 Download PDF

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Abstract

一種接墊結構、應用其之半導體晶片及其製造方法。接墊結構形成在三五族基板上。接墊結構包括第一導電層、介電層、第二導電層及電路。介電層形成在第一導電層上且具有貫穿孔，貫穿孔露出第一導電層。第二導電層包括鉚合部及接墊部，鉚合部填滿貫穿孔並連接於第一導電層，而接墊部形成在介電層上方。

Description

接墊結構、應用其之半導體晶片及其製造方法
本發明是有關於一種接墊結構、應用其之半導體晶片及其製造方法，且特別是有關於一種具有電路的接墊結構、應用其之半導體晶片及其製造方法。
由於電子產品的競爭性強，產品的跌價速度快，因此有效的設計出低成本的積體電路(Integrated Circuit)晶片成為一種必要，為了降低積體電路晶片的成本，將部份的電路放到接墊(PAD)的下方的做法，成為一種可以縮小積體電路晶片尺寸，進而降低成本的方式，傳統三五族製程的積體電路晶片不會將電路放到接墊下方，以三五族為基板製程的積體電路晶片，其接墊通常包含介電層及金屬層，其中金屬層形成在介電層上。在打線的過程中，施加在金屬層的壓力容易壓壞金屬層或把下方的介電層壓垮，甚至與介電層下方的電路結構短路，使得積體電路的功能異常，且由於部份三五族製程所採用的介電層材料與金屬層的結合性不佳，在打線的過程中容易將金屬 層自介電層上剝離(pad peeling)。因此，亟需提出一種能改善前述問題的方案。
因此，本發明提出一種接墊結構、應用其之半導體晶片及其製造方法，可改善前述習知問題。
根據本發明之一實施例，提出一種接墊結構。接墊結構形成在三五族基板之上。接墊結構包括一第一導電層、一第一介電層、一第二導電層及一第一電路。第一介電層形成在第一導電層上且至少具有一個第一貫穿孔，第一貫穿孔露出第一導電層。第二導電層包括至少一個鉚合部及一第一接墊部，鉚合部填滿第一貫穿孔並連接於第一導電層，而第一接墊部形成在第一介電層上方。
根據本發明之另一實施例，提出一種半導體晶片。半導體晶片包括一三五族基板及一接墊結構。接墊結構形成在三五族基板之上。接墊結構包括一第一導電層、一第一介電層、一第二導電層及一第一電路。第一介電層形成在第一導電層上且至少具有一個第一貫穿孔，第一貫穿孔露出第一導電層。第二導電層包括至少一個鉚合部及一第一接墊部，鉚合部填滿第一貫穿孔並連接於第一導電層，而第一接墊部形成在第一介電層上方。
根據本發明之另一實施例，提出一種接墊結構的製造方法。製造方法包括以下步驟。一第一電路於一三五族基板上；形成一第一導電層於三五族基板上；形成一第一介電材料覆蓋第一導電層及 第一電路；形成至少一第一貫穿孔貫穿第一介電材料，以形成一第一介電層，第一貫穿孔露出第一導電層；以及，形成一第二導電層於第一介電層上，第二導電層包括至少一個鉚合部及一第一接墊部，鉚合部填滿第一貫穿孔並連接於第一導電層，而第一接墊部形成在第一介電層上方。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100、200、300、400、500‧‧‧半導體晶片
110‧‧‧三五族基板
110u‧‧‧上表面
120、220、320、420、520‧‧‧接墊結構
121‧‧‧第一導電層
122‧‧‧第一介電層
122’‧‧‧第一介電材料
122s‧‧‧外側面
122a‧‧‧第一貫穿孔
123‧‧‧第二導電層
124‧‧‧第一電路
1231‧‧‧鉚合部
1231s‧‧‧外周面
1232‧‧‧第一接墊部
130‧‧‧連接層
140‧‧‧第二電路
199‧‧‧介面區域
424‧‧‧第二介電層
424a‧‧‧第二貫穿孔
425‧‧‧第三導電層
4251‧‧‧填入部
4252‧‧‧第二接墊部
R1‧‧‧鉚合結構
第1A圖繪示依照本發明一實施例之半導體晶片的俯視圖。
第1B圖繪示第1A圖之半導體晶片沿方向1B-1B’的剖視圖。
第2A圖繪示依照本發明另一實施例之半導體晶片的俯視圖。
第2B圖繪示第2A圖之半導體晶片沿方向2B-2B’的剖視圖。
第3圖繪示依照本發明另一實施例之半導體晶片的俯視圖。
第4圖繪示依照本發明另一實施例之半導體晶片的剖視圖。
第5圖繪示依照本發明另一實施例之半導體晶片的剖視圖。
第6A~6D繪示第1B圖之接墊結構的製造過程圖。
第1A圖繪示依照本發明一實施例之半導體晶片100的俯視圖，而第1B圖繪示第1A圖之半導體晶片100沿方向1B-1B’的剖視圖。
半導體晶片100包括三五族基板110、至少一接墊結構 120、連接層130及第二電路140。三五族基板110包含三五族材料。三五族材料係指由周期表的三族與五族元素所構成的化合物，例如砷化鎵(GaAs)、磷化銦(InP)、氮化鎵(GaN)、砷化銦鎵(InGaAs)及砷化鋁鎵(InAlAs)等等。
接墊結構120形成在三五族基板110之上表面110u上。接墊結構120包括第一導電層121、第一介電層122、第二導電層123及第一電路124。第一電路124可以完全位於接墊結構120之內，使得接墊結構120成為CUP(Circuit Under Pad)結構。在另外一個實施例中，第一電路124也可以不限於在接墊結構120之內。例如，第一電路124可以部份位於接墊結構120之內，而第一電路124的另一部份位於在接墊結構120之外，使得接墊結構120成為CUP結構。
此結構由於採用了CUP結構，積體電路中的一部份電路放置到PAD下方，因此可以縮小半導體晶片100的尺寸。此外，第一導電層121的材料例如是金(Au)或是金的化合物。
第一電路124例如是靜電疏導電路(Electrical Static Discharge(ESD)電路)、主動電路或被動電路。或者，所有第一電路124可整合成一主動電路或一被動電路。
如第1B圖所示，第一電路124的側面被完全包覆。然在另一實施例中，第一電路124可延伸至第一介電層122的外側面122s，而不被第一導電層121包覆。在此設計下，第一電路124從外側面122s露出。
第一介電層122形成在第一導電層121上且具有至少一 個第一貫穿孔122a，此些第一貫穿孔122a露出第一導電層121。此外，第一介電層122的材料可以是氮化矽(SiN)、聚酰亞胺(Polymide)或聚苯並噁唑(Polybenzoxazole,PBO)，第一介電層也可是氮化矽、聚酰亞胺及聚苯並噁唑等介電材料，任意重疊而形成在第一導電層121與第二導電層123之間的混合介電層。
第二導電層123包括數個鉚合部1231及第一接墊部1232，各鉚合部1231填滿對應的第一貫穿孔122a並連接於第一導電層121。第一接墊部1232連接鉚合部1231且形成在第一介電層122上方。鉚合部1231與第一接墊部1232例如是在同一製程中形成。此外，第二導電層123的材料例如是金或是金的化合物。在另一實施例中，鉚合部1231的數量及第一貫穿孔122a的數量分別只有一個。
在本實施例中，鉚合部1231與對應的第一貫穿孔122a及第一導電層121構成一鉚合結構R1。鉚合結構R1可增強接墊結構120的耐壓強度，使得在打線製程(wire-bonding)中，打線工具頭施加在第二導電層123上的壓力不容易將第二導電層123的金屬壓壞，或將第一介電層122壓垮，這樣可避免第一接墊部1232因為第一介電層122被壓垮而接觸到第一電路124而短路。
此外，如第1B圖所示，鉚合結構R1的鉚合部1231的外徑(或第一貫穿孔122a的內徑)可視下方第一導電層121的面積而定，當第一導電層121的面積愈大時，鉚合部1231的外徑可愈大，然本發明實施例不受此限。另，鉚合結構R1下方的第一導電層121的面積視周圍第一電路124的分布而定。例如，當第一導電層121周 圍的數個第一電路124之間的距離較近時，第一導電層121的面積愈小，使上方的鉚合部1231的外徑也會愈小。
在本實施例中，鉚合結構R1的第一導電層121突出超過鉚合部1231的外周面1231s，且與第一介電層122之間形成交接的介面區域199。在打線的過程中，介面區域199提供了抵抗第二導電層123與第一介電層122剝離的所需要的力量，因此可以避免第二導電層從第一介電層122剝離，使接墊結構120成為一個穩固的接墊結構。
連接層130及第二電路140形成在三五族基板110之上表面110u上，其中第二電路140與接墊結構120彼此隔離，但可透過連接層130電性連接於接墊結構120內的第一電路124。第二電路140例如是靜電疏導電路、主動電路或被動電路。在另一實施例中，若無需要，也可省略連接層130。此外，連接層130與第一導電層121可以在同一製程中形成，因此連接層130與第一導電層121屬於同一層結構(連接層130可以視為第一導電層121的一部份)，且連接層130與第一導電層121之間可以沒有明顯的介面。
第2A圖繪示依照本發明另一實施例之半導體晶片200的俯視圖，而第2B圖繪示第2A圖之半導體晶片200沿方向2B-2B’的剖視圖。
半導體晶片200包括三五族基板110、至少一接墊結構220、連接層130及第二電路140。接墊結構220包括第一導電層121、第一介電層122、第二導電層123及第一電路124第一介電層122形成在第一導電層121上且具有數個第一貫穿孔122a，此些第一貫穿孔122a露出第一導電層121。接墊結構220具有類似或同於前述接墊結構 120的結構，不同處在於接墊結構220的第一電路124位於二第一貫穿孔122a之間，鉚合結構R1位於第一電路124的兩側。
第3圖繪示依照本發明另一實施例之半導體晶片300的俯視圖。半導體晶片300包括三五族基板110、至少一接墊結構320。與前述接墊結構不同的是，接墊結構320的鉚合部1231及第一電路124的數量及/或配置方式不同，例如第3圖中，由鉚合部1231與對應的第一貫穿孔122a及第一導電層121(未繪示於第3圖)構成的鉚合結構R1(未繪示於第3圖)，其排列形成一個”十”字型，而第一電路124位於鉚合結構R1以外的區域。然，只要能避免第一導電層121在打線製程中剝離，避免第二導電層123的金屬壓壞以及避免第一介電層122被壓垮即可，本發明實施例並不限定鉚合部1231的數量及/或配置方式。
第4圖繪示依照本發明另一實施例之半導體晶片400的剖視圖。半導體晶片400包括三五族基板110及至少一接墊結構420。接墊結構420形成在三五族基板110之上表面110u上。在另一實施例中，半導體晶片400可更包括前述連接層130及第二電路140。
接墊結構420包括第一導電層121、第一介電層122、第二導電層123、第一電路124、第二介電層424及第三導電層425。第三導電層425的材料類似第二導電層123的材料，而第二介電層424的材料類似第一介電層122的材料，於此不再贅述。
第二介電層424形成在第二導電層123上且具至少一第二貫穿孔424a，第二貫穿孔424a露出第一接墊部1232。第三導電層 425，包括填入部4251及第二接墊部4252，填入部4251填滿第二貫穿孔424a並連接於第一接墊部1232，而第二接墊部4252形成在第二介電層424上方。
由於鉚合結構R1的設計，使得在打線過程中，打在第三導電層425上的焊線所產生的壓力及拉力不容易將第二導電層123從第一介電層122上剝離，且不容易壓垮第一介電層122。此外，只要能避免導電層在打線製程中剝離以及避免介電層被壓垮即可，本發明實施例不限定鉚合結構R1的數量及/或配置方式。
第5圖繪示依照本發明另一實施例之半導體晶片500的剖視圖。半導體晶片500包括三五族基板110及至少一接墊結構520。在另一實施例中，半導體晶片500可更包括前述連接層130及第二電路140。
接墊結構520形成在三五族基板110之上表面110u上。接墊結構520包括第一導電層121、第一介電層122、第二導電層123、第一電路124、第二介電層424及第三導電層425。第二介電層424形成在第二導電層123上且具至少一第二貫穿孔424a，第二貫穿孔424a露出第一接墊部1232。與前述實施例之接墊結構420不同的是，本實施例之接墊結構520的第一電路124位於二第一貫穿孔122a之間。
請參照第6A~6D圖，其繪示第1B圖之接墊結構120的製造過程圖。
如第6A圖所示，提供三五族基板110，三五族基板110具有上表面110u。
如第6B圖所示，可採用例如是微影蝕刻技術，形成第一電路124、第二電路140、第一導電層121及連接層130於三五族基板110。在一實施例中，可先行成第一電路124及第二電路140，然後再形成第一導電層121及連接層130，其中第一導電層121連接數個第一電路124，而連接層130連接第二電路140與第一導電層121。
如第6C圖所示，可採用例如是塗佈技術，形成第一介電材料122’覆蓋第一導電層121及第一電路124。
如第6D圖所示，可採用例如是微影蝕刻或雷射穿孔技術，形成至少一第一貫穿孔122a貫穿第一介電材料122’並移除未定一的部分，以形成第一介電層122，其中第一貫穿孔122a露出第一導電層121。
然後，可採用例如是微影蝕刻技術，形成如第1B圖所示之第二導電層123於第一介電層122，以形成如第1B圖所示之接墊結構120。
其它實施例之接墊結構220、320、420及520的製造過程類似前述接墊結構120的製造過程，於此不再贅述。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (11)

  1. 一種接墊結構，形成在三五族基板上，且包括：一第一導電層：一第一電路，連接於該第一導電層；一第一介電層，形成在該第一導電層上且具有至少一第一貫穿孔，該第一貫穿孔露出該第一導電層；一第二導電層，包括至少一鉚合部及一第一接墊部，該鉚合部填滿該第一貫穿孔並連接於該第一導電層，而該第一接墊部形成在該第一介電層上方，該鉚合部、該第一貫穿孔與該第一導電層構成一鉚合結構；其中，該第一電路之至少一部分設於該第一接墊部投影至該三五族基板上的一投影範圍內。
  2. 如申請專利範圍第1項所述之接墊結構，其中該第一介電層為一種以上介電材料重疊所組成。
  3. 如申請專利範圍第1項所述之接墊結構，其中該鉚合部的整個外周面被該第一介電層包覆。
  4. 如申請專利範圍第1項所述之接墊結構，其中該第一導電層透過一連接層連接於一第二電路。
  5. 如申請專利範圍第1項所述之接墊結構，更包括：一第二介電層，形成在該第二導電層上且具一第二貫穿孔，該第二貫穿孔露出該第一接墊部；以及一第三導電層，包括一填入部及一第二接墊部，該填入部填滿該第二貫穿孔並連接於該第一接墊部，而該第二接墊部形成在該第二介電層上方。
  6. 如申請專利範圍第5項所述之接墊結構，其中該第二貫穿孔的數量係一個。
  7. 如申請專利範圍第5項所述之接墊結構，其中該第二介電層具有複數個該第二貫穿孔，該第三導電層包括複數個該填入部，該些填入部填滿該些第二貫穿孔。
  8. 一種半導體晶片，包括：一三五族基板；以及一如申請專利範圍第1項所述之接墊結構，形成在該三五族基板上。
  9. 如申請專利範圍第8項所述之半導體晶片，更包括：一第二電路，形成在該三五族基板上且與該接墊結構彼此間隔；以及一連接層，形成在該三五族基板上且連接該第二電路與該第一導電層。
  10. 一種接墊結構的製造方法，包括：形成一第一電路於一三五族基板上；形成一第一導電層於該三五族基板上；形成一第一介電材料覆蓋該第一導電層及該第一電路；形成一第一貫穿孔貫穿該第一介電材料，以形成一第一介電層，該第一貫穿孔露出該第一導電層；以及形成一第二導電層於該第一介電層上，該第二導電層包括至少一個鉚合部及一第一接墊部，該鉚合部填滿該第一貫穿孔並連接於該第一導電層，而該第一接墊部形成在該第一介電層上方。
  11. 如申請專利範圍第10項所述之製造方法，其中於形成該第一導電層於該三五族基板上之步驟更包括：形成一第二電路及一連接層於該三五族基板上，其中該第二電路與該接墊結構彼此間隔，該連接層連接第二電路與第一導電層。
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