KR100665302B1 - 다수의 발광셀이 어레이된 플립칩형 발광소자 - Google Patents

Abstract

본 발명은 기판 상에 저항층이 형성된 발광소자에 관한 것이다. 본 발명의 발광소자는 기판과; 상기 기판 상에 형성된 저항층과; 상기 저항층 상에 형성된 다수개의 발광셀을 포함하고, 상기 각각의 발광셀은 상기 기판 상에 형성된 n형 반도체층과; 상기 n형 반도체층의 일부가 노출되도록 그의 타부에 형성된 p형 반도체층과; 상기 n형 반도체층 상의 상기 일부에 형성된 n-전극, p형 반도체층 상에 형성된 p-전극을 포함한다. 본 발명의 발광소자는 기판 상에 저항층을 형성함으로써, 교류전원용 발광소자의 패키징 시 별도의 외부저항소자 없이 패키징이 가능하다. 따라서, 제조공정이 간소화되고 발광소자의 패키지 크기가 줄어 공간 활용이 용이하다.

발광소자, 저항층, 플립칩, 교류전원, 발광셀

Description

다수의 발광셀이 어레이된 플립칩형 발광소자{flip chip type light emitting device, wherein a plurality of light emitting cell is arrayed}

도 1은 종래 기술에 따른 발광소자의 단면도.

도 2는 본 발명의 일실시예에 따른 발광소자의 단면도.

도 3은 본 발명의 일실시예에 따른 발광소자의 등가회로도.

도 4a 내지 도 4d는 본 발명의 일실시예에 따른 발광소자의 제조공정을 설명하기 위한 도면.

도 5는 본 발명의 다른 실시예에 따른 발광소자의 단면도.

도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 발광소자의 제조공정을 설명하기 위한 도면.

<도면의 주요부분에 대한 부호의 설명>

10: 기판 20a, 20b: 저항층

30a, 30b: n형 반도체층 32a, 32b: n-전극

40a, 40b: 활성층 50a, 50b: p형 반도체층

52a, 52b: p-전극 60a, 60b: 배선

70: 서브마운트 기판

본 발명은 교류용 발광소자에 관한 것으로서, 자세하게는 기판 상에 저항층이 형성된 발광소자에 관한 것이다.

도 1은 종래 기술에 따른 발광소자의 단면도이다.

도 1을 참조하면 종래 기술에 따른 발광소자는, 기판(100)과, 상기 기판(100) 상에 형성된 n형 반도체층(110a, 110b)과, 상기 n형 반도체층(110a, 110b) 상의 일정 영역에 형성된 활성층(120a, 120b)과, 상기 활성층(120a, 120b) 상에 형성된 p형 반도체층(130a, 130b)과, 상기 n형 반도체층(110a, 110b) 및 p형 반도체층(130a, 130b) 상에 형성된 n-전극(112a, 112b) 및 p-전극(132a, 132b)과, 인접한 n형 반도체층(112a)과 p형 반도체층(132b)을 전기적으로 연결하는 배선(140)을 포함한다.

상기와 같이 형성된 교류 발광소자에 교류 전원을 인가하기 위해서는 교류전원 전압에 맞추어 개수가 조절된 다수의 발광셀을 직렬연결 하거나, 저 전류 구동을 하여 교류 전원의 피크전압이 교류 발광소자에 직접 손상을 주지 않도록 하여야 한다. 그러나 교류 발광소자 내에 인가되는 교류 전원의 특성상 교류 발광소자에 손상을 주게 되는 문제점이 있었다. 이러한 문제점을 해결하기 위해 플립칩형 발광소자에 종래에는 이를 방지할 목적으로 교류 발광소자에 외부저항을 직렬 연결하여 교류 발광소자에 인가되는 피크 전압을 강하시켜주면 교류 발광소자의 피크 전압은 저항에 의해 감쇄되어 일정 수준이하의 전압만이 교류 발광소자에 인가되어 안전한 구동을 할 수 있었다. 즉, 교류 발광소자 구동 시 교류 전원의 피크 전압에 의한 교류 발광소자의 손상을 방지할 목적으로 외부 저항을 교류 발광소자에 직렬 연결하여 사용하게 되는데, 부가적인 조립공정이 소요되고 패키지 내부의 일정 공간을 필요로하게 되는 단점이 있었다.

본 발명의 목적은 상기의 문제점을 해결하고자 제안된 것으로서, 기판 상에 저항층을 형성하여 교류 발광소자의 조립 시 소요되는 외부 저항소자를 교류 발광소자 내에 집적화하여 조립공정을 단순화하고 패키지 공간 효율을 높일 수 있는 발광소자를 제공하는 것이다.

상기의 문제점을 해결하기 위하여 본 발명은, 기판과; 상기 기판상의 전면에 형성된 저항층과; 상기 저항층 상에 소정간격 이격되어 형성된 다수개의 발광셀을 포함하고, 상기 각각의 발광셀 상에 형성된 n형 반도체층과; 상기 n형 반도체층의 일부가 노출되도록 그의 타부에 형성된 p형 반도체층과; 상기 n형 반도체층 상의 상기 일부에 형성된 n-전극, p형 반도체층 상에 형성된 p-전극을 포함하고, 상기 각각의 발광셀은 전기적으로 연결된다.

또한, 상기 발광소자에 플립본딩되는 서브마운트 기판을 더 포함할 수 있다.

상기 n형 반도체층 상에 형성된 n형 금속범퍼와 상기 p형 반도체층 상에 형성된 p형 금속범퍼를 더 포함할 수 있다.

상기 n-전극 및 p-전극과 전기적으로 연결되는 상기 서브마운트 기판의 일측 및 타측에 형성된 p형 본딩패드 및 n형 본딩 패드를 더 포함할 수 있다.

상기 저항층은 실리콘 도핑농도가 1×10¹⁴ ~ 9×10¹⁶/㎤인 저항층을 0.5㎛ 이상 형성하고, 상기 n형 반도체층은 도핑농도가 1×10¹⁷/㎤ 이상이다.

또한, 본 발명은 기판 상의 전면에 저항층을 형성하는 단계; 상기 저항층 상에 n형 반도체층 및 p형 반도체층을 순차적으로 형성하는 단계; 상기 p형 반도체층 및 n형 반도체층의 일부를 식각하여 저항층을 노출시켜 다수개의 발광셀을 형성하는 단계; 상기 각 발광셀의 p형 반도체층의 일부를 식각하여 n형 반도체층의 일부를 노출시키는 단계; 상기 각 발광셀의 p형 반도체층의 상부와 상기 각 발광셀의 노출된 n형 반도체층의 상부에 각각 p형 및 n형 전극을 형성하는 단계; 상기 다수개의 발광셀의 인접한 p형 및 n형 전극을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 발광소자의 제조방법을 제공한다.

상기 저항층을 형성하는 단계는 실리콘 도핑농도가 1×10¹⁴ ~ 9×10¹⁶/㎤인 저항층을 0.5㎛ 이상 형성하는 것을 특징으로 하는 발광소자의 제조방법을 제공한다.

상기 n형 반도체층을 형성하는 단계는 도핑농도가 1×10¹⁷/㎤ 이상인 것을 특징으로 하는 발광소자의 제조방법을 제공한다.

이하, 도면을 참조하여 본 고안의 실시 예를 상세히 설명하기로 한다.

그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하 도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상의 동일 부호는 동일한 요소를 지칭한다.

도 2 내지 도 3은 본 발명의 일실시예에 따른 발광소자를 설명하기 위한 도면이다.

도 2 내지 도 3을 참조하면, 본 발명의 일실시예에 따른 발광소자는 기판(10)과, 상기 기판(10) 상에 순차적으로 적층된 버퍼층(미도시), 저항층(20), n형 반도체층(30a, 30b), 활성층(40a, 40b) 및 p형 반도체층(50a, 50b)과, n형 반도체층(30a, 30b) 상에 형성된 n-전극(32a, 32b)과, p형 반도체층(50a, 50b) 상에 형성된 p-전극(52a, 52b)과, 인접한 n-전극(32a)과 p-전극(52b)을 전기적으로 연결시키기 위한 배선(60)을 포함한다.

이때, n-전극(32a, 32b) 하부와 p-전극(52a, 52b) 하부 각각에 n형 저항 접속막(미도시) 및 p형 저항 접속막(미도시)과, n-전극(32a, 32b) 상부와 p-전극(52a, 52b) 상부 각각에 n형 및 p형 본딩패드를 더 포함할 수도 있다.

즉, 도 3의 본 실시예의 등가회로에 도시된 바와같이 발광소자에 교류전원 인가 시 각각의 발광셀에 집적화된 저항층이 외부 저항소자와 같은 역할을 하여 발광소자의 충격을 방지할 수 있다.

상기에서 기판(10)은 발광소자를 제작하기 위한 통상의 웨이퍼를 지칭하는 것으로, 본 실시예에서는 사파이어로 이루어진 결정성장의 기판을 사용한다. 즉, 상술한 다층의 구조는 결정성장의 기판 상에 에피택셜 성장을 통해 형성된다.

다음으로, 상기 버퍼층(미도시)은 결정 성장시에 기판과 후속층들의 격자 부 정합을 줄이기 위한 층으로서, 반도체 재료인 GaN을 포함하여 이루어진다.

저항층(20)은 발광소자에 입력되는 교류전원의 피크전압성분을 절하시켜 각 발광셀에 도통하는 전압수준을 강하시키고 전류수준을 일정 수준이하로 감소시켜 과대 전류에 의한 발광소자의 손상을 방지하기 위한 것으로서, 도핑농도가 1×10¹⁴ ~ 9×10¹⁶/㎤인 n형 반도체층을 0.5㎛이상 에피 성장시킨다.

n형 반도체층(30a, 30b)은 전자가 생성되는 층으로서, n형 화합물 반도체층과 n형 클래드층으로 형성된다. 이때, n형 화합물 반도체층은 n형 불순물이 도핑되어 있는 GaN을 사용한다.

p형 반도체층(50a, 50b)은 정공이 생성되는 층으로서, p형 클래드층과 p형 화합물 반도체층으로 형성된다. 이때, p형 화합물 반도체층은 p형 불순물이 도핑되어 있는 AlGaN을 사용한다.

활성층(40a, 40b)은 소정의 밴드갭과 양자 우물이 만들어져 전자 및 정공이 재결합되는 영역으로서, InGaN을 포함하여 이루어진다. 또한, 활성층(40a, 40b)을 이루는 물질의 종류에 따라 전자 및 정공이 결합하여 발생하는 발광 파장이 변화된다. 따라서, 목표로 하는 파장에 따라 조성이 제어된 반도체 재료를 활성층(40a, 40b)으로 사용하는 것이 바람직하다.

상기 n-전극(32a, 32b)과 p-전극(52a, 52b)은 발광셀을 외부의 금속배선(60)과 전기적으로 연결하기 위한 것으로서, 상기 n-전극(32a, 32b)은 Ti/Au의 적층 구조로 형성할 수 있다. 또한, 상기 p-전극(52a, 52b)은 투명 전극으로서 p형 본딩패 드를 통해 입력되는 전압을 p형 반도체층(52a, 52b)에 균일하게 전달하는 역할을 한다.

상기 배선(60)은 금 등의 도전성 물질을 도금 등의 방법을 통해 인접한 n형 반도체층(32a)과 p형 반도체층(52b)을 연결한다.

도 4a 내지 4d는 본 발명의 일실시예에 따른 발광소자의 제조공정을 설명하기 위한 도면이다.

이하 상술한 발광소자의 제조 방법을 도 4a 내지 4d를 참조하여 간략히 살펴보면, 기판(10) 상에 버퍼층(미도시), 저항층(20), n형 반도체층(30), 활성층(40) 및 p형 반도체층(50)을 순차적으로 결정 성장시킨다(도 4a). p형 반도체층(50) 상에 투명 전극층을 더 형성할 수도 있다. 각각의 층은 앞서 설명한 물질들을 증착하기 위한 다양한 증착 방법을 통해 형성시킨다.

이후, 마스크를 이용한 사진 식각공정을 실시하여 저항층(20)의 일부를 노출시킨다. 즉, 상기 마스크를 식각마스크로 하는 식각공정을 통해 p형 반도체층(50), 활성층(40) 및 n형 반도체층(30) 및, 저항층(20)의 일부를 제거하여 저항층(20)을 노출시킨다(도 4b). 이때, 마스크는 감광막을 이용하여 형성하되, 개개의 셀이 저항층(20)을 통해 전기적으로 연결될 수 있는 형상으로 형성한다. 식각 공정은 습식, 건식 식각공정을 실시할 수 있으며, 본 실시예에서는 플라즈마를 이용한 건식식각을 하는 것이 바람직하다.

상기 공정을 실시한 다음, 각 셀의 n형 반도체층(30a, 30b)이 노출되도록 p형 반도체층(50a, 50b) 및 활성층(40a, 40b)을 식각한다(도 4c).

상술한 바와 같이 단일의 마스크를 이용하여 식각을 실시할 수도 있지만, 각기 서로 다른 마스크를 이용하여 식각을 실시할 수도 있다. 즉, 저항층(20) 영역을 노출시키는 제 1 마스크를 이용한 제 1 식각을 실시한 다음, n형 반도체층(30)을 노출시키기 위해 p형 반도체층(50) 및 활성층(40)의 소정 영역을 노출시키는 제 2 마스크를 이용한 제 2 식각을 실시할 수 있다.

상기 마스크를 제거한 다음, 노출된 n형 반도체층(30a, 30b) 상에 n-전극(32a, 32b)을 형성하고, p형 반도체층(50a, 50b) 상에 p-전극(52a, 52b)을 형성하고, 인접한 n형 반도체층(30a, 30b) 상의 n-전극(32a)과 p형 반도체층(50a, 50b) 상의 p-전극(52a, 52b)을 소정의 브리지 공정(Bridge) 또는 스탭커버(Step Cerverage) 등의 공정을 이용하여 전기적으로 연결한다(도 4d). 이때, 상기 n-전극과 p-전극 상에 n형 및 p형 본딩패드를 형성할 수도 있다. 상기 p형 반도체층(50a, 50b) 상에 p-전극으로 투명전극이 형성될 경우 투명전극의 일부를 포토공정으로 식각하여 p형 반도체층을(50a, 50b) 노출시키고, p형 본딩패드(52a, 52b)를 형성한다.

상술한 브리지 공정은 에어브리지 공정이라고도 하며, 서로 연결할 칩 간에 포토 공정을 이용해 감광액을 도포하고 현상하여 감광막 패턴을 형성하고, 그 위에 금속 등의 물질을 진공 증착등의 방법으로 먼저 박막으로 형성하고, 다시 그 위에 도금 또는 금속 증착등의 방법으로 금을 포함하는 도전성 물질을 일정 두께로 도포한다. 이후, 솔벤트 등의 용액으로 감광막 패턴을 제거하면 도전성 물질의 하부는 모두 제거되고 브리지 형태의 도전성 물질 만이 공간에 형성된다.

또한, 스탭커버 공정은 서로 연결할 칩 간에 포토공정을 이용해 감광액을 도포하고, 현상하여 서로 연결될 부분만을 남기고 다른 부분은 감광막 패턴으로 뒤덮고, 그 위에 도금 또는 금속증착 등의 방법으로 금을 포함하는 도전성 물질을 일정두께로 도포한다. 이어서, 솔벤트 등의 용액으로 감광막 패턴을 제거하면 도전성 물질이 덮인 이외의 부분은 모두 제거되고 이 덮여진 부분 만이 남아 연결할 칩 사이를 전기적으로 연결시키는 역할을 한다.

이뿐만 아니라 본 발명의 저항층은 플립칩에도 응용할 수 있다. 이와 같은 본 발명의 다른 실시예에 대하여 도면을 참조하여 설명한다. 하기 실시예에서는 앞서 설명한 일실시예와 중복되는 설명은 생략한다.

도 5는 본 발명의 다른 실시예에 따른 발광소자의 단면도이다.

도 5를 참조하면, 본 발명의 다른 실시예에 따른 발광소자는 기판(10)과, 상기 기판(10) 상에 순차적으로 적층된 버퍼층(미도시), 저항층(20), n형 반도체층(30a, 30b), 활성층(40a, 40b) 및 p형 반도체층(50a, 50b)과, n형 반도체층(30a, 30b) 상에 형성된 n-전극(32a, 32b)과, p형 반도체층(50a, 50b) 상에 형성된 p-전극(52a, 52b)과, 상기 n-전극(32a, 32b) 및 p-전극(52a, 52b) 상에 형성된 n형 금속범프(34a, 34b) 및 p형 금속범프(54a, 54b)와, 상기 n형 금속범프(34a, 34b) 및 p형 금속범프(54a, 54b)와 플립본딩된 서브마운트 기판(70)을 포함한다.

이때, n-전극(32a, 32b) 하부와 p-전극(52a, 52b) 하부 각각에 n형 저항 접속막(미도시) 및 p형 저항 접속막(미도시)을 더 포함할 수 있다. 상기와 같이 형성된 플립칩 기판을 고립된 발광셀의 단위로 분리하여 조립용 패키지 기판에 장착한 후 전기적으로 연결할 수 있다.

상기 서브마운트 기판(70)은 표면에 형성된 유전체막(미도시)과, 다수의 전극(72)을 포함한다. 또한, 일단에 위치한 p형 본딩 패드(74a)와, 타단에 위치한 n형 본딩 패드(74b)를 더 포함한다. 이때, 서브마운트 기판(70)으로는 전기 전도성 및 열전도성을 갖는 다양한 막질을 사용한다. 즉, SiC, Si, Ge, SiGe, AlN, 금속 등을 사용한다. 유전체막(미도시)으로는 SiO₂, MgO 및 SiN 등의 물질을 포함하는 전류가 1㎛이하로 흐르는 모든 유전물질을 사용한다. 물론 이에 한정되지 않고, 전류가 전혀 흐르지 않는 절연물질을 사용할 수도 있다. 또한, 유전체막(미도시)은 다층으로 형성할 수도 있다. 상기 전극(72)과 n형 본딩 패드(74a) 및 p형 본딩 패드(74b)는 전기 전도성의 우수한 금속을 사용한다.

도 6a 내지 도 6b는 본 발명의 다른 실시예에 따른 발광소자의 제조공정을 설명하기 위한 도면이다.

도 6a 내지 도 6b를 참조하면, 본 발명의 실시예에 따른 발광소자는 상기의 일실시예와 동일한 방법으로 사파이어 기판(10) 상에 반도체층을 형성하여 n형 반도체층을 노출시키는 공정을 실시한 후, 상기 노출된 n형 반도체층(30a, 30b) 상에 n-전극(32a, 32b)을 형성하고, p형 반도체층(50a, 50b) 상에 p-전극(52a, 52b)을 형성하고, 상기 n-전극(32a, 32b) 및 p-전극(52a, 52b) 상에 n형 금속범프(34a, 34b) 및 p형 금속범프(54a, 54b)를 형성하여 제 1 기판을 제조한다(도 6a).

이때, 상기 p형 반도체층(50a, 50b) 상에 p-전극(52a, 52b)으로 투명전극이 형성될 경우 투명전극의 일부를 포토공정으로 식각하여 p형 반도체층(50a, 50b)을 노출시키고, p형 본딩패드(52a, 52b)를 형성한다.

한편, 서브마운트 기판(70)은 하부층이 도전성 물질로서, 별도의 주형을 이용하여 제조된다. 상기 하부층 상의 전체 구조상에 유전체막(미도시)을 형성한다. 이때, 서브마운트 기판(70)의 하부층으로 도전성 물질을 사용하지 않을 경우에는 유전체막(미도시)을 형성하지 않을 수도 있다. 본 실시예에서는 열 전도율의 향상을 위해 전기 전도성이 우수한 물질인 금속성 물질을 사용한다. 따라서, 유전체막(미도시)을 형성하여 충분한 절연 역할을 할 수 있도록 한다.

다음으로, 유전체막(미도시) 상에 플립본딩 될 인접한 N형 반도체층(32a)과 P형 반도체층(52b)을 연결할 수 있는 전극층(72)을 형성한다. 이는 스크린 인쇄 방법으로 전극층(72)을 형성하거나, 소정의 마스크 패턴을 이용한 증착공정을 통해 전극층(72)을 형성하여 서브마운트 기판(70)을 완성한다.

상기와 같이 제조된 제 1 기판과 서브마운트 기판을 본딩한다. 즉, 제 1 기판의 n형 금속범프(34a, 34b) 및 p형 금속범프(54a, 54b)를 서브마운트 기판(70)의 전극(72)과 n형 본딩패드(74b) 및 p형 본딩패드(74a)에 플립본딩한다.

상기에서 설명한 바와 같이 본 발명은, 발광소자의 기판 상에 저항층을 형성함으로서, 교류전원용 발광소자의 패키징 시 별도의 외부저항소자 없이 패키징이 가능하다. 따라서, 제조공정이 간소화되고 발광소자의 패키지 크기가 줄어 공간 활용이 용이한 장점이 있다.

Claims (7)

1. 기판과;

   상기 기판 상의 전면에 형성된 저항층과;

   상기 저항층 상에 소정간격 이격되어 형성된 다수개의 발광셀을 포함하고,

   상기 각각의 발광셀은 상기 저항층 상에 형성된 n형 반도체층과;

   상기 n형 반도체층의 일부가 노출되도록 그의 타부에 형성된 p형 반도체층과;

   상기 n형 반도체층 상의 상기 일부에 형성된 n-전극, p형 반도체층 상에 형성된 p-전극을 포함하고, 상기 각각의 발광셀은 전기적으로 연결된 것을 특징으로 하는 발광소자.
2. 청구항 1에 있어서, 상기 발광소자에 플립본딩되는 서브마운트 기판을 더 포함하는 것을 특징으로 하는 발광소자.
3. 청구항 2에 있어서, 상기 n형 반도체층 상에 형성된 n형 금속범퍼와 상기 p형 반도체층 상에 형성된 p형 금속범퍼를 더 포함하는 것을 특징으로 하는 발광소자.
4. 청구항 2에 있어서, 상기 n-전극 및 p-전극과 상기 서브마운트 기판 사이에 형성된 n형 본딩패드 및 p형 본딩 패드를 더 포함하는 것을 특징으로 하는 발광소자.
5. 청구항 1 내지 청구항 4 중 어느 한항에 있어서, 상기 저항층은 실리콘 도핑농도가 1×10¹⁴ ~ 9×10¹⁶/㎤인 저항층을 0.5㎛ 이상 형성하는 것을 특징으로 하는 발광소자
6. 청구항 1 내지 청구항 4 중 어느 한항 있어서, 상기 n형 반도체층은 도핑농도가 1×10¹⁷/㎤ 이상인 것을 특징으로 하는 발광소자.
7. 기판 상의 전면에 저항층을 형성하는 단계;

   상기 저항층 상에 n형 반도체층 및 p형 반도체층을 순차적으로 형성하는 단계;

   상기 p형 반도체층 및 n형 반도체층의 일부를 식각하여 저항층을 노출시켜 다수개의 발광셀을 형성하는 단계;

   상기 각 발광셀의 p형 반도체층의 일부를 식각하여 n형 반도체층의 일부를 노출시키는 단계;

   상기 각 발광셀의 p형 반도체층의 상부와 상기 각 발광셀의 노출된 n형 반도체층의 상부에 각각 p형 및 n형 전극을 형성하는 단계;

   상기 다수개의 발광셀의 인접한 p형 및 n형 전극을 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 발광소자의 제조방법.

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