JP2005079369A

JP2005079369A - 半導体複合装置の製造方法

Info

Publication number: JP2005079369A
Application number: JP2003308516A
Authority: JP
Inventors: Mitsuhiko Ogiwara; 光彦荻原; Hiroyuki Fujiwara; 博之藤原; Ichimatsu Abiko; 一松安孫子; Masaaki Sakuta; 昌明佐久田
Original assignee: Oki Data Corp
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2003-09-01
Filing date: 2003-09-01
Publication date: 2005-03-24

Abstract

【課題】半導体薄膜を基板に貼り付けて製造する半導体複合装置の製造方法において、素子分離された個別半導体素子を上記基板上に高い位置精度でかつ容易に形成できるようにする。
【解決手段】半導体エピタキシャル層を含む半導体基板（半導体エピタキシャル基板）を用意し、上記半導体エピタキシャル層を、複数の半導体薄膜領域（剥離されて半導体薄膜１２０となる領域）に分離する工程と、上記半導体エピタキシャル基板から半導体薄膜１２０を剥離する工程と、上記剥離した半導体薄膜１２０を、駆動集積回路３０５があらかじめ形成されたＳｉ基板３０１に貼り付ける工程と、上記Ｓｉ基板３０１に貼り付けた半導体薄膜１２０を、Ｓｉ基板３０１上で一括して、個別の発光素子に素子分離する工程と、上記発光素子と駆動集積回路３０５とを個別に接続する個別配線を形成する工程とを含む。
【選択図】図７

Description

本発明は、半導体薄膜を基板に貼り付けて製造される半導体複合装置の製造方法に関するものである。

電子写真方式のＬＥＤ（発光ダイオード）プリンタは、光源として用いられるＬＥＤプリントヘッドと、感光ドラムと、クリーナと、帯電ユニットと、現像ユニットと、転送ユニットとを備えている。上記ＬＥＤプリントヘッドは、ＬＥＤユニットおよびロッドレンズアレイから構成されている。

図２５は従来のＬＥＤユニットの一部の斜視図である。図２５に示すように、ＬＥＤユニットは、複数のＬＥＤを配列したＬＥＤチップ２００１と、このＬＥＤチップ２００１のＬＥＤを駆動制御する駆動集積回路が形成された駆動集積回路チップ２００２と、ＬＥＤチップ２００１と駆動集積回路チップ２００２とを電気的に接続するためのＬＥＤ／駆動集積回路間接続ワイヤ２００３と、ユニット基板２００５から構成されている。ＬＥＤチップ２００１および駆動集積回路チップ２００２は、それぞれ約３００μｍの厚さのチップで、それぞれのチップは、ダイボンドペーストを使ってユニット基板２００５にダイボンドされている。

図２６は従来のＬＥＤチップ２００１の一部の上面図である。図２６に示すように、ＬＥＤチップ２００１は、発光部２１０１と、個別電極２１０２と、ワイヤ接続のための個別電極パッド２１０３から構成されている。個別電極パッド２１０３は、例えば、Ａｕ線をワイヤボンドするための十分なスペースを確保する必要がある。従って、個別電極パッド２１０３のパッドサイズは、例えば１００μｍ×１００μｍ程度の大きさが必要である。

また、図２７は図２６のＡ−Ａ’間の断面図である。図２７に示すように、ＬＥＤチップ２００１の断面は、ＧａＡｓ基板２２０１と、ＧａＡｓＰエピタキシャル層２２０２と、Ｚｎ拡散領域２２０３と、層間絶縁膜２２０４と、個別電極２２０５と、裏面電極２２０６から構成されている。

ダイボンドの際にチップハンドリングし易いように、またワイヤボンドの際にワイヤループを形成し易いように、ＧａＡｓＰエピタキシャル層２２０２／ＧａＡｓ基板２２０１の厚さは、駆動集積回路チップ２００２（図２５参照）の厚さと同等の厚さ（約３００〜３５０μｍ）に調整されている。なお、ＧａＡｓＰエピタキシャル層２２０２の厚さは、接合を形成する領域の欠陥密度を低減するために、約５０μｍと厚く形成されており、ＧａＡｓ基板２２０１の厚さは、チップハンドリングし易い厚さを確保するため約２５０μｍ〜３００μｍである。

一方、接合が形成される領域は、図２７に示した断面図では、Ｚｎ拡散領域２２０３に相当し、ＧａＡｓＰエピタキシャル層２２０２表面からおおよそ３〜５μｍの深さである。

このような従来のＬＥＤユニット２３００では、ＬＥＤチップ２００１と駆動集積回路チップ２００２をワイヤボンドによって接続するため、ＬＥＤチップ２００１と駆動集積回路チップ２００２にワイヤボンド用の大きなパッドを設けなければならない。

例えば、ＬＥＤチップ２００１では、発光部２１０１のサイズと比較してむしろワイヤボンドのための個別電極パッド２１０３の面積のほうが大きくなるため、発光領域として機能している面積の割合が極めて低く、材料の有効利用率の観点からは、極めて不経済な形態であった。駆動集積回路チップ２００２においても、ＬＥＤチップ２００１と同様、ＬＥＤチップ２００１とのワイヤ接続のための大きなパッドを設ける必要があるため、材料の有効利用率の観点から不経済な形態であった。

従って、チップ幅を削減してＬＥＤチップ２００１にかかる材料コストを削減しようとしても、ワイヤボンド用のパッドを設ける限りチップ幅のシュリンクには限界があり、大幅な材料コストの低減は相当困難であった。

一方、図２７で説明したように、発光領域として機能している領域は、高々表面から５μｍ程度の領域であり、ＬＥＤチップ２００１の厚さを約３００μｍとすれば、材料の厚さ方向の有効利用率の観点から見ても、約１／６０程度の厚さしか活用していない。さらに言えば、ＬＥＤチップ２００１の基材であるＧａＡｓ基板２２０１は、発光機能を担うＧａＡｓＰエピタクシャル層２２０２の支持駆体としての機能を担っているにすぎない。

従って、ＧａＡｓ基板２２０１の厚さを削減して材料コストを低減しようとしても、支持駆体として機能するためにはどうしても数百μｍ程度は必要であり、基板厚さを削減することによる大幅なコスト低減は相当困難であった。

材料にかかる大幅なコスト削減を達成するためには、それを達成するための形態が基本的に使用材料を大幅に削減された形態であることが必要である。そのような形態として、半導体素子を含む半導体薄膜を利用して、材料の利用効率を向上させることが考えられる。

半導体素子を含む半導体薄膜を利用する技術に関しては、例えば薄膜化した発光ダイオードをカード基板に貼り付けるものがある（例えば、特許文献１参照）。この従来技術の装置は、支持基板に貼り付けられた薄膜化した個別の発光素子をカード基板に貼り付けた後、上記支持基板を取り除いて、製造される。

特開平１０−６３８０７号公報（段落００３３〜００３９、図１１，図１２）

上記従来技術のように、上記発光ダイオードを上記カード基板上に貼り付けるときには、上記発光ダイオードと上記カード基板との間で、実装装置による機械的な位置合わせ（アライメント）が必要となる。一方、例えば、ＬＥＤプリントヘッドの場合には、多数の微細寸法の発光ダイオードを実装基板上に極めて高精度に一列に配列することが要求される。従って、上記従来技術の場合（薄膜化した発光ダイオードをカード基板上に貼り付けるような場合）と比較すると、ＬＥＤプリントヘッドの場合には、薄膜化された発光ダイオードと基板のアライメント精度を格段に高くしなければならない。ＬＥＤプリントヘッドの場合には、例えば、ＬＥＤプリントヘッドの全幅に対して、±数μｍの高精度なアライメント精度が必要となる。しかるに、薄膜化した複数の微細寸法の発光ダイオードと実装基板の間で高いアライメント精度を維持して、これらの発光ダイオードを一列に配列することは、上記従来技術で開示される方法では困難である。

本発明は、このような従来の課題を解決するためになされたものであり、半導体薄膜を基板に貼り付けて製造する半導体複合装置の製造方法において、素子分離された個別半導体素子を上記基板上に高い位置精度でかつ容易に形成できる半導体複合装置の製造方法を提供することを目的とする。

本発明の半導体複合装置の製造方法は、
半導体薄膜を基板に貼り付ける工程と、
上記半導体薄膜を上記基板上で一括して個別の半導体素子に素子分離する工程と
を備えた
ことを特徴とするものである。

以上説明したように本発明によれば、半導体薄膜の貼り付けに高いアライメント精度を必要とせずに、基板上に半導体素子を高い位置精度で配列形成できるという効果がある。

実施の形態１
以下に説明する本発明の実施の形態１の半導体複合装置は、
（１ａ）半導体エピタキシャル層を含む半導体基板である半導体エピタキシャル基板（半導体エピタキシャル層を含む半導体ウエハである半導体エピタキシャルウエハ）を用意し、上記半導体エピタキシャル層を、複数の半導体薄膜領域（剥離されて半導体薄膜となる領域）に分離する工程と、
（１ｂ）上記半導体エピタキシャル基板から半導体薄膜を剥離する工程と、
（１ｃ）上記剥離した半導体薄膜を、論理集積回路があらかじめ形成された他の半導体基板（上記半導体エピタキシャルウエハとは異なる他の半導体ウエハ）に貼り付ける工程と、
（１ｄ）上記他の半導体ウエハに貼り付けた半導体薄膜を、そのウエハ単位で一括して、個別の半導体素子に素子分離する工程と、
（１ｅ）上記半導体素子と上記論理集積回路とを個別に接続する個別配線を形成する工程と
を含んで製造される。

図１から図１３までは、本発明の実施の形態１の半導体複合装置の製造工程を説明する図である。これらの図を用いて実施の形態１の半導体複合装置の製造工程について、以下に説明する。なお、この実施の形態１では、上記素子分離により形成する半導体素子がｐｎ接合を有する発光素子であり、上記論理集積回路が、上記発光素子を駆動制御する駆動集積回路である例について説明する。

［半導体エピタキシャル基板の用意および半導体薄膜領域の分離工程］
図１および図２は、用意する半導体エピタキシャル基板の構造、およびその半導体エピタキシャル基板の半導体エピタキシャル層を複数の半導体薄膜領域に分離する分離工程を説明する図である。図１は半導体エピタキシャル層を複数の半導体薄膜領域に分離した半導体エピタキシャル基板（半導体エピタキシャルウエハ）の上面図およびその一部拡大図である。また、図２は図１の１Ａ−１Ａ間の断面図である。

図１において、１００は半導体エピタキシャル基板（半導体エピタキシャルウエハ）、１０１は剥離されて半導体薄膜となる半導体エピタキシャル層の領域（半導体薄膜領域）、１０２は上記半導体エピタキシャル層がメサエッチングによって除去された領域（分離領域）である。半導体薄膜領域１０１は、半導体エピタキシャル基板１００の表面に、例えば、同一サイズ、同一構造で複数形成される。

図２において、１１１は、半導体エピタキシャル層が形成されている基板であり、例えばｎ型ＧａＡｓ基板からなる。１１２は、バッファー層であり、例えばＧａＡｓ層からなる。１１３は、剥離層であり、例えばＡｌＡｓ層からなる。１１４は、下側コンタクト層であり、例えばｐ型ＧａＡｓ層からなる。１１５は、下側クラッド層であり、例えばｐ型Ａｌ_ｘＧａ_１−ｘＡｓ層からなる。１１６は、活性層であり、例えばｐ型Ａｌ_ｙＧａ_１−ｙＡｓ層からなる。１１７は、上側クラッド層であり、ｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層からなる。１１８は、上側コンタクト層であり、例えばｎ型ＧａＡｓ層からなる。１１９は、レジストパターンである。

上記半導体エピタキシャル層は、分離領域１０２によって複数の半導体薄膜領域１０１に分離されており（図１参照）、半導体薄膜領域１０１内のｐ型コンタクト層１１４、ｐ型クラッド層１１５、活性層１１６、ｎ型クラッド層１１７、およびｎ型コンタクト層１１８は、剥離される前の半導体薄膜１２０を構成している。また、上記半導体エピタキシャル層は、エピタキシャル形成時に形成されたｐｎ接合を有する。半導体薄膜１２０のそれぞれの層１１４〜１１８について、ｐ型の不純物としては、例えばＺｎ，Ｃ，Ｍｇなどが、ｎ型の不純物としては、例えばＳｉ，Ｓｎなどが使用できる。

なお、上記半導体エピタキシャル層は、図２ではクラッド層を活性層の上側または下側に設けたダブルヘテロ構造であるが、活性層の上側または下側にのみクラッド層を設けたシングルヘテロ構造であってもよいし、クラッド層を設けない同一材料でｐｎ接合を設けたホモ構造であってもよく、種々の変形が可能である。上記半導体エピタキシャル層は、少なくとも上記半導体エピタキシャル基板から剥離された後に素子分離工程を経ることによって個別の半導体素子あるいは個別の半導体素子の配列となるエピタキシャル構造をあらかじめ有していることが必要条件なのであって、図２の構造に限定されるものではない。

また、半導体薄膜１２０の膜厚（それぞれの層１１４〜１１８の合計の層厚）については、例えば、下側コンタクト層１１４、上側コンタクト層１１８をそれぞれ５０ｎｍ、下側クラッド層１１５、上側クラッド層１１７をそれぞれ１μｍ、活性層１１６を０．５μｍとすることができる。なお、ここで例示した層厚は一例に過ぎず、層厚は適宜変更することが可能である。

また、図２のレジストパターン１１９は、半導体薄膜領域１０１の予定領域を被覆して分離領域１０２の予定領域は露出するように半導体エピタキシャル基板１００上に設けられ、分離領域１０２を形成するメサエッチングにおいてのエッチングマスクとして機能する。このメサエッチング溝の深さは、少なくとも剥離層１１３の側面が露出する深さとする。レジストパターン１１９の層厚は、例えば１００μｍとすることができる。なお、ここで例示したレジストパターン１１９の層厚は一例に過ぎず、適宜変更が可能である。また、上記メサエッチングには、例えば燐酸＋過酸化水素水＋純水の混合液（燐酸過水）をエッチャントとして使用することができる。

なお、レジストパターン１１９は、上記メサエッチング後も除去されずに残され、半導体薄膜１２０を基板１１１から剥離して、例えばＳｉ基板上などの異種基板上に貼り付けるまで、この半導体薄膜の支持体としての機能を果たす。

また、図２の剥離層１１３は、半導体薄膜１２０を化学エッチング処理によって基板１１１から剥離するための層である。この実施の形態１では、半導体薄膜１２０を剥離して異種基板上に貼り付けた後に、その異種基板上で一括して素子分離をするため、剥離される半導体薄膜１２０には、素子分離された個別の発光素子や、個別に素子分離された複数の発光素子の配列であるＬＥＤアレイは形成されない。

［半導体薄膜の剥離工程］
図３は、半導体薄膜１２０を基板１１１から剥離する工程を説明する断面図であり、図２の半導体薄膜１２０の３列分の断面図である。なお、図３において、図１または図２と同じものには同じ符号を付してある。

まず、半導体エピタキシャル層が分離領域１０２によって個別の半導体薄膜領域１０１に分離された半導体エピタキシャル基板１００（図１参照）を、図３（ａ）に示すように、剥離層１１３を選択的にエッチングするエッチング液２０１に浸漬する。このエッチング液２０１には、例えば１０％濃度の沸酸（ＨＦ）を使用することができる。

そして、図３（ｂ）に示すように、剥離層１１３が完全にエッチング除去されると、基板１１１から剥離された半導体薄膜剥離片２２０（半導体薄膜１２０およびその支持体となるレジストパターン１１９）が得られる。これらの半導体薄膜剥離片２２０は、十分に水洗され、乾燥された後、次の貼り付け工程において、異種基板であるＳｉ基板上の所定の領域に貼り付けられる。なお、２０３は剥離層１１３がエッチング除去された領域（エッチング領域）である。

［半導体薄膜の貼り付け工程］
図４および図５は半導体薄膜剥離片２２０をＳｉ基板上の所定の領域に貼り付ける貼り付け工程を説明する図である。図４は半導体薄膜剥離片２２０を貼り付けたおよび貼り付けるＳｉ基板の上面図およびその一部拡大図である。また、図５は図４の３Ａ−３Ａ間の断面図である。また、図６はＳｉ基板に貼り付けた半導体薄膜剥離片２２０からレジストパターンを除去した後の一部拡大上面図である。なお、図５または図６において、図３と同じものには同じ符号を付してある。

図４において、３０１はＳｉ基板（Ｓｉウエハ）であり、３０２はＳｉ基板３０１上に設けられた導通層である。２２０は半導体薄膜剥離片（半導体薄膜１２０およびその支持体となるレジストパターン１１９、図３および図５参照）であり、３０３ａ，３０３ｂ，３０３ｃ，３０３ｄはＳｉ基板３０１上に貼り付けられた個々の半導体薄膜剥離片２２０である。３０４は導通層３０２上の半導体薄膜３０３の貼り付け予定領域であり、３０４ａ，３０４ｂは半導体薄膜３０３の貼り付け前の個々の貼り付け予定領域３０４である。３０５は、この後の素子分離工程において半導体薄膜３０３を素子分離することによって形成される複数の発光素子（ＬＥＤアレイ）を駆動制御するための駆動集積回路があらかじめ形成されている駆動集積回路領域である。導通層３０２は駆動集積回路領域３０５の近傍に設けられており、半導体薄膜剥離片２２０は駆動集積回路領域３０５の近傍に貼り付けられる。

駆動集積回路領域３０５には、例えば、ＬＥＤアレイの発光を制御するためのロジックデータを転送および保持するための回路、ＬＥＤの発光のための電流をＯＮ／ＯＦＦ制御するための回路、電源回路などを適宜設けることができる。

導通層３０２は、半導体薄膜３０３を低温で良好にＳｉ基板３０１上に貼り付けられるため、および半導体薄膜３０３の貼り付け面（半導体薄膜３０３の裏面）とオーミックコンタクトを形成するために設けた層である。この導通層３０２は、例えば駆動集積回路のＬＥＤ共通電極側の電位を制御する端子に接続されている。この導通層３０２には、例えば、
（１）金を含む単層または積層のメタル層であって、例えば、金で構成された層（Ａｕ層）、チタンと白金と金の積層（Ｔｉ／Ｐｔ／Ａｕ積層）、ゲルマニウムとニッケルと金の積層（Ｎｉ／Ｇｅ／Ａｕ積層）、金とスズの積層（Ａｕ／Ｓｎ積層）、
（２）パラジウムを含む単層または積層のメタル層であって、例えばパラジウムで構成された層（Ｐｄ層）、パラジウムと金の積層（Ｐｄ／Ａｕ積層）、パラジウムとクロムの積層（Ｐｄ／Ｃｒ積層）、パラジウムとチタンの積層（Ｐｄ／Ｔｉ積層）、
（３）アルミニウムを含む単層または積層のメタル層であって、例えばアルミニウムで構成された層（Ａｌ層）、アルミニウムとニッケルの積層（Ｎｉ／Ａｌ積層）、
（４）ポリシリコンで構成された層、
（５）ＩＴＯやＺｎＯ等の導電性酸化物薄膜、
などのメタル層を使用することができる。

図５において、４０１は、半導体薄膜剥離片２０２を搬送するための搬送ヘッドであり、真空吸着、磁気的作用による吸着、あるいは静電的作用による吸着により、半導体薄膜剥離片２０２の吸着／脱着を自由に制御できる機構を備えている。

図５に示すように、半導体薄膜剥離片２２０（半導体薄膜１０２およびその支持体であるレジストパターン１１９）は、搬送ヘッド４０１によって、Ｓｉ基板３０１上に設けられた導通層３０２上の貼り付け予定領域３０４に順次貼り付けられる。このときの半導体薄膜剥離片２２０の貼り付けは、例えば、半導体薄膜剥離片２２０の貼り付け面（半導体薄膜１２０の裏面）と導通層３０２表面間の分子間力による吸着によってなされる。

なお、半導体薄膜剥離片２２０をＳｉ基板３０１上に貼り付けるときには、貼り付け予定領域３０４に貼り付けるために、半導体薄膜剥離片２２０とＳｉ基板３０１とのアライメント（位置合わせ）がなされる。この貼り付け時のアライメントでは、例えば、半導体薄膜剥離片２２０のエッジを検出することによって半導体薄膜剥離片２２０の位置および方向を割り出すとともに、Ｓｉ基板３０１上の導通層３０２や駆動集積回路領域３０５などに設けられたマークを検出することにより貼り付け予定領域３０４の位置および方向を割り出し、これらエッジとマークの相対位置によって半導体薄膜剥離片２２０を貼り付け予定領域３０４にアライメントする。

しかしながら、この実施の形態１においての上記半導体薄膜貼り付け時のアライメントでは、従来技術においての発光素子薄膜貼り付け時のアライメントのような高精度なアライメントは必要でなく、例えば±１０μｍのアライメント精度で足りる。

そして、Ｓｉ基板３０１上の全ての貼り付け予定領域３０４に分子間力吸着による半導体薄膜剥離片２２０の貼り付けを済ませた後に、例えば２００℃で一括加熱することによって、強固な貼り付け力を備えることができる。

その後、図６に示すように、一括して支持体であるレジストパターン１１９を除去する。このレジストパターン１１９の除去では、例えばレジスト剥離液を使用することができる。

［素子分離工程］
図７および図８はＳｉ基板３０１上に貼り付けた半導体薄膜１２０を個別の発光素子に素子分離する素子分離工程を説明する図である。図７は素子分離のレジストパターンの形成のためのフォトマスクがアライメントされたＳｉ基板３０１の上面図およびその一部拡大図である。また、図８は素子分離のエッチングおよびレジストパターンの除去後のＳｉ基板の一部拡大上面図である。なお、図７および図８において、図４と同じものには同じ符号を付してある。

この実施の形態１では、Ｓｉウエハ３０１上に貼り付けられた複数の半導体薄膜１２０を、フォトリソ・エッチングにより、Ｓｉウエハ３０１上で一括して個別の発光素子に素子分離（パターニング）する。上記パターニングは、Ｓｉウエハ３０１上にフォトレジストを塗布した後、フォトマスクを介して上記フォトレジストを露光して現像することにより、上記パターニングのためのレジストパターンをＳｉウエハ３０１上に形成するフォトリソ工程と、このレジストパターンをエッチングマスクとして半導体薄膜１２０をエッチングし、半導体薄膜１２０の素子分離領域を除去するエッチング工程と、その後上記フォトレジストを除去する工程とによってなされる。上記エッチング工程には、例えば燐酸＋過酸化水素水＋純水の混合液（燐酸過水）をエッチャントとして使用できる。

図７において、３０１は半導体薄膜１２０が駆動集積回路形成領域３０５の近傍の導通層３０２に貼り付けられたＳｉ基板（Ｓｉウエハ）であり（図４参照）、３５０は半導体薄膜１２０をパターニングするレジストパターン（半導体薄膜１２０をエッチングによりパターニングするときのエッチングマスクとなるレジストパターン）を形成するためにＳｉウエハ３０１上にアライメントされたフォトマスクである。このフォトマスク３５０は、Ｓｉウエハ３０１のサイズ以上のサイズを有するものであり、Ｓｉウエハ３０１上に貼り付けられた全ての半導体薄膜１２０をパターニングするための露光を一度にできる。

上記フォトリソ工程においては、Ｓｉウエハ３０１上の所定の領域に発光素子を配列形成するために、フォトマスク３５０とＳｉウエハ３０１との位置合わせ（アライメント）がなされる。このアライメントでは、例えば、フォトマスク３５０に設けられた図示しないウエハ・アライメント・マークを検出することによりフォトマスク３５０の位置および方向を割り出すとともに、Ｓｉウエハ３０１上に設けられた図示しないフォトマスク・アライメント・マークを検出することによりＳｉウエハ３０１の位置および方向を割り出し、これらのウエハ・アライメント・マークとフォトマスク・アライメント・マークの相対位置によってフォトマスク３５０をＳｉウエハ３０１にアライメントする。

なお、上記フォトマスク・アライメント・マークとしては、駆動集積回路の形成時に用いられたＳｉ基板３０１上のフォトマスク・アライメント・マークをそのまま使用することができる。また、図７では、Ｓｉウエハ３０１とフォトマスク３５０のコンタクトフォトリソによってレジストパターンを形成しているが、ステップ・アンド・リピート方式のフォトリソを採用してもよい。

このように、Ｓｉウエハ３０１上に設けられたフォトマスク・アライメント・マークを使用してＳｉウエハ３０１にフォトマスク３５０をアライメントして、レジストパターンを形成することにより、半導体薄膜１２０をパターニングするためのレジストパターンを、フォトリソ工程の精度で高精度に形成することができる。

図８において、５０１は、上記レジストパターンをエッチングマスクとした半導体薄膜１２０のエッチングによって素子分離された発光素子、５０２は上記エッチングによって除去された半導体薄膜１２０の領域（素子分離領域）である。

上記エッチングマスクはフォトリソ工程の精度で高精度に形成されたものなので、素子分離された複数の発光素子５０１の配列は、Ｓｉウエハ３０１をスクライブしてなるＳｉチップに対して高精度に位置決めがなされたものとなる。

なお、上記エッチング工程では、素子分離領域５０２においては少なくともｐｎ接合領域が個別に分離されるように、少なくとも半導体薄膜１２０の最上面（表面）からｐｎ接合を含む領域までの半導体エピタキシャル層をエッチング除去する。例えば、図８では素子分離領域５０２において、導通層３０２が露出するように、半導体薄膜１２０の最上面から最下面（裏面）に至るまでの半導体エピタキシャル層をエッチング除去した例を示している。その他、後述するが、図２に示した半導体エピタキシャル構造で、半導体薄膜１２０において、活性層１１６より下の半導体エピタキシャル層の一部または全部（下側コンタクト１１４と下側クラッド層１１５の全部または一部）を残してもよい。

このような素子分離工程により、図８に示すように、Ｓｉ基板３０１上のそれぞれの半導体薄膜１２０は複数の発光素子５０１に素子分離され、半導体薄膜１２０のｐｎ接合は発光素子ごとの個別のｐｎ接合に分離され、Ｓｉ基板３０１上の駆動集積回路領域３０５近傍の導通層３０２上に、ＬＥＤアレイを構成する複数の発光素子５０１が、例えば同一形状および同一サイズならびに同一の配列ピッチで、一列に配列形成される。

また、半導体薄膜１２０はその全領域にｐｎ接合を有し、この半導体薄膜１２０のｐｎ接合面の一部領域は、素子分離領域５０２に含まれるが、個別に素子分離された発光素子５０１のｐｎ接合の幅は、例えば半導体薄膜１２０のｐｎ接合の幅よりも狭くなる。ここで、半導体薄膜１２０の幅は、その半導体薄膜１２０の短手方向の辺の長さ（つまり、短い方の辺の長さ）とする。従って、上記半導体薄膜１２０のｐｎ接合の幅は、そのｐｎ接合面の上記短手方向の辺の長さであり、この実施の形態１ではその半導体薄膜１２０の幅と略同じである。また、個別に素子分離された発光素子５０１の幅は、その発光素子５０１の、上記短手方向と略同じ方向の辺の長さ（つまり、半導体薄膜１２０の短い方の辺と略同じ方向の辺の長さ）とする。従って、上記発光素子５０１のｐｎ接合の幅は、その発光素子５０１のｐｎ接合面の上記短手方向と略同じ方向の辺の長さであり、この実施の形態１ではその発光素子５０１の幅と略同じである。

図９は上記素子分離によってＳｉ基板３０１上に形成される発光素子５０１の位置決め精度を説明するＳｉ基板３０１の一部拡大上面図である。なお、図９において、図６または図８と同様のものには同じ符号を付してある。

図９（ａ）は、半導体薄膜１２０がその貼り付け予定領域３０４から位置ずれして貼り付けられたＳｉ基板３０１の一部拡大上面図である。一般的には位置合わせにはある程度のずれが発生するため、貼り付け予定領域３０４と、半導体薄膜１２０の実際の貼り付け領域とが完全に一致することはない。

図９（ｂ）および図９（ｃ）において、７０１は半導体薄膜１２０の素子分離によって発光素子５０１が配列形成される発光素子形成領域である。この発光素子形成領域７０１の位置精度は、Ｓｉ基板３０１に対するフォトマスクアライメント精度（発光素子領域形成のためのフォトマスクをＳｉ基板上の駆動集積回路パターンに位置合わせする精度）に相当するため、半導体薄膜１２０の貼り付け位置がずれていても、半導体薄膜１２０の貼り付け領域が発光素子形成領域７０１の幅領域において完全に重複してさえいれば、発光素子５０１については容易に高い位置精度を確保できる。例えば、±０．１μｍ程度のマスクアライメント精度も可能である。

一方、半導体薄膜１２０の貼り付け精度は、貼り付け位置の機械的な位置決め精度に依存しているため、アライメント精度を高くすることは容易ではない。例えば、±１μｍのアライメント精度は困難な位置合わせ精度のレベルである。

しかしながら、この実施の形態１では、図９（ｂ）に示すように、半導体薄膜１２９の貼り付け精度は、発光素子形成領域７０１が完全に半導体薄膜１２０の領域と重複するような精度であれば足りるので、高い貼り付け精度は必要ない。

例えば、発光素子５０１の幅（発光素子形成領域７０１の幅）に対して、半導体薄膜１２０の幅ならびに導通層３０２の幅および長さを２５μｍ広く設計しておけば、半導体薄膜１２０の貼り付けの位置決め精度を±１０μｍとすることができる。

図９（ｃ）は、位置ずれを生じて貼り付けられた半導体薄膜１２０（図９（ｂ）参照）の貼り付け領域の内、発光素子形成領域７０１に重複していない周辺領域および発光素子５０１間の分離領域のエッチング除去後のＳｉ基板３０１の一部拡大上面図である。

図９に示すように、この実施の形態１では、半導体薄膜１２０をＳｉ基板３０１に貼り付けてからＳｉ基板３０１上で一括して半導体薄膜１２０を素子分離するので、半導体薄膜１２０のＳｉ基板３０１に対する貼り付けの位置合わせ精度は、例えば±１０μｍと緩い制約条件にもかかわらず、最終的に形成された発光素子５０１は、一般的なフォトリソ・エッチングプロセスで達成可能な高い位置合わせ精度、例えば±１μｍで、Ｓｉ基板上の駆動集積回路などのパターンに対して位置合わせができる。

［配線形成工程］
図１０から図１３まではＳｉ基板３０１上に形成された発光素子５０１と論理集積回路３０５とを個別に接続する個別配線を形成する配線形成工程を説明する図である。図１０は層間絶縁膜を形成する工程を示すＳｉ基板３０１の一部拡大上面図である。図１１は層間絶縁膜に開口部を形成する工程を示すＳｉ基板３０１の一部拡大上面である。図１２は個別配線を形成する工程を示すＳｉ基板３０１の一部拡大上面図である。図１３は図１２の５Ａ−５Ａ間の断面図である。

まず、図１０に示すように、少なくとも個別の配線を形成する領域に層間絶縁膜５１２を形成する。層間絶縁膜５１２によって発光素子５０１周辺が良好に被覆されるように、例えばＰＣＶＤによりＳｉＮ膜を形成する。

次に、図１１に示すように、層間絶縁膜５１２をパターニングして、発光素子５０１上に電極コンタクトを形成するための開口部５２１を形成するとともに、駆動集積回路領域３０５内に設けられた個別配線を接続するための端子領域に開口部５２２を設ける。これらの開口部５２１，５２２を形成するフォトリソ工程では、Ｓｉ基板３０１上に設けられたフォトマスク・アライメント・マークを使用することできる。また、例えばドライエッチングによって層間絶縁膜５１２をエッチングして、開口部５２１，５２２の形成ができる。

次に、図１２および図１３に示すように、開口部５２１内の発光素子５０１と開口部５２２内の端子領域とを個別に接続する個別配線５３１を形成する。

なお、配線の形態は種々の変形が可能である。例えば、導通層を個別の発光素子に対応して分割し、半導体薄膜の下面（裏面）側を個別配線側にして、半導体薄膜の上面（表面）を共通配線側にすることもできる。この場合には、個別の発光素子に対応して分割してある導通層は、駆動集積回路の個別配線側端子に接続され、半導体薄膜上面に設ける共通電極を駆動集積回路の共通電位制御端子に接続する。

その後、発光素子５０１を配列形成したＳｉウエハ３０１は、個別の半導体複合チップにスクライブされ、実施の形態１の半導体複合装置が完成する。この実施の形態１の半導体複合装置は、例えば、ＬＥＤプリントヘッドのユニット基板２００５（図２５参照）にボンディングされて、ＬＥＤユニットを構成する。

以上のように実施の形態１によれば、半導体エピタキシャル基板１００から半導体薄膜１２０を剥離し、この半導体薄膜１２０をＳｉ基板３０１に貼り付けてから、Ｓｉ基板３０１上で半導体薄膜１２０を一括して素子分離することにより、素子分離された個別の半導体素子を基板上に貼り付けるのみの従来の製造工程と比較して、半導体薄膜１２０の貼り付けに高いアライメント精度を必要とせずに、Ｓｉ基板３０１上に発光素子５１０を高い位置精度で配列形成できる。

図１４は本発明の実施の形態１の他の半導体複合装置の製造工程を説明する断面図である。図１４において、図１〜図１３と同様のものには同じ符号を付してあり、９０１は、素子分離領域であって、上記実施の形態１においての素子分離領域５０２に相当するものである。

上記実施の形態１では、上記素子分離工程において、上側コンタクト層１１８から下側コンタクト層１１４まで、半導体薄膜１２０の厚さ方向全部をエッチング除去したが、図１４に示すように、素子分離領域９０１を、半導体エピタキシャル層の表面からｐｎ接合面まで（図１４に示した例では、ｎ型コンタクト層１１８からｎ型クラッド層１１７まで）とし、ｐ型活性層１１６の表面が露出するように、ｎ型層（上側コンタクト層１１８および上側クラッド層１１７）をエッチング除去し、ｐ型層（活性層１１６、下側クラッド層１１５、および下側コンタクト層１１４）をエッチングせずに残してもよい。あるいは、ｐ型クラッド層１１５まで、あるいはｐ型活性層１１６までをエッチング除去してもよい。さらには、１つの半導体薄膜１２０が１つの半導体素子に分離される形態であってもよい。

また、上記実施の形態１では、Ｓｉ基板上の導通層に貼り付けられる半導体薄膜の下側コンタクト層の材料をＧａＡｓとしたが、他の化合物半導体材料、例えば、ＡｌＧａＡｓ，ＩｎＰ，ＡｌＧａＩｎＰ，ＩｎＧａＡｓＰ，ＧａＡｓＰ，ＧａＮ，ＩｎＮ，ＡｌＧａＮ，ＡｌＩｎＧａＮ，ＡｌＮなどであってもよい。また、無機半導体、例えば、Ｓｉであってもよい。また、半導体薄膜内に設ける素子は、発光素子に限定されない。さらに、半導体薄膜を貼り付けるＳｉ基板上の領域は、駆動集積回路の近傍に限定されないこと、および半導体薄膜を貼り付ける基板は、Ｓｉ基板に限定されないことは明白である。例えば、セラミック基板、ガラス基板、金属基板であってもよい。

実施の形態２
上記実施の形態１において用意された半導体エピタキシャル基板は、半導体エピタキシャル層のエピタキシャル形成時に、その半導体エピタキシャル層にｐｎ接合を形成したものであったが、以下に説明する実施の形態２では、半導体エピタキシャル層のエピタキシャル形成後に、その半導体エピタキシャル層に不純物拡散によって選択的に複数のｐｎ接合を形成した半導体エピタキシャル基板を用意する。なお、この実施の形態２の半導体複合装置は、上記実施の形態１においての工程（１ａ）〜（１ｅ）と同様の工程を含んで製造される。

図１５から図２２までは、本発明の実施の形態２の半導体複合装置の製造工程を説明する図である。これらの図を用いて実施の形態２の半導体複合装置の製造工程について、以下に説明する。なお、この実施の形態２でも、上記実施の形態１と同様に、素子分離により形成する半導体素子がｐｎ接合を有する発光素子であり、論理集積回路が上記発光素子を駆動制御する駆動集積回路である例について説明する。

［半導体エピタキシャル基板の用意および半導体薄膜領域の分離工程］
図１５から図１８までは、用意する半導体エピタキシャル基板の構造、およびその半導体エピタキシャル基板の半導体エピタキシャル層を半導体薄膜領域の分離する分離工程を説明する図である。図１５は半導体エピタキシャル層を複数の半導体薄膜領域に分離した半導体エピタキシャル基板（半導体エピタキシャルウエハ）の上面図およびその一部拡大図である。また、図１６は図１５の領域１００３の拡大図である。また、図１７は図１６の１０Ａ−１０Ａ間の断面図である。また、図１８は半導体エピタキシャル層に不純物拡散領域を形成する工程を説明する断面図である。なお、図１８において、図１７と同じものには同じ符号を付してある。

図１５において、１０００は半導体エピタキシャル層を含む半導体基板（半導体エピタキシャル基板）、１００１は剥離されて半導体薄膜となる半導体エピタキシャル層の領域（半導体薄膜領域）、１００２は上記半導体エピタキシャル層がメサエッチングによって除去された領域（分離領域）である。半導体薄膜領域１００１は、半導体エピタキシャル基板１０００の表面に、例えば、同一サイズ、同一構造で複数形成される。

図１６に示すように、半導体薄膜領域１００１には、上記半導体エピタキシャル層に選択的に不純物を拡散して形成した複数の不純物拡散領域１０１１が配列されている。

図１７において、１０２１は、半導体エピタキシャル層が形成されている基板であり、例えばｎ型ＧａＡｓ基板からなる。１０２２は、バッファー層であり、例えばＧａＡｓ層からなる。１０２３は、半導体薄膜をＧａＡｓ基板１０２１から剥離するための剥離層であり、例えばＡｌＡｓ層からなる。１０２４は、下側コンタクト層であり、例えばｎ型ＧａＡｓ層からなる。１０２５は、下側クラッド層であり、例えばｎ型Ａｌ_ｘＧａ_１−ｘＡｓ層からなる。１０２６は、活性層であり、例えばｎ型Ａｌ_ｙＧａ_１−ｙＡｓ層からなる。１０２７は、上側クラッド層であり、例えばｎ型Ａｌ_ｚＧａ_１−ｚＡｓ層からなる。１０２８は、上側コンタクト層であり、例えばｎ型ＧａＡｓ層からなる。１０１１は、半導体エピタキシャル層に選択的に不純物を拡散して形成した不純物拡散領域であり、例えばＺｎ拡散領域（ｐ型拡散領域）である。不純物拡散領域１０１１は、拡散フロントが少なくとも活性層１０２６内に到達している。

この実施の形態２では、半導体エピタキシャル基板１０００の半導体エピタキシャル層に不純物拡散領域１０１１を形成した後に、メサエッチングによって分離領域１００２を形成し、不純物拡散領域１０１１を形成した半導体エピタキシャル層を複数の半導体薄膜１００１に分離する。

不純物拡散領域１０１１は、以下のようにして半導体エピタキシャル層に選択的に形成される。まず、図１８（ａ）に示すように、半導体エピタキシャル基板上に、不純物拡散領域１０１１の予定領域に開口部を有する拡散防止膜１１０１を形成する。拡散防止膜１１０１としては、例えば、酸化アルミニウム、窒化珪素膜、窒化アルミニウム膜などの誘電体膜を使用することができる。

次に、図１８（ｂ）に示すように、拡散する不純物元素を含む拡散源膜１１０２を形成し、その上に拡散アニールキャップ膜１１０３を形成する。拡散源膜１１０２としては、例えばＺｎＯＳｉＯ_２膜を使用することができ、拡散アニールキャップ膜１１０３としては、例えばＳｉＮ膜を使用することができる。

そして、図１８（ｃ）に示すように、アニール炉にて拡散アニール処理をして、不純物拡散領域１０１１を得る。

その後、図１８（ｄ）に示すように、拡散防止膜１１０１、拡散源膜１１０２、拡散アニールキャップ膜１１０３をエッチング除去する。

なお、図１６に示す１つの不純物拡散領域１０１１の幅方向および長さ方向サイズは、少なくとも半導体複合装置においての１つの発光素子の上記サイズよりも大きいサイズとなるように形成する。

このような不純物拡散領域１０１１の形成後に、分離領域１００２を形成して、半導体エピタキシャル層を複数の半導体薄膜１００１に分離する。分離領域１００２は、少なくとも剥離層１０２３の側面が露出する深さとする。

次に、以下に説明する半導体薄膜の支持体形成および分離領域形成工程を経て、上記実施の形態１で説明した半導体薄膜の剥離工程および貼り付け工程と同様に、半導体薄膜１００１（厳密には半導体薄膜１００１およびその支持体であるレジストパターンからなる半導体薄膜剥離片）を半導体エピタキシャル基板１０００から剥離し、この剥離した半導体薄膜１００１を図４のＳｉ基板３０１と同様のＳｉ基板（Ｓｉウエハ）上に設けられた導通層に貼り付ける。図１８-Ａおよび図１８-Ｂは不純物拡散後に半導体薄膜予定領域を被覆して、分離領域を設けた状態を示す図であり、図１８-Ａは一部拡大上面図、図１８-Ｂは図１８-ＡのＥ−Ｅ間の断面図である。図１８-Ａおよび図１８-Ｂに示すように、半導体エピタキシャル層に設けた不純物拡散領域１０１１のパターンに位置合わせされて分離領域の予定領域に開口部が形成されるように、半導体薄膜の支持体１３０１にパターンを、例えばレジストパターンで形成し、続いて該レジストパターンの開口部領域に分離領域１３０２を形成する。

図１９は不純物拡散領域１０１１が配列形成された半導体薄膜１００１の貼り付け後のＳｉ基板の一部拡大上面図である。図１９において、図１６と同じものには同じ符号を付してあり、１２０１はＳｉ基板上に設けられた導通層である。導通層１２０１は、例えば上記実施の形態１の導通層３０２と同様なメタル層である。

図１９に示すように、半導体薄膜１００１は、Ｓｉ基板上の導通層１２０１に貼り付けられる。この貼り付け工程では、上記実施の形態１と同様の加熱工程を経て強固な貼り付け強度を得る。

次に、上記実施の形態１で説明した素子工程と同様に、フォトリソ・エッチングにより、Ｓｉウエハ上の導通層１２０１に貼り貼り付けられた複数の半導体薄膜１００１を、ウエハ単位で一括して個別の発光素子に素子分離（パターニング）する。

図２０は素子分離のエッチングおよびレジストパターンの除去後のＳｉ基板の一部拡大上面図である。図２０において、図１９のものまたは領域と同じまたは相当するものには同じ符号を付してある。また、図２１は図２０の１２Ａ−１２Ａ間の断面図である。図２１において、図１７と同じものには同じ符号を付してある。

図２０において、１２１２は半導体薄膜１００１のエッチングによって素子分離された発光素子、１２２０は上記エッチングによって除去された半導体薄膜１００１の領域（素子分離領域）である。図２０に示すように、上記素子分離では、不純物拡散領域１０１１の周辺領域を素子分離領域１２２０に含めてエッチング除去し、発光領域１２１２を一列に配列形成する。

また、図２１において、３０１はＳｉ基板（Ｓｉウエハ）である。図２１に示すように、素子分離領域１２２０は、少なくとも不純物拡散領域１０１１の拡散フロントよりも深い、または活性層１０２６と上側クラッド層１０２７の界面よりも深いことが望ましい。

このように実施の形態２では、Ｓｉ基板３０１上の駆動集積回路形成領域の近傍の導通層１２０１に貼り付けられた、選択的に形成された不純物拡散領域１０１１を有する複数の半導体薄膜１００１を、上記実施の形態１と同様に、フォリソ・エッチングによりＳｉ基板３０１上で一括して素子分離する。

このような素子分離工程により、Ｓｉ基板３０１上のそれぞれの半導体薄膜１００１は複数の発光素子１２１２に素子分離され、半導体薄膜１００１内の個別の不純物拡散領域１０１１によるそれぞれのｐｎ接合はそれぞれの発光素子の個別のｐｎ接合となり、Ｓｉ基板３０１上の駆動集積回路領域近傍の導通層１２０１上に、ＬＥＤアレイを構成する複数の発光素子１２１２が、例えば同一形状および同一サイズならびに同一の配列ピッチで、一列に配列形成される。

また、半導体薄膜１００１は選択的に配列形成された複数の不純物拡散領域１０１１による個別のｐｎ接合を有するが、これら不純物拡散領域１０１１によるそれぞれのｐｎ接合面の一部領域（周辺領域）は、素子分離領域１２２０に含まれるので、１つの発光素子１２１２のｐｎ接合の幅および長さは、例えば１つの不純物拡散領域１０１１による幅および長さよりも狭くなる。

図２２は上記素子分離によってＳｉ基板３０１上に形成される発光素子１２１２の位置精度を説明するＳｉ基板３０１の一部拡大上面図である。なお、図２２において、図２０と同様のものには同じ符号を付してある。

図２２において、１４０３は半導体薄膜１００１の素子分離によって発光素子１２１２が配列形成される発光素子形成領域である。図２２に示すように、半導体薄膜１００１が位置ずれを生じて導通層１２０１に貼り付けられたとしても、発光素子形成領１４０３の位置精度は、Ｓｉ基板３０１に対するフォトマスクアライメント精度（発光素子領域形成のためのフォトマスクをＳｉ基板上の駆動集積回路パターンに位置合わせする精度）に相当するため、半導体薄膜１００１の貼り付け領域が発光素子形成領域１４０３の幅領域において完全に重複してさえいれば、発光素子１２１２については容易に高い位置精度を確保できる。

なお、上記素子分離工程後の配線形成工程は、例えば上記実施の形態１の配線形成工程と同様であるので、この実施の形態２ではその説明を省略する。

以上のように実施の形態２によれば、上記実施の形態１と同様に、半導体薄膜１００１の貼り付けに高いアライメント精度を必要とせずに、Ｓｉ基板１３０１上に発光素子１２１２を高い位置精度で配列形成できる。

さらに、実施の形態２によれば、発光素子１２１２のｐ型領域を不純物拡散領域１０１１から形成しており、エピタキシャル形成時に半導体エピタキシャル層に形成したｐ型領域によって得られる不純物キャリヤ濃度よりも、高いキャリヤ濃度を実現することができるので、面内で電流の広がりが大きく、より高い光取り出し効果が得られる。

なお、上記実施の形態２においても、使用する材料、半導体素子と基板の組合せ、素子分離領域の形成などに関して、上記実施の形態１と同様に種々の変形が可能である。また、上記実施の形態では、半導体エピタキシャル層内に選択的にｐｎ接合領域（拡散領域）を形成する形態について説明したが、活性層１０２６内に拡散フロントがくるように、ウエハ全面に拡散領域を形成してもよい。この場合も、全面拡散工程以降、実施の形態２と同様に、半導体薄膜分離領域形成工程、半導体薄膜剥離工程、半導体薄膜貼り付け工程を実施することができる。さらには、１つの拡散領域を形成した１つの半導体薄膜１２０が１つの半導体素子に分離される形態であってもよい。

実施の形態３
以下に説明する本発明の実施の形態３の半導体複合装置は、
（３ａ）半導体エピタキシャル層を含む半導体基板である半導体エピタキシャル基板（半導体エピタキシャル層を含む半導体ウエハである半導体エピタキシャルウエハ）を用意し、上記半導体エピタキシャル層を、複数の半導体薄膜領域（剥離されて半導体薄膜となる領域）に分離する工程と、
（３ｂ）上記半導体エピタキシャル基板から半導体薄膜を剥離する工程と、
（３ｃ）上記剥離した半導体薄膜と、論理集積回路があらかじめ形成された半導体チップまたは論理集積回路があらかじめ形成された他の半導体薄膜とを、他の基板に貼り付ける工程と、
（３ｄ）上記他の基板に貼り付けた半導体薄膜を、その基板単位で一括して、個別の半導体素子に素子分離する工程と、
（３ｅ）上記半導体素子と上記論理集積回路とを個別に接続する個別配線を形成する工程と
を含んで製造される。

なお、この実施の形態３では、上記素子分離により形成する半導体素子がｐｎ接合を有する発光素子であり、上記論理集積回路が上記発光素子を駆動制御する駆動集積回路であり、上記他の基板がＬＥＤプリントヘッドのユニット基板であり、上記駆動集積回路があらかじめ形成された半導体薄膜（駆動集積回路薄膜）を上記ユニット基板に貼り付ける例について説明する。また、上記（３ａ），（３ｂ），（３ｅ）の工程は、それぞれ上記実施の形態１においての上記（１ａ），（１ｂ），（１ｅ）と同様であるので、上記（３ｃ），（３ｄ）の工程について主に説明する。

図２３は本発明の実施の形態３の半導体複合装置の製造工程を説明する図であって、図２３（ａ）は素子分離のレジストパターンの形成のためのフォトマスクがアライメントされたユニット基板の上面図、図２３（ｂ）は図２３（ａ）のＢ１−Ｂ２間の断面図である。なお、この図２３は大きな基板の一部分を図示したものである。

図２３において、１２０は上記実施の形態１の半導体薄膜（図７参照）、３６０はセラミックやガラスなどから構成されるユニット基板、３７０は駆動集積回路があらかじめ形成された半導体薄膜である。なお、図２３では、１ユニットあたり３つの半導体薄膜１２０が図示されており、１つの半導体薄膜１２０あたり７個の開口部が図示されているが、上記半導体薄膜および上記開口部の数はこれに限定されない。

上記実施の形態１では、半導体エピタキシャル基板１００から剥離した半導体薄膜１２０を、駆動集積回路３０５があらかじめ形成されたＳｉ基板３０１に貼り付けたが、この実施の形態３では、剥離した半導体薄膜１２０を、上記実施の形態１の貼り付け工程と同様の手順で、図２３に示すようにユニット基板３６０に貼り付ける。

これとともに、この実施の形態３では、上記実施の形態１の半導体エピタキシャル基板１００の用意から半導体薄膜１２０の剥離工程までと同様の手順で、駆動集積回路の半導体薄膜３７０を製造し、この半導体薄膜３７０を、上記実施の形態１の貼り付け工程と同様の手順で、図２３に示すようにユニット基板３６０に貼り付ける。

なお、半導体薄膜１２０と半導体薄膜３７０は、ほぼ同じ長さでもよいし、異なる長さでもよい。また、ＬＥＤプリントヘッドの長さ方向とほぼ同じ長さの半導体薄膜１２０および半導体薄膜３７０を、それぞれ１枚ずつユニット基板３６０に貼り付けてもよい。さらに、駆動集積回路をユニット基板３６０にあらかじめ直接形成しておくことも可能である。

次に、ユニット基板３６０上に貼り付けられた複数の半導体薄膜１２０を、フォトリソ・エッチングにより、ユニット基板３６０上で一括して個別の発光素子に素子分離（パターニング）する。上記パターニングは、上記実施の形態１の素子分離工程と同様に、上記パターニングのためのレジストパターンをユニット基板３６０上に形成するフォトリソ工程と、このレジストパターンをエッチングマスクとして半導体薄膜１２０をエッチングし、半導体薄膜１２０の素子分離領域を除去するエッチング工程と、その後上記フォトレジストを除去する工程とによってなされる。

図２３において、３５４は、半導体薄膜１２０をパターニングするレジストパターン（半導体薄膜１２０をエッチングによりパターニングするときのエッチングマスクとなるレジストパターン）を形成するためにユニット基板３６０上にアライメントされたフォトマスクである。また、３６１は、上記フォトリソ工程により上記レジストパターンとなるフォトレジスト層であり、半導体薄膜１２０および３７０が貼り付けられたユニット基板３６０上に形成されている。

フォトマスク３５４は、例えば図７のフォトマスク３５１と同様の構造であり、石英ガラスなどで構成されたマスク基板３５１に、マスク開口部３５３を有する金属製の薄膜３５２が設けられている。このフォトマスク３５４は、ＬＥＤプリントヘッド（ユニット基板３６０）の長さ以上の長さを有するものであり、ユニット基板３６０上に貼り付けられた全ての半導体薄膜１２０をパターニングするための露光を一度にできる。

上記フォトリソ工程においては、ユニット基板３６０上の所定の領域に発光素子を配列形成するために、フォトマスク３５４とユニット基板３６０との位置合わせ（アライメント）がなされる。このアライメントでは、例えば、フォトマスク３５４に設けられた図示しない基板ライメントマークを検出することによりフォトマスク３５４の位置および方向を割り出すとともに、このアライメントのためのユニット基板３６０上に特別に設けられた図示しないフォトマスク・アライメント・マークを検出することによりユニット基板３６０の位置および方向を割り出し、これらの基板アライメント・マークとフォトマスク・アライメント・マークの相対位置によってフォトマスク３５４をユニット基板３６０にアライメントする。

なお、ユニット基板３６０に駆動集積回路が直接形成されている場合には、上記フォトマスク・アライメント・マークとして、上記駆動集積回路の形成時に用いられたユニット基板３６０上のフォトマスク・アライメント・マークをそのまま使用することができる。また、図２３では、ユニット基板３６０とフォトマスク３５４のコンタクトフォトリソによってレジストパターンを形成しているが、ステップ・アンド・リピート方式を採用してもよい。

このように、ユニット基板３６０上に設けられたフォトマスク・アライメント・マークを使用してユニット基板３６０にフォトマスク３５４をアライメントして、レジストパターンを形成することにより、半導体薄膜１２０をパターニングするためのレジストパターンを、フォトリソ工程の精度で高精度に形成することができる。

そして、このレジストパターンをエッチングマスクとしたエッチング工程により、ユニット基板３６０上の全ての発光素子をマスク開口部３５３の通りにパターニングすることができる。

このような素子分離工程では、ユニット基板３６０においての半導体薄膜１２０の貼り付け位置が若干ずれていても、半導体薄膜１２０の貼り付け領域がマスク開口部３５３と完全に重複してさえいれば、その後のパターニングによりマスク開口部３５３の配置通りに正確に配列された発光素子を形成することができる。

従って、この実施の形態３においても、上記実施の形態１と同様に、複数の発光素子が正確な直線性および間隔をもって一列に配列されたＬＥＤアレイを、ユニット基板３６０に形成することができる。

さらに、同じ半導体薄膜１２０から素子分離された発光素子の間隔のみならず、異なる半導体薄膜１２０間の発光素子の間隔も同じにすることができるので、高品質のＬＥＤプリントヘッドを得ることができる。

以上のようの実施の形態３によれば、半導体エピタキシャル基板から半導体薄膜１２０を剥離し、この半導体薄膜１２０をユニット基板３６０に貼り付けてから、ユニット基板３６０上で半導体薄膜１２０を一括して素子分離することにより、素子分離された個別の半導体素子を基板上に貼り付けるのみの従来の製造工程と比較して、半導体薄膜１２０の貼り付けに高いアライメント精度を必要とせずに、ユニット基板３６０上に発光素子を高い位置精度で配列形成できる。

実施の形態４
以下に説明する本発明の実施の形態４の半導体複合装置は、
（４ａ）半導体エピタキシャル層を含む半導体基板である半導体エピタキシャル基板（半導体エピタキシャル層を含む半導体ウエハである半導体エピタキシャルウエハ）を用意し、上記半導体エピタキシャル層を、複数の半導体薄膜領域（剥離されて半導体薄膜となる領域）に分離する工程と、
（４ｂ）上記半導体エピタキシャル基板から半導体薄膜を剥離する工程と、
（４ｃ）上記剥離した半導体薄膜を、論理集積回路があらかじめ形成された他の半導体基板（上記半導体エピタキシャルウエハとは異なる他の半導体ウエハ）に貼り付ける工程と、
（４ｄ）上記半導体薄膜を貼り付けた上記他の半導体ウエハを、個々の半導体薄膜を貼り付けた論理集積回路チップにスクライブする工程と、
（４ｅ）上記スクライブされた論理集積回路チップを、さらに他の基板に貼り付ける工程と、
（４ｆ）上記他の基板に貼り付けた論理集積回路チップ上の上記半導体薄膜を、その基板単位で一括して、個別の半導体素子に素子分離する工程と、
（４ｇ）上記半導体素子と上記論理集積回路とを個別に接続する個別配線を形成する工程と
を含んで製造される。

なお、この実施の形態４では、上記素子分離により形成する半導体素子がｐｎ接合を有する発光素子であり、上記論理集積回路が上記発光素子を駆動制御する駆動集積回路であり、上記他の基板がＬＥＤプリントヘッドのユニット基板である例について説明する。また、上記（４ａ）〜（４ｃ），（４ｇ）の工程は、それぞれ上記実施の形態１においての上記（１ａ）〜（１ｃ），（１ｅ）と同様であるので、上記（４ｄ）〜（４ｆ）の工程について主に説明する。

図２４は本発明の実施の形態４の半導体複合装置の製造工程を説明する図であって、図２４（ａ）は素子分離のレジストパターンの形成のためのフォトマスクがアライメントされたユニット基板の上面図、図２４（ｂ）は図２４（ａ）のＢ１−Ｂ２間の断面図である。なお、この図２４は大きな基板の一部分を図示したものである。

図２４において、図２３と同様のものには同じ符号を付してあり、３０５は上記実施の形態１の駆動集積回路（図７参照）、３０６はあらかじめ形成された駆動集積回路３０５の近傍に半導体薄膜１２０が貼り付けられた上記実施の形態１のＳｉウエハ３０１（図７参照）をスクライブしてなる半導体チップである。なお、図２４では、１ユニットあたり３つの半導体薄膜１２０が図示されており、１つの半導体薄膜１２０あたり７個の開口部が図示されているが、上記半導体薄膜および上記開口部の数はこれに限定されない。

上記実施の形態１では、Ｓｉウエハ３０１に貼り付けた半導体薄膜１２０をＳｉウエハ３０１上で一括して素子分離したが、この実施の形態４では、上記実施の形態１の貼り付け工程と同様の手順で半導体薄膜１２０を貼り付けたＳｉウエハを、素子分離をせずに個々の半導体チップ３０６にスクライブする。

そして、上記スクライブした半導体チップ３０６を、上記実施の形態１の貼り付け工程と同様の手順で、図２４に示すようにユニット基板３６０に貼り付ける。

なお、半導体チップ３６０は、複数の半導体薄膜１２０を一列に貼り付けたものであってもよい。また、ＬＥＤプリントヘッドの長さ方向の寸法とほぼ同じ長さの半導体チップ３６０を１つユニット基板３６０に貼り付けてもよい。また、半導体チップ３６０は、上記実施の形態４の半導体薄膜３７０を貼り付けたものであってもよい。

次に、ユニット基板３６０上に半導体チップ３０６を介して貼り付けられた複数の半導体薄膜１２０を、フォトリソ・エッチングにより、ユニット基板３６０上で一括して個別の発光素子に素子分離（パターニング）する。上記パターニングは、上記実施の形態１の素子分離工程と同様に、上記パターニングのためのレジストパターンをユニット基板３６０上に形成するフォトリソ工程と、このレジストパターンをエッチングマスクとして半導体薄膜１２０をエッチングし、半導体薄膜１２０の素子分離領域を除去するエッチング工程と、その後上記フォトレジストを除去する工程とによってなされる。

なお、図２４では、ユニット基板３６０とフォトマスク３５４のコンタクトフォトリソによってレジストパターンを形成しているが、ステップ・アンド・リピート方式を採用してもよい。

このような素子分離工程では、半導体チップ３０６においての半導体薄膜の貼り付け位置やユニット基板３６０においての半導体チップ３０６の貼り付け位置が若干ずれていても、半導体薄膜１２０のユニット基板３６０においての貼り付け領域がマスク開口部３５３と完全に重複してさえいれば、その後のパターニングによりマスク開口部３５３の配置通りに正確に配列された発光素子を形成することができる。

従って、この実施の形態４においても、上記実施の形態１と同様に、複数の発光素子が正確な直線性および間隔をもって一列に配列されたＬＥＤアレイを、ユニット基板３６０上に貼り付けられた複数の半導体チップ３０６上に形成することができる。

さらに、同じ半導体チップ３０６上の発光素子の間隔のみならず、異なる半導体チップ３０６間の発光素子の間隔も同じにすることができるので、高品質のＬＥＤプリントヘッドを得ることができる。

以上のようの実施の形態４によれば、半導体エピタキシャル基板から半導体薄膜１２０を剥離し、この半導体薄膜１２０をＳｉウエハに貼り付け、そのＳｉウエハをスクライブした個々の半導体チップをユニット基板３６０に貼り付けてから、ユニット基板３６０上で半導体薄膜１２０を一括して素子分離することにより、素子分離された個別の半導体素子を基板上に貼り付けるのみの従来の製造工程と比較して、半導体薄膜１２０の貼り付けに高いアライメント精度を必要とせずに、ユニット基板３６０上に発光素子を高い位置精度で配列形成できる。

なお、上記実施の形態では、論理集積回路等があらかじめ設けられた基板を例にとって説明したが、本発明は、半導体薄膜を貼り付ける基板上に、必ずしも論理回路等の別の半導体回路や半導体素子群が設けられている場合に限定されない。例えば、次のような場合においても大きな効果が得られる。

例えば、別の半導体回路や半導体素子群が何も設けられていない基板上に、上記実施の形態で説明した方法に従って、半導体薄膜を貼り付けた後に基板上で一括して個別の素子に素子分離してもよい。この場合、前記基板をスクライブやダイシングなど複数の単位基板（またはチップ）に分割するための基板分割予定ライン（スクライブ予定ラインあるいはダイシング予定ライン）の方向に、前記一括素子分離して形成する個別半導体素子を一列に配列する場合、複数の個別半導体素子の配列方向（各素子の中心を半導体素子の配列方向に結ぶライン）を、これらの個別半導体素子の配列方向の前記基板分割予定ラインに対して、平行になるように位置合わせを行うことができる。単位基板は、例えばガラス基板を約３０［ｃｍ］の長さに分割されるユニット基板、あるいはＳｉ基板を約１０［ｍｍ］の長さに分割される個別チップである。

このような位置合わせを行って個別半導体素子の配列方向（各半導体素子の中心を配列方向に結んだライン）は、フォトリソグラフィーの精度、例えば±３［μｍ］以下のような高い位置精度で平行となるように、素子分離された個別半導体素子の配列を容易に形成することができる。また、前記基板分割予定ラインに沿って基板を分割すれば、分割された単位基板の辺（前記個別半導体素子の配列方向の、分割された単位基板の辺）は、極めて精度良く、例えばフォトリソグラフィーで得られる位置精度で、素子分離された個別半導体素子の配列と平行になる。

このように、単位基板の辺と素子分離された個別半導体素子の配列を精度良く平行とすることにより、前記単位基板（チップ）を別の基板に複数配列する場合、個別半導体素子の配列を、配列の全幅にわたって極めて精度良く一列に配列することができる。ここで、個別半導体素子の配列を単位基板の辺と平行になるように製造することは、ほんの一例に過ぎず、その位置関係については適宜設計することができ、配列の仕方は、千鳥配置、斜め配置など、前記単位基板の周期で一定の配列となるように、用途に応じて最適な配列を選択することができる。

本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、半導体エピタキシャル層を複数の半導体薄膜領域に分離した半導体エピタキシャル基板（半導体エピタキシャルウエハ）の上面図およびその一部拡大図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、図１の１Ａ−１Ａ間の断面図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、半導体薄膜を基板から剥離する剥離工程を説明する断面図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、半導体薄膜剥離片を貼り付けたおよび貼り付けるＳｉ基板の上面図およびその一部拡大図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、図４の３Ａ−３Ａ間の断面図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、Ｓｉ基板に貼り付けた半導体薄膜剥離片からレジストパターンを除去した後の一部拡大上面図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、素子分離のレジストパターンの形成のためのフォトマスクがアライメントされたＳｉ基板の上面図およびその一部拡大図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、素子分離のエッチングおよびレジストパターンの除去後のＳｉ基板の一部拡大上面図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、素子分離工程によってＳｉ基板上に形成される発光素子の位置精度を説明するＳｉ基板の一部拡大上面図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、層間絶縁膜を形成する工程を示すＳｉ基板の一部拡大上面図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、層間絶縁膜に開口部を形成する工程を示すＳｉ基板の一部拡大上面である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、個別配線を形成する工程を示すＳｉ基板の一部拡大上面図である。本発明の実施の形態１の半導体複合装置の製造工程を説明する図であって、図１２の５Ａ−５Ａ間の断面図である。本発明の実施の形態１の他の半導体複合装置の製造工程を説明する断面図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、半導体エピタキシャル層を複数の半導体薄膜領域に分離した半導体エピタキシャル基板（半導体エピタキシャルウエハ）の上面図およびその一部拡大図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、図１５の領域１００３の拡大上面図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、図１６の１０Ａ−１０Ａ間の断面図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、半導体エピタキシャル層に不純物拡散領域を形成する工程を説明する断面図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、不純物拡散領域が配列形成された半導体薄膜を基板から剥離する剥離工程を説明する一部拡大上面図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、図１８-ＡのＥ−Ｅ間の断面図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、不純物拡散領域が配列形成された半導体薄膜の貼り付け後のＳｉ基板の一部拡大上面図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、素子分離のエッチングおよびレジストパターンの除去後のＳｉ基板の一部拡大上面図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、図２０の１２Ａ−１２Ａ間の断面図である。本発明の実施の形態２の半導体複合装置の製造工程を説明する図であって、素子分離工程によってＳｉ基板１３０１上に形成される発光素子１２１２の位置精度を説明するＳｉ基板１３０１の一部拡大上面図である。本発明の実施の形態３の半導体複合装置の製造工程を説明する図である。本発明の実施の形態４の半導体複合装置の製造工程を説明する図である。従来のＬＥＤユニットの一部の斜視図である。従来のＬＥＤチップの一部の上面図である。図２６のＡ−Ａ’間の断面図である。

符号の説明

１００半導体エピタキシャル基板（半導体エピタキシャルウエハ）
１０１半導体薄膜領域
１０２分離領域
１１１基板
１１２バッファー層
１１３剥離層
１１４下側コンタクト層
１１５下側クラッド層
１１６活性層
１１７上側クラッド層
１１８上側コンタクト層
１１９レジストパターン
１２０半導体薄膜
２０１エッチング液
２０３エッチング領域
２２０，３０３ａ，３０３ｂ，３０３ｃ，３０３ｄ半導体薄膜剥離片
３０１Ｓｉ基板（Ｓｉウエハ）
３０２導通層
３０４，３０４ａ，３０４ｂ貼り付け予定領域
３０５駆動集積回路領域
３０６半導体チップ
３５０フォトマスク
３５１マスク基板
３５２金属薄膜
３５３マスク開口部
３５４フォトマスク
３６０ユニット基板
３７０半導体薄膜（駆動集積回路）
４０１搬送ヘッド
５０１発光素子
５０２素子分離領域
５１２層間絶縁膜
５２１開口部
５３１個別配線
７０１発光素子形成領域
９０１素子分離領域
１０００半導体エピタキシャル基板
１００１半導体薄膜領域
１００２分離領域
１０１１不純物拡散領域
１０２１基板
１０２２バッファー層
１０２３剥離層
１０２４下側コンタクト層
１０２５下側クラッド層
１０２６活性層
１０２７上側クラッド層
１０２８上側コンタクト層
１１０１拡散防止膜
１１０２拡散源膜
１１０３拡散アニールキャップ膜
１２０１導通層
１２１２発光素子
１３０１支持体
１３０２分離領域
１４０３発光素子形成領域

Claims

半導体薄膜を基板に貼り付ける工程と、
上記半導体薄膜を上記基板上で一括して個別の半導体素子に素子分離する工程と
を備えた
ことを特徴とする半導体複合装置の製造方法。
半導体薄膜を第１の基板に貼り付ける工程と、
上記第１の基板を第２の基板に貼り付ける工程と、
上記半導体薄膜を上記第２の基板上で一括して個別の半導体素子に素子分離する工程と
を備えた
ことを特徴とする半導体複合装置の製造方法。
上記基板または上記第２の基板に貼り付けられた複数の上記半導体薄膜を、上記基板または上記第２の基板上で一括して素子分離することを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記基板上または上記第２の基板上に設けられたフォトマスク・アライメント・マークを使用して上記基板または上記第２の基板にフォトマスクをアライメントし、フォトリソ・エッチングにより素子分離することを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記半導体薄膜を上記基板または上記第１の基板に貼り付ける前に、半導体基板上にあらかじめ形成された上記半導体薄膜を、この半導体基板から剥離する工程をさらに備えたことを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記半導体薄膜を複数の半導体素子に素子分離することを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記半導体薄膜を１つの半導体素子に素子分離することを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記素子分離により、複数の半導体素子を一列に配列形成することを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
前記複数の半導体素子の配列の各素子の中心を半導体素子の配列方向に結ぶラインが、上記基板を複数の単位に分割するための、半導体素子の配列方向の分割予定ラインまたは上記基板を複数の単位に分割した単位基板の前記半導体素子の配列方向の辺に対して、前記単位基板の周期で、一定の配列となるように、位置合わせされていることを特徴とする請求項８記載の半導体複合装置の製造方法。
前記複数の半導体素子の配列の各素子の中心を半導体素子の配列方向に結ぶラインが、上記基板を複数の単位に分割するための、半導体素子の配列方向の分割予定ラインまたは上記基板を複数の単位に分割した単位基板の前記半導体素子の配列方向の辺に対して、並行となるように、位置合わせされていることを特徴とする請求項８記載の半導体複合装置の製造方法。
上記複数の半導体素子を、同一形状、同一サイズに形成することを特徴とする請求項８記載の半導体複合装置の製造方法。
上記複数の半導体素子を、同一の配列ピッチで形成することを特徴とする請求項１１記載の半導体複合装置の製造方法。
上記半導体素子は、ｐｎ接合を有する発光素子であることを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記半導体薄膜は、半導体エピタキシャル層であることを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記半導体エピタキシャル層は、化合物半導体エピタキシャル層を含むことを特徴とする請求項１４記載の半導体複合装置の製造方法。
上記化合物半導体エピタキシャル層は、ヘテロエピタキシャル層を含むことを特徴とする請求項１５記載の半導体複合装置の製造方法。
上記半導体エピタキシャル層は、そのエピタキシャル層形成時に形成されたｐｎ接合を有することを特徴とする請求項１５記載の半導体複合装置の製造方法。
上記ｐｎ接合は、上記素子分離によって上記半導体素子ごとに個別のｐｎ接合に分離されることを特徴とする請求項１７記載の半導体複合装置の製造方法。
上記半導体膜の短手方向の辺の長さは、上記半導体薄膜を素子分離して形成した個別の半導体素子の、上記方向と略同じ方向の辺の長さよりも広いことを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記半導体エピタキシャル層は、不純物拡散によって形成されたｐｎ接合を有することを特徴とする請求項１５記載の半導体複合装置の製造方法。
上記不純物拡散が、選択的に複数のｐｎ接合を形成する不純物拡散であることを特徴とする請求項２０記載の半導体複合装置の製造方法。
上記ｐｎ接合の接合面の短手方向の辺の長さは、その半導体エピタキシャル層を素子分離して形成した個別の半導体素子の、上記方向と略同じ方向の辺の長さよりも広いことを特徴とする請求項２０記載の半導体複合装置の製造方法。
上記基板または上記第１の基板は、シリコン基板であることを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記基板または上記第２の基板は、ガラス、セラミック、金属、ポリマーのいずれかの材料を含む基板であることを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記基板または上記第１の基板は、半導体ウエハであることを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記基板または上記第２の基板は、プリントヘッドのユニット基板であることを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記半導体薄膜を、その表面から裏面に至るまでエッチングして、素子分離することを特徴とする請求項１または２に記載の半導体複合装置の製造方法。
上記半導体薄膜を、その表面から膜厚方向の途中までエッチングして、素子分離することを特徴とする請求項１または２に記載の半導体複合装置の製造方法。