JP2005079369A - 半導体複合装置の製造方法 - Google Patents
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Abstract
【解決手段】 半導体エピタキシャル層を含む半導体基板(半導体エピタキシャル基板)を用意し、上記半導体エピタキシャル層を、複数の半導体薄膜領域(剥離されて半導体薄膜120となる領域)に分離する工程と、上記半導体エピタキシャル基板から半導体薄膜120を剥離する工程と、上記剥離した半導体薄膜120を、駆動集積回路305があらかじめ形成されたSi基板301に貼り付ける工程と、上記Si基板301に貼り付けた半導体薄膜120を、Si基板301上で一括して、個別の発光素子に素子分離する工程と、上記発光素子と駆動集積回路305とを個別に接続する個別配線を形成する工程とを含む。
【選択図】 図7
Description
半導体薄膜を基板に貼り付ける工程と、
上記半導体薄膜を上記基板上で一括して個別の半導体素子に素子分離する工程と
を備えた
ことを特徴とするものである。
以下に説明する本発明の実施の形態1の半導体複合装置は、
(1a)半導体エピタキシャル層を含む半導体基板である半導体エピタキシャル基板(半導体エピタキシャル層を含む半導体ウエハである半導体エピタキシャルウエハ)を用意し、上記半導体エピタキシャル層を、複数の半導体薄膜領域(剥離されて半導体薄膜となる領域)に分離する工程と、
(1b)上記半導体エピタキシャル基板から半導体薄膜を剥離する工程と、
(1c)上記剥離した半導体薄膜を、論理集積回路があらかじめ形成された他の半導体基板(上記半導体エピタキシャルウエハとは異なる他の半導体ウエハ)に貼り付ける工程と、
(1d)上記他の半導体ウエハに貼り付けた半導体薄膜を、そのウエハ単位で一括して、個別の半導体素子に素子分離する工程と、
(1e)上記半導体素子と上記論理集積回路とを個別に接続する個別配線を形成する工程と
を含んで製造される。
図1および図2は、用意する半導体エピタキシャル基板の構造、およびその半導体エピタキシャル基板の半導体エピタキシャル層を複数の半導体薄膜領域に分離する分離工程を説明する図である。図1は半導体エピタキシャル層を複数の半導体薄膜領域に分離した半導体エピタキシャル基板(半導体エピタキシャルウエハ)の上面図およびその一部拡大図である。また、図2は図1の1A−1A間の断面図である。
図3は、半導体薄膜120を基板111から剥離する工程を説明する断面図であり、図2の半導体薄膜120の3列分の断面図である。なお、図3において、図1または図2と同じものには同じ符号を付してある。
図4および図5は半導体薄膜剥離片220をSi基板上の所定の領域に貼り付ける貼り付け工程を説明する図である。図4は半導体薄膜剥離片220を貼り付けたおよび貼り付けるSi基板の上面図およびその一部拡大図である。また、図5は図4の3A−3A間の断面図である。また、図6はSi基板に貼り付けた半導体薄膜剥離片220からレジストパターンを除去した後の一部拡大上面図である。なお、図5または図6において、図3と同じものには同じ符号を付してある。
(1)金を含む単層または積層のメタル層であって、例えば、金で構成された層(Au層)、チタンと白金と金の積層(Ti/Pt/Au積層)、ゲルマニウムとニッケルと金の積層(Ni/Ge/Au積層)、金とスズの積層(Au/Sn積層)、
(2)パラジウムを含む単層または積層のメタル層であって、例えばパラジウムで構成された層(Pd層)、パラジウムと金の積層(Pd/Au積層)、パラジウムとクロムの積層(Pd/Cr積層)、パラジウムとチタンの積層(Pd/Ti積層)、
(3)アルミニウムを含む単層または積層のメタル層であって、例えばアルミニウムで構成された層(Al層)、アルミニウムとニッケルの積層(Ni/Al積層)、
(4)ポリシリコンで構成された層、
(5)ITOやZnO等の導電性酸化物薄膜、
などのメタル層を使用することができる。
図7および図8はSi基板301上に貼り付けた半導体薄膜120を個別の発光素子に素子分離する素子分離工程を説明する図である。図7は素子分離のレジストパターンの形成のためのフォトマスクがアライメントされたSi基板301の上面図およびその一部拡大図である。また、図8は素子分離のエッチングおよびレジストパターンの除去後のSi基板の一部拡大上面図である。なお、図7および図8において、図4と同じものには同じ符号を付してある。
図10から図13まではSi基板301上に形成された発光素子501と論理集積回路305とを個別に接続する個別配線を形成する配線形成工程を説明する図である。図10は層間絶縁膜を形成する工程を示すSi基板301の一部拡大上面図である。図11は層間絶縁膜に開口部を形成する工程を示すSi基板301の一部拡大上面である。図12は個別配線を形成する工程を示すSi基板301の一部拡大上面図である。図13は図12の5A−5A間の断面図である。
上記実施の形態1において用意された半導体エピタキシャル基板は、半導体エピタキシャル層のエピタキシャル形成時に、その半導体エピタキシャル層にpn接合を形成したものであったが、以下に説明する実施の形態2では、半導体エピタキシャル層のエピタキシャル形成後に、その半導体エピタキシャル層に不純物拡散によって選択的に複数のpn接合を形成した半導体エピタキシャル基板を用意する。なお、この実施の形態2の半導体複合装置は、上記実施の形態1においての工程(1a)〜(1e)と同様の工程を含んで製造される。
図15から図18までは、用意する半導体エピタキシャル基板の構造、およびその半導体エピタキシャル基板の半導体エピタキシャル層を半導体薄膜領域の分離する分離工程を説明する図である。図15は半導体エピタキシャル層を複数の半導体薄膜領域に分離した半導体エピタキシャル基板(半導体エピタキシャルウエハ)の上面図およびその一部拡大図である。また、図16は図15の領域1003の拡大図である。また、図17は図16の10A−10A間の断面図である。また、図18は半導体エピタキシャル層に不純物拡散領域を形成する工程を説明する断面図である。なお、図18において、図17と同じものには同じ符号を付してある。
以下に説明する本発明の実施の形態3の半導体複合装置は、
(3a)半導体エピタキシャル層を含む半導体基板である半導体エピタキシャル基板(半導体エピタキシャル層を含む半導体ウエハである半導体エピタキシャルウエハ)を用意し、上記半導体エピタキシャル層を、複数の半導体薄膜領域(剥離されて半導体薄膜となる領域)に分離する工程と、
(3b)上記半導体エピタキシャル基板から半導体薄膜を剥離する工程と、
(3c)上記剥離した半導体薄膜と、論理集積回路があらかじめ形成された半導体チップまたは論理集積回路があらかじめ形成された他の半導体薄膜とを、他の基板に貼り付ける工程と、
(3d)上記他の基板に貼り付けた半導体薄膜を、その基板単位で一括して、個別の半導体素子に素子分離する工程と、
(3e)上記半導体素子と上記論理集積回路とを個別に接続する個別配線を形成する工程と
を含んで製造される。
以下に説明する本発明の実施の形態4の半導体複合装置は、
(4a)半導体エピタキシャル層を含む半導体基板である半導体エピタキシャル基板(半導体エピタキシャル層を含む半導体ウエハである半導体エピタキシャルウエハ)を用意し、上記半導体エピタキシャル層を、複数の半導体薄膜領域(剥離されて半導体薄膜となる領域)に分離する工程と、
(4b)上記半導体エピタキシャル基板から半導体薄膜を剥離する工程と、
(4c)上記剥離した半導体薄膜を、論理集積回路があらかじめ形成された他の半導体基板(上記半導体エピタキシャルウエハとは異なる他の半導体ウエハ)に貼り付ける工程と、
(4d)上記半導体薄膜を貼り付けた上記他の半導体ウエハを、個々の半導体薄膜を貼り付けた論理集積回路チップにスクライブする工程と、
(4e)上記スクライブされた論理集積回路チップを、さらに他の基板に貼り付ける工程と、
(4f)上記他の基板に貼り付けた論理集積回路チップ上の上記半導体薄膜を、その基板単位で一括して、個別の半導体素子に素子分離する工程と、
(4g)上記半導体素子と上記論理集積回路とを個別に接続する個別配線を形成する工程と
を含んで製造される。
101 半導体薄膜領域
102 分離領域
111 基板
112 バッファー層
113 剥離層
114 下側コンタクト層
115 下側クラッド層
116 活性層
117 上側クラッド層
118 上側コンタクト層
119 レジストパターン
120 半導体薄膜
201 エッチング液
203 エッチング領域
220,303a,303b,303c,303d 半導体薄膜剥離片
301 Si基板(Siウエハ)
302 導通層
304,304a,304b 貼り付け予定領域
305 駆動集積回路領域
306 半導体チップ
350 フォトマスク
351 マスク基板
352 金属薄膜
353 マスク開口部
354 フォトマスク
360 ユニット基板
370 半導体薄膜(駆動集積回路)
401 搬送ヘッド
501 発光素子
502 素子分離領域
512 層間絶縁膜
521 開口部
531 個別配線
701 発光素子形成領域
901 素子分離領域
1000 半導体エピタキシャル基板
1001 半導体薄膜領域
1002 分離領域
1011 不純物拡散領域
1021 基板
1022 バッファー層
1023 剥離層
1024 下側コンタクト層
1025 下側クラッド層
1026 活性層
1027 上側クラッド層
1028 上側コンタクト層
1101 拡散防止膜
1102 拡散源膜
1103 拡散アニールキャップ膜
1201 導通層
1212 発光素子
1301 支持体
1302 分離領域
1403 発光素子形成領域
Claims (28)
- 半導体薄膜を基板に貼り付ける工程と、
上記半導体薄膜を上記基板上で一括して個別の半導体素子に素子分離する工程と
を備えた
ことを特徴とする半導体複合装置の製造方法。 - 半導体薄膜を第1の基板に貼り付ける工程と、
上記第1の基板を第2の基板に貼り付ける工程と、
上記半導体薄膜を上記第2の基板上で一括して個別の半導体素子に素子分離する工程と
を備えた
ことを特徴とする半導体複合装置の製造方法。 - 上記基板または上記第2の基板に貼り付けられた複数の上記半導体薄膜を、上記基板または上記第2の基板上で一括して素子分離することを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記基板上または上記第2の基板上に設けられたフォトマスク・アライメント・マークを使用して上記基板または上記第2の基板にフォトマスクをアライメントし、フォトリソ・エッチングにより素子分離することを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記半導体薄膜を上記基板または上記第1の基板に貼り付ける前に、半導体基板上にあらかじめ形成された上記半導体薄膜を、この半導体基板から剥離する工程をさらに備えたことを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記半導体薄膜を複数の半導体素子に素子分離することを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記半導体薄膜を1つの半導体素子に素子分離することを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記素子分離により、複数の半導体素子を一列に配列形成することを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 前記複数の半導体素子の配列の各素子の中心を半導体素子の配列方向に結ぶラインが、上記基板を複数の単位に分割するための、半導体素子の配列方向の分割予定ラインまたは上記基板を複数の単位に分割した単位基板の前記半導体素子の配列方向の辺に対して、前記単位基板の周期で、一定の配列となるように、位置合わせされていることを特徴とする請求項8記載の半導体複合装置の製造方法。
- 前記複数の半導体素子の配列の各素子の中心を半導体素子の配列方向に結ぶラインが、上記基板を複数の単位に分割するための、半導体素子の配列方向の分割予定ラインまたは上記基板を複数の単位に分割した単位基板の前記半導体素子の配列方向の辺に対して、並行となるように、位置合わせされていることを特徴とする請求項8記載の半導体複合装置の製造方法。
- 上記複数の半導体素子を、同一形状、同一サイズに形成することを特徴とする請求項8記載の半導体複合装置の製造方法。
- 上記複数の半導体素子を、同一の配列ピッチで形成することを特徴とする請求項11記載の半導体複合装置の製造方法。
- 上記半導体素子は、pn接合を有する発光素子であることを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記半導体薄膜は、半導体エピタキシャル層であることを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記半導体エピタキシャル層は、化合物半導体エピタキシャル層を含むことを特徴とする請求項14記載の半導体複合装置の製造方法。
- 上記化合物半導体エピタキシャル層は、ヘテロエピタキシャル層を含むことを特徴とする請求項15記載の半導体複合装置の製造方法。
- 上記半導体エピタキシャル層は、そのエピタキシャル層形成時に形成されたpn接合を有することを特徴とする請求項15記載の半導体複合装置の製造方法。
- 上記pn接合は、上記素子分離によって上記半導体素子ごとに個別のpn接合に分離されることを特徴とする請求項17記載の半導体複合装置の製造方法。
- 上記半導体膜の短手方向の辺の長さは、上記半導体薄膜を素子分離して形成した個別の半導体素子の、上記方向と略同じ方向の辺の長さよりも広いことを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記半導体エピタキシャル層は、不純物拡散によって形成されたpn接合を有することを特徴とする請求項15記載の半導体複合装置の製造方法。
- 上記不純物拡散が、選択的に複数のpn接合を形成する不純物拡散であることを特徴とする請求項20記載の半導体複合装置の製造方法。
- 上記pn接合の接合面の短手方向の辺の長さは、その半導体エピタキシャル層を素子分離して形成した個別の半導体素子の、上記方向と略同じ方向の辺の長さよりも広いことを特徴とする請求項20記載の半導体複合装置の製造方法。
- 上記基板または上記第1の基板は、シリコン基板であることを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記基板または上記第2の基板は、ガラス、セラミック、金属、ポリマーのいずれかの材料を含む基板であることを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記基板または上記第1の基板は、半導体ウエハであることを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記基板または上記第2の基板は、プリントヘッドのユニット基板であることを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記半導体薄膜を、その表面から裏面に至るまでエッチングして、素子分離することを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
- 上記半導体薄膜を、その表面から膜厚方向の途中までエッチングして、素子分離することを特徴とする請求項1または2に記載の半導体複合装置の製造方法。
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