JP2007523482A - 半導体チップの積層を備えた半導体素子、および、その製造方法 - Google Patents

半導体チップの積層を備えた半導体素子、および、その製造方法 Download PDF

Info

Publication number
JP2007523482A
JP2007523482A JP2006553424A JP2006553424A JP2007523482A JP 2007523482 A JP2007523482 A JP 2007523482A JP 2006553424 A JP2006553424 A JP 2006553424A JP 2006553424 A JP2006553424 A JP 2006553424A JP 2007523482 A JP2007523482 A JP 2007523482A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor chip
stack
nanoparticles
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006553424A
Other languages
English (en)
Other versions
JP4511561B2 (ja
Inventor
バウアー，ミヒャエル
エングリンク，トーマス
ハイメール，アルフレート
ケスラー，アンゲラ
マーラー，ヨアヒム
ショーベル，ヴォルフガング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2007523482A publication Critical patent/JP2007523482A/ja
Application granted granted Critical
Publication of JP4511561B2 publication Critical patent/JP4511561B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

本発明は、半導体チップ（１，２）の積層（１００）を備えた半導体素子（１４）に関するものであり、半導体チップ積層（１００）における半導体チップ（１，２）が、重なり合って密着して固定、配置されている。半導体チップ（１，２）は、該半導体チップのエッジまで広がるコンタクト面（５）と、半導体チップ側面（１０）の少なくとも１つの上部エッジ（８）から下部エッジ（９）まで延びる導体部分（７）とを有し、上記導体部分は、半導体チップ積層（１００）における半導体チップ（１，２）の上記コンタクト面（５）と電気的に接続している。

Description

発明の詳細な説明
本発明は、半導体チップの積層を備えた半導体素子、および、その製造方法に関するものである。該半導体チップには、導体部分を介して半導体チップの積層に電気的に接続されているコンタクト面がある。
特にデータ格納およびデータ処理を行うためのハードウェアでの密度が増すので、所要面積を縮小した、できる限り小型の半導体モジュールが望まれている。半導体チップおよび／または半導体素子の積層により半導体モジュール積層を形成することが可能である。しかし、最適化するために、積層された半導体モジュールの素子を、面積を縮小するように上下に配線する必要がある。従来から知られている配線についての解決策は、フリップチップ接触部の接続および／またはボンディング接続を用いて行われる。これらの接続は、非常に大きい所要面積を必要とする。他の接続技術は、チップ積層の配線を解決するために、積層される素子間に、再配線したプレートを配置する。これにより、同様に所要面積が増してしまう。このために、積層される素子に周辺条件およびサイズ条件を当てはめることが、通常の解決策となる。この解決策を用いると、半導体素子を形成するために任意の所要面積を有する半導体チップの配線を自在に選択できるようにして、積層することができない。
本発明の目的は、大きさが異なっているにもかかわらず、所要面積を縮小して確実な電気接続を行う、半導体チップの積層を備えた半導体素子を形成することにある。
この目的を、独立請求項の特徴部分によって解決する。本発明の有効な形態を、従属請求項に示す。
本発明では、半導体チップの積層からなる半導体素子が形成される。半導体チップ積層の半導体チップは、重なり合って密着して固定、配置されている。さらに、半導体チップにはコンタクト面がある。該コンタクト面は、半導体チップのエッジ（edge）まで広がっている。さらに、半導体チップの側面（edge sides）の少なくとも１つの上部エッジから下部エッジに導体部分が延びている。これらの導体部分は、半導体チップ積層の複数の半導体チップのコンタクト面を電気的に接続している。
半導体チップ同士を密着して接続させ、積層することにより、所要面積は、半導体チップの厚さに低減される。特に、半導体チップ間のこのような平面的で密着した接続には、わずか数マイクロメートルが必要なだけである。さらに、半導体チップ積層の厚さは、積層された半導体チップを薄くすることにより、さらに薄くなる。半導体チップの活性の（active）上面における各半導体チップのエッジまで、コンタクト面を配置することにより、側面に配置された導体部分が、上部半導体チップのコンタクト面と該上部半導体チップの下に配置された半導体チップのコンタクト面との電気的接触を確実に行うことができる。このために、接続される２つのコンタクト面は、その一方のコンタクト面の真上に他方のコンタクト面が配される必要がない。なぜなら、半導体チップの側面に位置するこれらの導体部分により、上部半導体と下部半導体とのコンタクト面が互いにずれて配置された構造が可能になるからである。
半導体チップの側面に延びている導体部分は、互いに接続されるチップの大きさの選択を自由にすることができる。したがって、本発明の１つの好ましい形態では、半導体チップの大きさは異なっている。この場合、面積の異なる２つのチップの２つのコンタクト面を互いに接続している導体部分は、半導体チップの活性の上面のエッジ領域、または、半導体チップの裏面のエッジ領域に備えられていてもよい。その結果、半導体チップ間で、ほぼ任意に、所望の大きさの違いを実現し、かつ、その大きさの違いが配線経路を用いて克服されるようになる。本発明の他の利点は、面積の大きな半導体チップと面積の小さな半導体チップとを上下方向に交互に積層することもできる点にある。なぜなら、導体部分は、半導体チップの側面と、上面と、その裏面とに沿って任意に延びているからである。
半導体チップのエッジにコンタクト面を備えることにより、半導体チップの側面、したがって半導体素子の側面の上記のような配線を、半導体チップの、覆われていない活性の上面および裏面の配線と共に行うことができる。半導体チップ積層の側面に制限されたこの配線経路の自由度は、半導体チップを、いかなるフリップチップ接触部または接触端子面または再配線したプレートを考慮せずに、最小限の空間の全ての領域に互いに接着、半田付け、または、拡散半田付け（diffusion-soldered）できる従来の解決策よりも有効である。したがって、クロストークが最小化され、寄生インダクタンスを介した信号のフィードバックが阻止された状態の、半導体チップを積層できる。
さらに、半導体チップに応じて、該半導体チップのエッジに位置する半導体チップのコンタクト面の数が異なっていてもよい。次に、同様に、これらの異なる数のコンタクト面を考慮した配線図を示す。
ボンディングワイヤまたはフリップチップ接触部とは違って、導電性の導体部分は、半導体チップのエッジ、半導体の側面、上面、および／または、裏面に付着して配置されている。したがって、ボンディングループ（bonding loops）または例えばフリップチップ接触部による他の間隔によって所要面積が拡大しないので、面積縮小には最適である。したがって、半導体チップの積層を備えた本発明の半導体素子は、特にデータ格納およびデータ処理用のハードウェアにおいて、従来得られなかった最も高密度になっている。
このような配線経路を得るために、該導体部分には、金属製のナノ粒子が充填されており、かつ、該ナノ粒子が導体部分と溶接または溶解されると同時に導電状態になっているプラスチックレジストが、付着している。さらに、こうしてナノ粒子が充填されたプラスチックレジストは、溶媒に溶け、導体部分が生じない位置で、半導体チップの側部エッジと、上面と、側面と、裏面とから溶出される。導体部分を形成するためにナノ粒子を高密度化するために、レーザライター（laser writer）を用いてもよい。該レーザライターは、そのレーザ光線によって、一方ではナノ粒子を高密度化して融合させ（fuse together）、他方では、プラスチックレジストを蒸発させるものである。
プラスチックレジストの特性が同じである場合、フォトリソグラフィーによってパターン形成してもよい。しかし、その後、ナノ粒子を互いに融解させるために、プラスチックが埋設された（plastic-embedded）ナノ粒子によって、配線をもう一度別に処理する必要がある。さらに、積層の側面に位置する単一で単層の配線部分の代わりに、多層からなる再配線した層を備えることもできる。これらの層では、ナノ粒子が充填され、導電性のパターン形成されたプラスチックレジスト層と、該プラスチックレジスト層の間に配置された絶縁層とが、半導体チップの側面において互い違いになっている。したがって、従来のボンディングワイヤ技術または従来のフリップチップ技術によって実現されない複雑な回路パターンを、半導体チップ積層の側面に備えることができる。
半導体チップの積層を備えた半導体素子の製造方法は、次の工程を含んでいる。
まず、コンタクト面が各半導体チップのエッジまで広がった半導体チップを製造する。その後、重なり合うように、半導体チップを密着固定し、積層を形成する。次に、ナノ粒子が充填されたプラスチックレジストからなる層で、この密集した半導体積層を封入することが可能なる。最後に、この外部の封入層をパターンニングし、重なり合って積層された半導体チップのコンタクト面間に、配線部を形成する。
この方法は、特にデータ記憶装置及びデータ処理用のハードウェアに関し、現在最も高いデンシフィケーションが可能になるという利点がある。
この場合、特に、コンタクト面が、半導体チップ上面のエッジ領域に配されておらず、半導体チップのエッジまで広がるように配されている点が有利である。それゆえ、重なり合うように半導体チップを密着固定した後、コンタクト面のこれらのエッジは、ナノ粒子を介して最初に導電層を封入することにより、短絡させることができる。次に、このラインがパターンニングされ、このパターンニングを利用して、全方向自在な３次元配線を実現できる。その結果、半導体チップの積層における半導体チップが異なる大きさであってもよい。そして、従来の半導体積層技術のように、積層における最下部の半導体チップに最上部の半導体チップを配線するために、予め必要な大きさの順序を提供する必要がなくなる。
半導体積層へのナノ粒子が充填されたプラスチックレジストからなる層の形成は、噴霧技術により行われていてもよい。この種の噴霧技術により、比較的均一にナノ粒子が充填されたプラスチックレジストを形成できる。なお、このレジストをパターンニングし導体部分を形成する。
ナノ粒子が充填されたプラスチックレジストをパターンニングするために、プラスチックレジストを蒸発させ、ナノ粒子とともに溶接し配線を形成する一方で、レーザ除去法が用いられる。プラスチックレジストのレーザ除去が起きていない箇所、及びナノ粒子が共に溶接していない箇所ができ、ナノ粒子が充填されたプラスチックレジストは、剥離可能になる、あるいは対応の溶媒により洗浄可能になる。
原理的には、フォトリソグラフィ法により、プラスチックレジストからなるナノ粒子充填層をパターンニングし、配線部を形成することが可能である。例えば、重なり合って積層された半導体チップの側面の大規模なパターンニングを考慮して、投影フォトリソグラフィ法をうまく用いてもよい。
最後に、配線部は、封入及びそれに続く層のパターンニングにより形成するのではなく、始めに、精密注入技術により、半導体積層に選択的に形成することが可能である。この精密注入技術では、ナノ粒子が充填されたプラスチックレジストのファインスチール（数マイクロメートル）が、半導体チップ積層の側面に注入される。これにより、実際、配線部が、半導体チップ積層側面に、描画されることになる。
積層された半導体チップ間の接続密度を増加させる場合、選択的な絶縁層、レーザ除去法のための絶縁層、またはプロセスにおけるフォトリソグラフィ法のための絶縁層に代えて、多層配線部を形成することが可能である。この方法の変形例では、半導体チップ積層における個々の半導体チップのコンタクト面の接続する導体部分の数を、要望どおりに増加させることができる点で有利である。
以上のように、本発明では、最も小さい空間占有で配線し、かつ形状に依存しないチップの大きさで、積層された半導体チップを製造することが可能になる。これにより、費用が掛かる、積層された半導体チップ間のプレート再配線が回避される。同様に、例えばフィリップチップ接続やワイヤボンディング接続のような、中間接続層が、本発明では余分になる。これを受けて、半導体チップのコンタクト面は、半導体チップまで外部へリードされている。このコンタクト面は、容易に、前端、もしくは再配線層に配され、半導体チップの活性上面に形成されていてもよい。
積層される半導体チップは、互いに密着して、連続的に接続される。この密着は、接着剤による接着処理、半田処理、あるいは、拡散半田処理により行われていてもよい。半導体チップ積層として複合されたこのチップは、電気導電金属、または金属被覆されたナノ粒子で充填された溶液に、浸される。また、この溶液は、半導体チップ積層に噴霧されてもよい。そして、その後、上記粒子は、レーザ照射し溶接することでパターンニングされ、配線部が形成されうる。配線にならない余分な粒子溶液は、洗浄する、あるいは適切な溶媒に浸すことにより、除去される。
また、このように、多層再配線構造は、誘電体からなる対応する絶縁層を導入する工程を追加することで、製造され、形成される。同様に、半導体チップの活性上面へ挿通する必要なプレート孔は、レーザ除去により取り外される。そして、続いて、導体接続が形成可能になり、再度ナノ粒子溶液によりパターニングされる。このプロセスの結果、基体チップまたは対応する担体に半導体チップ積層が形成される、もしくは、その外面に外部接続が成される。
半導体チップ積層及びコンタクト面、並びにナノ粒子を含む再配線の保護のために、保護プラスチックキャップが設けられる場合、特に、半導体チップ積層が安定でコンパクトな半導体基体を形成する場合、これまでのモールプロセスよりも安価であり、かつ高い粘度でモールド成形が可能になる。この種の積層では、全ての配線接続が除去される。特に、配線、バンプ接続、またはフィリップ接続のための必要な空間が除去されるので、極薄のハウジングを実現することが可能になる。
本発明について、添付図面に基づいて詳述する。
図１は、本発明の第１実施形態の半導体チップ積層を備えた素子を切断した概略的な断面図を示す。
図２は、本発明の第２実施形態の半導体チップ積層を備えた半導体素子を示す概略的な平面図である。
図３は、本発明の第３実施形態の半導体チップ積層を備えた半導体素子を製造するための重なり合って積層された４つの半導体チップを切断した概略的な断面図を示す。
図４は、ナノ粒子を有する層を備えた半導体チップ積層を封入した（encapsulation）後の図３の半導体チップ積層を示す概略的な断面図である。
図５は、図４に示したナノ粒子を有する層をパターン形成した後の本発明の第３実施形態の半導体素子を示す側面図である。
図１は、本発明の第１実施形態の半導体チップ積層（１００）を備えた半導体素子１４を切断した概略的な断面図である。半導体チップ積層１００は、下部半導体チップ１と、その上に積層された上部半導体チップ２とを備えている。該半導体チップ１、２は、上面１１と、裏面１２と、側面１０とを備えている。本発明の第１実施形態では、集積回路の活性の半導体デバイスを載せた下部半導体チップ１の上面１１は、上部半導体チップ２の裏面１２に密着して接続されている。半導体チップ１、２の上面１１は、コンタクト面５を有している。該コンタクト面５は、半導体チップ１、２の上面１１のエッジ６まで延びている。コンタクト面５を有する該エッジ６を、以下では、上部エッジ８と呼び、半導体チップ１、２の側面１０と裏面１２との間に形成されたエッジを、以下では、下部エッジ９と呼ぶ。半導体チップ１、２からなる積層１００の表面は、絶縁層１６によって覆われており、コンタクト面５の領域の、側面１０と上面１１とに、窓１８を有している。これにより、このコンタクト面のエッジ６にアクセスできる。
コンタクト面５用の窓１８を備えたこの絶縁層１６の上には、ナノ粒子が充填されたプラスチックレジストからなるパターン形成された層１５が形成されている。この層１５は、本発明の本実施形態では、半導体積層１００の下面に接触窓１９を有している。該接触窓１９を介して、ナノ粒子が充填されたプラスチックレジストからなる導電性の層１５にアクセスできる。パターン形成された導電性の層１５の上には、他の絶縁層１７が形成されている。この第２の絶縁層１７の上には、必要であれば、ナノ粒子が充填されたプラスチックレジストからなる他の導電性の層１５を形成でき、したがって、半導体チップ積層１００の半導体チップ１または２の側面１０、上面１１、および、裏面１２を、多層の再配線構造２３によって被覆できる。
導電性の層１５のパターン形成は、例えば図１に示したように半導体チップ積層１００の下面に位置する外部コンタクト面２０が側面１０および上面１１を介して第１半導体チップおよび第２半導体チップのコンタクト面５に接続することができる導体部分７が構成されるように、行われる。この導体部分は、第１絶縁層１６の上に、ナノ粒子が充填されたプラスチックレジストがレーザ除去によって加熱されて形成されることによって生じる。レジスト成分は、導体部分７用のナノ粒子を高密度化している間に、気化する。
このような導体部分７は、半導体チップ積層１００の下面からその上面１１まで延びており、２つの半導体チップ１、２のコンタクト面５は、該２つの半導体チップ１、２をエッチングしなくても、互いに接続している。導体部分７用にパターン形成されていない、ナノ粒子が充填されたプラスチックレジストの領域を、溶液の槽（Losungsbad）の中で溶解し、除去できる。レーザ除去によって、半導体チップ積層１００の下面と、該半導体チップ積層１００の半導体チップ１、２の上面１１と、側面１０とに、適切な導体部分７を実現できる。
半導体チップ積層１００の下面、に位置する接触窓１９は、本実施形態では、（ここでは破線で示している）外部接触部２１を載せることのできる外部コンタクト面２０によって覆われている。本発明をより明確にするために、寸法は縮尺どおりにはしていない。例えば、絶縁層１６と、導電性の層１５と、他の絶縁層１７とからなる領域による半導体チップ積層１００の裏面１２と、側面１０と、上面１１との被覆部の厚さは、ほんの数マイクロメートルである。
半導体チップの厚さは、５０μｍ〜７００μｍである。密着した接続層２２は、ほんの数マイクロメートルの厚さの接着剤を含んでいてもよいし、半田材料を含んでいてもよい。この厚さに対して、半導体チップの面積は、著しく大きく、センチメートル幅の寸法を有していてもよい。これに対して、半導体チップ１、２の活性の上面１１に位置するコンタクト面５の大きさは、同様に、単に数１０μｍであり、ナノ粒子が充填されたプラスチックレジストからなる本発明の導体部分７のゆえに、さらに数平方マイクロメートルに縮小される。これにより、コンタクト面５間のピッチまたはステップサイズが小さい場合に、高密度が得られる。
図２は、本発明の第２実施形態の半導体チップ積層２００を備えた半導体素子２４を示す概略的な平面図である。この平面図は、重なり合って積層された３つの半導体チップ１、２、３を示している。半導体チップ１〜３の上面１１の大きさは、該半導体チップ１から該半導体チップ３へと小さくなっている。これにより、最も上部の半導体チップ３の面積は、最も小さく、最も下部の第１の半導体チップ１の面積は、最も大きい。平面図を用いてこのような半導体チップ積層２００の再配線構造２３を示すために、本実施形態では、下にいくほど大きくなっている半導体チップ１〜３を選択した。この場合、導体部分７は半導体チップの上面１１に部分的に延びており、半導体チップの側面１０に部分的に延びている。
コンタクト面５は、ここでも、半導体チップ１〜３のそれぞれにおいて、エッジ６まで達している。これにより、配線を立体的にすることができる。本発明の再配線構造２３では、最も下部の半導体チップ１から最も上部の半導体チップ３までの半導体チップ１〜３の上面１１の大きさを、必ずしも縮小する必要はない。なぜなら、例えばレーザ除去方法を用いて、図１の半導体チップ１の裏面１２についてすでに示したように、半導体チップの裏面に導体部分７を備えることができるからである。つまり、半導体チップ１〜３は、以下の図に示すように、基本的に、この新しい配線技術を用いた積層順序では、任意の大きさであってもよい。
図３〜図５は、本発明の第３実施形態の半導体チップ積層を備えた半導体素子の製造工程を示している。
図３は、さらに、本発明の第３形態の半導体積層３００を備えた半導体素子３４を製造するための、重なり合って積層された４つの半導体チップ１〜４を切断した概略的な断面図を示している。重なり合って積層された４つの半導体チップ１〜４に関して、最も下部の半導体チップ１は、最も大きな活性の上面１１を有している。半導体チップ２は、その裏面１２にて半導体チップ１に積層されており、半導体チップ１よりも小さな活性の上面１１を有している。
これにより、第３の半導体チップ３は、第２の半導体チップ２の側面１０よりも突き出ている。第３の半導体チップ３の上には、ここでも、よりも小さな活性の上面１１を有する半導体チップ４が配置されている。
半導体チップ１、２、３、４は、接着剤を用いて、接続層２２を介して密着して接続されている。半導体チップ１、３、４の活性の上面１１のコンタクト面５が自在にアクセス可能であると同時に、半導体チップ２のコンタクト面５によって上面１１は覆われているが、本発明では半導体チップ２の側面１０にコンタクト面５が達しているので、該コンタクト面５の側面１０は半導体チップ２とも接触可能である。
このように備えられた半導体チップ積層３００を、導電性の層によって被覆することができる。
図４は、半導体チップ積層３００をナノ粒子を有する層１５によって封入した後の、図３に示した半導体チップ積層３００の概略的な断面図を示している。導電性のナノ粒子が充填されたプラスチックレジストを吹き付けることにより、あるいは、充填されたナノ粒子を有するプラスチックレジストを含んだ槽に半導体チップ積層を浸すことにより、このナノ粒子を有する層１５は、半導体チップ積層３００の全ての外面に吹き付けられる。レジストの早期硬化によって該レジストを乾燥させた後、次に、ナノ粒子を有するこの層１５をパターン形成することができる。
図５は、図４のナノ粒子を有する層１５をパターン形成した後の、半導体素子３４の側面図を示している。本発明の第３実施形態では、半導体素子３４を形成するために半導体チップ積層３００をパターン形成することは、図５に黒く示した痕跡（tracks）に沿ってレーザ光線を誘導することにより、得られた。この工程において、ナノ粒子は溶接するまで互いに接触しており、一方、プラスチックレジストが同時に蒸発している。この工程では、図５の側面図に示したように、様々な配線経路によって半導体チップ１〜４の様々なコンタクト面５を上下または互いに接続している配線２５〜３３が、生じる。特に、図４に示したように、半導体チップ２がその上に配置された半導体チップ３よりも小さいので、半導体チップ積層３００の第２半導体チップ２のコンタクト面５は、パターン形成している間、該コンタクト面５の側面１０に接触されている。したがって、本発明の再配線技術を用いて、コンタクト面５との電気的接続を形成できる。これらのコンタクト面５の断面のみが、配線７との電気接続に用いられる。半導体チップ３の裏面１２に位置する配線７は、半導体チップ１〜４を積層している間、レーザ用の光偏向（deflection optic）手段によって実現される。
この技術によって、ここに示した様々な配線２５〜３３によって示したような、様々な構造を実現することができる。したがって、配線２５、２６、２７によって示したように、配線が分岐するか、または、該配線は、配線２８、３０、３１によって示したように、１本になる。あるいは、さらに、該配線は、例えばこの側面図の配線２９、３２、３３によって示したように、複数の半導体チップ１〜４間に接続を形成するためにのみ用いられる。このような簡単な配線パターンは、比較的安価な製造方法によって製造可能であり、第１に、ナノ粒子を有するプラスチックレジストを用いる、第２に、個々の半導体チップ１〜４のコンタクト面が該半導体チップ１〜４のエッジまで達していることによってのみ、実現できる。
本発明の第１実施形態の半導体チップ積層を備えた素子を切断した概略的な断面図を示す。 本発明の第２実施形態の半導体チップ積層を備えた半導体素子を示す概略的な平面図である。 本発明の第３実施形態の半導体チップ積層を備えた半導体素子を製造するための重なり合って積層された４つの半導体チップを切断した概略的な断面図を示す。 ナノ粒子を有する層を備えた半導体チップ積層を封入した（encapsulation）後の図３の半導体チップ積層を示す概略的な断面図である。 図４に示したナノ粒子を有する層をパターン形成した後の本発明の第３実施形態の半導体素子を示す側面図である。

Claims (16)

  1. 半導体チップ（１，２）の積層（１００）を備えた半導体素子であって、
    半導体チップ積層（１００）における半導体チップ（１，２）が、重なり合って密着して固定、配置されており、
    半導体チップ（１，２）は、該半導体チップのエッジまで広がるコンタクト面（５）と、半導体チップ側面（１０）の少なくとも１つの上部エッジ（８）から下部エッジ（９）まで延びる導体部分（７）とを有し、
    上記導体部分は、半導体チップ積層（１００）における半導体チップ（１，２）の上記コンタクト面（５）と電気的に接続している、半導体素子。
  2. 請求項１に記載の半導体素子であって、
    上記半導体チップ（１，２）は、異なる大きさになっている、半導体素子。
  3. 請求項１または２に記載の半導体素子であって、
    上記半導体チップ（１，２）では、そのエッジ（６）で、コンタクト面（５）の数が異なっている、半導体素子。
  4. 請求項１〜３の何れか１項に記載の半導体素子であって、
    導電性の上記導体部分（７）は、自由に選択された積層順で、半導体チップのエッジ（６）、半導体側面（１０）、半導体上面（１１）、及び／または半導体裏面（１２）に接着して配置されている、半導体素子。
  5. 請求項１〜４の何れか１項に記載の半導体素子であって、
    上記導体部分（７）は、金属ナノ粒子が充填され、かつ導電性を有する接着性プラスチックレジストを含んでいる、半導体素子。
  6. 請求項５に記載の半導体素子であって、
    ナノ粒子が充填された上記プラスチックレジストは、溶媒に溶解可能になっている、半導体素子。
  7. 請求項５また６に記載の半導体素子であって、
    ナノ粒子が充填された上記プラスチックレジストは、レーザ除去により、パターニング可能になっている、半導体素子。
  8. 請求項５〜７の何れか１項に記載の半導体素子であって、
    ナノ粒子が充填された上記プラスチックレジストは、フォトリソグラフィにより、パターニング可能になっている、半導体素子。
  9. 請求項１〜８の何れか１項に記載の半導体素子であって、
    上記半導体チップ積層（１００）は、多層型再配線層を備え、該多層型再配線層では、ナノ粒子が充填され、かつ導電性を有するプラスチックレジストがパターンニングされており、
    半導体チップ（１，２）の側面（６）間に、絶縁層（１６，１７）が配されている、半導体素子。
  10. 半導体チップ（１，２）の積層（１００）を備えた半導体素子の製造方法であって、
    上記方法は、
    コンタクト面（６）が半導体チップ（１，２）のエッジ（６）まで広がった半導体チップ（１，２）を製造する工程と、
    重なり合うように、半導体チップ（１，２）を密着固定し、半導体積層（１００）を形成する工程と、
    ナノ粒子が充填されたプラスチックレジストからなる層（１５）で、半導体積層（１００）を封入する工程と、
    上記の層（１５）をパターンニングし、重なり合って積層された半導体チップ（１，２）のコンタクト面（１５）間に、配線部（７）を形成する工程と、を備えた、方法。
  11. 請求項１０に記載の方法であって、
    半導体積層（１００）を封入するための、プラスチックレジストからなる層（１５）は、噴霧される、方法。
  12. 請求項１０または１１に記載の方法であって、
    プラスチックレジストからなる層（１５）で封入するために、半導体積層（１００）を、ナノ粒子が充填されたプラスチックレジストの槽中に浸す、方法。
  13. 請求項１０〜１２の何れか１項に記載の方法であって、
    ナノ粒子が充填されたプラスチックレジストをパターンニングし、配線部（７）を形成するために、レーザ除去法を用いる、方法。
  14. 請求項１０〜１２の何れか１項に記載の方法であって、
    プラスチックレジストからなるナノ粒子充填層（１５）をパターンニングし、配線部（７）を形成するために、フォトリソグラフィ法を行う、方法。
  15. 請求項１０〜１２の何れか１項に記載の方法であって、
    精密注入技術により、半導体積層（１００）選択的に、配線部（７）を形成する、方法。
  16. 請求項１０〜１５の何れか１項に記載の方法であって、
    半導体積層（１００）に、絶縁層（１６，１７）に代えて多層配線部（７）を形成する、方法。
JP2006553424A 2004-02-18 2005-02-09 半導体チップの積層を備えた半導体素子、および、その製造方法 Expired - Fee Related JP4511561B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102004008135A DE102004008135A1 (de) 2004-02-18 2004-02-18 Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
PCT/DE2005/000215 WO2005081315A2 (de) 2004-02-18 2005-02-09 Halbleiterbauteil mit einem stapel aus halbleiterchips und verfahren zur herstellung desselben

Publications (2)

Publication Number Publication Date
JP2007523482A true JP2007523482A (ja) 2007-08-16
JP4511561B2 JP4511561B2 (ja) 2010-07-28

Family

ID=34877049

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006553424A Expired - Fee Related JP4511561B2 (ja) 2004-02-18 2005-02-09 半導体チップの積層を備えた半導体素子、および、その製造方法

Country Status (5)

Country Link
US (2) US8354299B2 (ja)
EP (1) EP1716595B1 (ja)
JP (1) JP4511561B2 (ja)
DE (2) DE102004008135A1 (ja)
WO (1) WO2005081315A2 (ja)

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009124056A (ja) * 2007-11-19 2009-06-04 Panasonic Corp 半導体チップ及び半導体チップ積層モジュールならびにそれらの製造方法
JP2012511835A (ja) * 2008-12-09 2012-05-24 ヴァーティカル・サーキツツ・インコーポレーテッド 電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続
KR101187214B1 (ko) 2009-03-13 2012-10-02 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8884403B2 (en) 2008-06-19 2014-11-11 Iinvensas Corporation Semiconductor die array structure
US8912661B2 (en) 2009-11-04 2014-12-16 Invensas Corporation Stacked die assembly having reduced stress electrical interconnects
US8999810B2 (en) 2006-10-10 2015-04-07 Tessera, Inc. Method of making a stacked microelectronic package
US9048234B2 (en) 2006-10-10 2015-06-02 Tessera, Inc. Off-chip vias in stacked chips
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9252116B2 (en) 2007-09-10 2016-02-02 Invensas Corporation Semiconductor die mount by conformal die coating
US9305862B2 (en) 2008-03-12 2016-04-05 Invensas Corporation Support mounted electrically interconnected die assembly
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7829438B2 (en) * 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
JP5572089B2 (ja) 2007-07-27 2014-08-13 テッセラ，インコーポレイテッド 適用後パッド延在部を伴う再構成ウエハ積層パッケージング
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
KR101715426B1 (ko) 2009-06-26 2017-03-10 인벤사스 코포레이션 지그재그 구조로 적층된 다이용 전기 인터커넥트
US10811334B2 (en) * 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US10529641B2 (en) 2016-11-26 2020-01-07 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure over interconnect region
US10861763B2 (en) * 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
US10256188B2 (en) 2016-11-26 2019-04-09 Texas Instruments Incorporated Interconnect via with grown graphitic material
US11676880B2 (en) 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US11004680B2 (en) 2016-11-26 2021-05-11 Texas Instruments Incorporated Semiconductor device package thermal conduit

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01140652A (ja) * 1987-11-26 1989-06-01 Sharp Corp 立体型半導体装置
JPH08236690A (ja) * 1995-02-23 1996-09-13 Matsushita Electric Works Ltd 三次元実装モジュール及びその製造方法
JP2000216330A (ja) * 1999-01-26 2000-08-04 Seiko Epson Corp 積層型半導体装置およびその製造方法
JP2001210782A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器
JP2001514449A (ja) * 1997-08-22 2001-09-11 キュービック・メモリー・インコーポレーテッド 熱伝導性エポキシプリフォームによるシリコンセグメントの垂直相互接続方法
JP2003086762A (ja) * 2001-07-04 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003526945A (ja) * 2000-03-15 2003-09-09 シン フイルム エレクトロニクス エイエスエイ スタックにおける電気的相互垂直接続
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847448A (en) * 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
FR2709020B1 (fr) * 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
JP2002216661A (ja) 2001-01-22 2002-08-02 Toshiba Corp シャドウマスク、シャドウマスクの成形方法およびその装置
US20020096760A1 (en) * 2001-01-24 2002-07-25 Gregory Simelgor Side access layer for semiconductor chip or stack thereof
US20020105789A1 (en) * 2001-02-02 2002-08-08 Siliconware Precision Industries Co., Ltd. Semiconductor package for multi-chip stacks
JP2002329836A (ja) 2001-05-02 2002-11-15 Mitsubishi Electric Corp 半導体装置および配線フィルム
US20030006493A1 (en) * 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
US20030038353A1 (en) * 2001-08-23 2003-02-27 Derderian James M. Assemblies including stacked semiconductor devices separated by discrete conductive elements therebetween, packages including the assemblies, and methods
US7524528B2 (en) * 2001-10-05 2009-04-28 Cabot Corporation Precursor compositions and methods for the deposition of passive electrical components on a substrate
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
US6777648B2 (en) * 2002-01-11 2004-08-17 Intel Corporation Method and system to manufacture stacked chip devices
US7998528B2 (en) * 2002-02-14 2011-08-16 Massachusetts Institute Of Technology Method for direct fabrication of nanostructures
KR20040089453A (ko) 2002-03-28 2004-10-21 신꼬오덴기 고교 가부시키가이샤 배선 구조체 및 이의 제조 방법
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01140652A (ja) * 1987-11-26 1989-06-01 Sharp Corp 立体型半導体装置
JPH08236690A (ja) * 1995-02-23 1996-09-13 Matsushita Electric Works Ltd 三次元実装モジュール及びその製造方法
JP2001514449A (ja) * 1997-08-22 2001-09-11 キュービック・メモリー・インコーポレーテッド 熱伝導性エポキシプリフォームによるシリコンセグメントの垂直相互接続方法
JP2000216330A (ja) * 1999-01-26 2000-08-04 Seiko Epson Corp 積層型半導体装置およびその製造方法
JP2001210782A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器
JP2003526945A (ja) * 2000-03-15 2003-09-09 シン フイルム エレクトロニクス エイエスエイ スタックにおける電気的相互垂直接続
JP2003086762A (ja) * 2001-07-04 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048234B2 (en) 2006-10-10 2015-06-02 Tessera, Inc. Off-chip vias in stacked chips
US9899353B2 (en) 2006-10-10 2018-02-20 Tessera, Inc. Off-chip vias in stacked chips
US9378967B2 (en) 2006-10-10 2016-06-28 Tessera, Inc. Method of making a stacked microelectronic package
US8999810B2 (en) 2006-10-10 2015-04-07 Tessera, Inc. Method of making a stacked microelectronic package
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US9824999B2 (en) 2007-09-10 2017-11-21 Invensas Corporation Semiconductor die mount by conformal die coating
US9252116B2 (en) 2007-09-10 2016-02-02 Invensas Corporation Semiconductor die mount by conformal die coating
JP2009124056A (ja) * 2007-11-19 2009-06-04 Panasonic Corp 半導体チップ及び半導体チップ積層モジュールならびにそれらの製造方法
US9305862B2 (en) 2008-03-12 2016-04-05 Invensas Corporation Support mounted electrically interconnected die assembly
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US9508689B2 (en) 2008-05-20 2016-11-29 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8884403B2 (en) 2008-06-19 2014-11-11 Iinvensas Corporation Semiconductor die array structure
JP2012511835A (ja) * 2008-12-09 2012-05-24 ヴァーティカル・サーキツツ・インコーポレーテッド 電気伝導材料のエアゾール・アプリケーションによって形成される半導体ダイ相互接続
KR101187214B1 (ko) 2009-03-13 2012-10-02 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
US9490230B2 (en) 2009-10-27 2016-11-08 Invensas Corporation Selective die electrical insulation by additive process
US8912661B2 (en) 2009-11-04 2014-12-16 Invensas Corporation Stacked die assembly having reduced stress electrical interconnects
US9666513B2 (en) 2015-07-17 2017-05-30 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9859257B2 (en) 2015-12-16 2018-01-02 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board

Also Published As

Publication number Publication date
EP1716595A2 (de) 2006-11-02
US8354299B2 (en) 2013-01-15
WO2005081315A3 (de) 2005-12-15
EP1716595B1 (de) 2008-09-10
DE102004008135A1 (de) 2005-09-22
JP4511561B2 (ja) 2010-07-28
US20130105992A1 (en) 2013-05-02
WO2005081315A2 (de) 2005-09-01
US20100207277A1 (en) 2010-08-19
DE502005005325D1 (de) 2008-10-23

Similar Documents

Publication Publication Date Title
JP4511561B2 (ja) 半導体チップの積層を備えた半導体素子、および、その製造方法
US11901348B2 (en) Semiconductor package and method of manufacturing the semiconductor package
US6740964B2 (en) Semiconductor package for three-dimensional mounting, fabrication method thereof, and semiconductor device
US9627309B2 (en) Wiring substrate
JP6476231B2 (ja) 半導体パッケージおよびその製造方法
CN102468264B (zh) 凸起结构、半导体封装件及其制造方法
US10262967B2 (en) Semiconductor packages
US9627308B2 (en) Wiring substrate
US9510453B2 (en) Package carrier
CN115588651A (zh) 半导体封装件以及其制造方法
JP2002184934A (ja) 半導体装置及びその製造方法
WO2014175133A1 (ja) 半導体装置及びその製造方法
US20220157795A1 (en) Method of fabricating semiconductor package and semiconductor package
US10978431B2 (en) Semiconductor package with connection substrate and method of manufacturing the same
CN104396008A (zh) 半导体封装衬底、使用半导体封装衬底的封装系统及用于制造封装系统的方法
US9036363B2 (en) Devices and stacked microelectronic packages with parallel conductors and intra-conductor isolator structures and methods of their fabrication
US9728507B2 (en) Cap chip and reroute layer for stacked microelectronic module
JP4759981B2 (ja) 電子部品内蔵モジュールの製造方法
TWI723414B (zh) 電子封裝件及其製法
US20140167276A1 (en) Substrate for semiconductor package, semiconductor package using the substrate, and method of manufacturing the semiconductor package
JP2008109138A (ja) 積層チップパッケージ及び該パッケージの製造方法
CN111710672A (zh) 一种半导体封装件及其制备方法
US20230039094A1 (en) Semiconductor package and method of manufacturing semiconductor package
KR20220081919A (ko) 반도체 패키지
KR20100100302A (ko) 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100312

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100406

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100506

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130514

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4511561

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees