KR20100100302A - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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KR20100100302A KR1020090019115A KR20090019115A KR20100100302A KR 20100100302 A KR20100100302 A KR 20100100302A KR 1020090019115 A KR1020090019115 A KR 1020090019115A KR 20090019115 A KR20090019115 A KR 20090019115A KR 20100100302 A KR20100100302 A KR 20100100302A
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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 본딩 패드를 갖는 반도체 칩, 상기 반도체 칩의 상면상에 배치되며 상기 본딩 패드들과 전기적으로 연결된 배선 및 상기 상면상에 배치되며 상기 배선의 측면을 따라 지정된 간격으로 이격된 갭-필 부재를 포함한다. 본 발명에 따르면, 배선 및 갭-필 부재를 반도체 칩 상에 동시에 형성하여 반도체 패키지의 제조 공정수를 크게 감소시킬 뿐만 아니라 갭-필 부재를 제조하는 도중 발생되는 문제점을 감소시킬 수 있는 효과를 갖는다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACAKGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 데이터 저장 용량 및 데이터 처리 속도를 향상시키기 위하여 적어도 2 개의 반도체 칩(또는 반도체 패키지들)들을 적층한 적층 반도체 패키지가 개발되고 있다.
종래 적층 반도체 패키지의 경우, 반도체 칩들 사이의 전기적 연결을 수행하는 공정 및 적층된 반도체 칩들 사이에 갭-필 부재를 채워넣는 공정을 각각 필요로 하고, 이로 인해 적층 반도체 패키지를 제조하기 위한 제조 공정수가 크게 증가되는 문제점을 갖는다.
또한, 종래 적층 반도체 패키지의 경우, 반도체 칩들 사이에 갭-필 부재를 채워넣을 때 갭-필 부재가 반도체 칩들 사이에 완전히 채워지지 않는 문제점을 갖는다.
본 발명의 하나의 목적은 반도체 칩들을 전기적으려 연결하는 공정 및 갭-필 공정을 동시에 수행할 뿐만 아니라 반도체 칩들 사이에 공간 형성을 억제하기에 적합한 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 본딩 패드를 갖는 반도체 칩, 상기 반도체 칩의 상면상에 배치되며 상기 본딩 패드들과 전기적으로 연결된 배선 및 상기 상면상에 배치되며 상기 배선의 측면을 따라 지정된 간격으로 이격된 갭-필 부재를 포함한다.
반도체 패키지의 상기 배선 및 상기 갭-필 부재는 각각 폴리머, 상기 폴리머 내에 분산된 도전성 파티클들 및 상기 폴리머에 혼합된 접착제를 포함한다.
반도체 패키지의 상기 배선 및 상기 갭-필 부재는 동일한 두께를 갖는다.
반도체 패키지는 상기 본딩 패드와 전기적으로 연결되며 상기 반도체 칩의 상기 상면 및 상기 상면과 대향 하는 하면을 관통하는 관통 전극을 더 포함한다.
반도체 패키지의 상기 반도체 칩은 적어도 2 개가 적층된다.
반도체 패키지는 상기 반도체 칩이 실장되는 기판 몸체 및 상기 기판 몸체 상에 배치되며 상기 배선과 전기적으로 연결되는 접속 패드를 포함하는 기판을 더 포함한다.
반도체 패키지의 상기 배선에 포함된 상기 도전성 파티클들은 상기 반도체 칩의 상면과 평행한 방향 및 상기 반도체 칩의 상면에 대하여 수직한 방향을 따라 전기적으로 연결된다.
본 발명에 따른 반도체 패키지의 제조 방법은 본딩 패드를 갖는 반도체 칩을 형성하는 단계 및 상기 반도체 칩의 상면상에 상기 본딩 패드들과 전기적으로 연결된 배선 및 상기 상면상에 배치되며 상기 배선의 측면을 따라 지정된 간격으로 이격된 갭-필 부재를 형성하는 단계를 포함한다.
상기 배선 및 상기 갭-필 부재를 형성하는 단계는 상기 상면 상에 폴리머, 도전성 파티클들, 감광제, 솔벤트 및 접착제를 포함하는 혼합 물질을 도포하여 비도전성 감광층을 형성하는 단계, 상기 비도전성 감광층을 패터닝하여 상기 상면상에 예비 배선 및 상기 예비 배선과 절연된 예비 갭-필 부재를 형성하는 단계 및 상기 예비 배선 및 상기 예비 갭-필 부재에 포함된 상기 솔벤트를 휘발시켜 배선 및 갭-필 부재를 형성하는 단계를 포함한다.
상기 배선 및 상기 갭-필 부재를 형성하는 단계는 상기 상면 상에 폴리머, 도전성 파티클들, 감광제, 솔벤트 및 접착제를 포함하는 혼합 물질을 개구를 갖는 패턴 마스크를 통해 상기 상면에 제공하여 상기 상면상에 예비 배선 및 예비 갭-필 부재를 함께 형성하는 단계 및 상기 예비 배선 및 상기 예비 갭-필 부재에 포함된 상기 솔벤트를 휘발시켜 배선 및 갭-필 부재를 형성하는 단계를 포함한다.
상기 배선 및 상기 갭-필 부재를 형성하는 단계 이후, 상기 배선 및 상기 갭-필 부재를 기판상에 부착하는 단계를 더 포함한다.
본 발명에 따르면, 배선 및 갭-필 부재를 반도체 칩 상에 동시에 형성하여 반도체 패키지의 제조 공정수를 크게 감소시킬 뿐만 아니라 갭-필 부재를 제조하는 도중 발생되는 문제점을 감소시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다. 도 3은 도 1의 II-II' 선을 따라 절단한 단면도이다. 도 4는 도 1의 'A' 부분 확대도이다.
도 1 내지 도 4들을 참조하면, 반도체 패키지(100)는 반도체 칩(10), 배선(20) 및 갭-필 부재(30)를 포함한다.
반도체 칩(10)은, 예를 들어, 직육면체 형상을 갖는다. 반도체 칩(10)은, 상면(1) 및 상면(1)과 대향 하는 하면(2)을 갖는다. 반도체 칩(10)의 상면(1) 상에는 본딩 패드(4)들이 형성된다. 본딩 패드(4)들은 반도체 칩(10)의 상면(1)의 중앙에 2 열로 배치된다.
반도체 칩(10)은 관통 전극(5)들을 더 포함할 수 있다. 본 실시예에서, 각 관통 전극(5)들은 각 본딩 패드(4)들과 대응하는 위치에 배치되며, 각 관통 전극(5)들은 반도체 칩(10)의 상면(1) 및 하면(2)을 관통한다. 각 관통 전극(5)들은 우수한 도전성을 갖는 구리를 포함할 수 있다.
반도체 칩(10)의 상면(1)에는 각 본딩 패드(4)들 및 각 관통 전극(5)들을 노출하는 개구를 갖는 절연막(7)이 배치된다.
배선(20)은 반도체 칩(10)의 상면(1)을 덮는 절연막(7) 상에 배치된다. 배선(20)은 도전성을 갖고, 배선(20)은 각 본딩 패드(4) 및 각 본딩 패드(4)와 대응하는 관통 전극(5)을 전기적으로 연결한다. 배선(20)은, 평면상에서 보았을 때, 라인 형상을 갖는다.
배선(20)은 도전성 파티클(22)들, 폴리머(24) 및 접착제(26)를 포함한다. 도전성 파티클(22)은, 예를 들어, 비드(bead) 형상을 갖고, 폴리머(24)는 각 도전성 파티클(22)들이 움직이지 않도록 도전성 파티클(22)들을 고정하는 역할을 한다. 본 실시예에서, 도전성 파티클(22)들은 폴리머(24)에 의하여 상호 전기적으로 연결되며, 도전성 파티클(22)들은 반도체 칩(10)의 상면(1)과 평행한 방향으로 전기적 신호가 전달된다. 한편, 배선(20)에 포함된 접착제(26)들은 배선(20)이 접착성을 갖도록 한다.
갭-필 부재(30)는 반도체 칩(10)의 상면(1) 상에 배치된다. 갭-필 부재(30)는, 반도체 칩(10)의 상면(1)의 대부분을 덮는다. 본 실시에에서, 갭-필 부재(30)는 배선(20)의 측면에 대하여 동일한 간격으로 이격된다.
본 실시예에서, 갭-필 부재(30)는 도 4에 도시된 바와 같이 도전성 파티 클(22)들, 폴리머(24) 및 접착제(26)를 포함한다. 도전성 파티클(22)은, 예를 들어, 비드 형상을 갖고, 폴리머(24)는 각 도전성 파티클(22)들이 움직이지 않도록 도전성 파티클(22)들을 고정하는 역할을 한다. 본 실시예에서, 도전성 파티클(22)들은 폴리머(24)에 의하여 상호 전기적으로 연결된다. 한편, 갭-필 부재(30)에 포함된 접착제(26)들은 갭-필 부재(30)가 접착성을 갖도록 한다.
본 실시예에서, 배선(20) 및 갭-필 부재(30)는 실질적으로 동일한 두께를 갖고, 배선(20) 및 갭-필 부재(30)는 실질적으로 동일한 물질을 포함할 수 있다.
본 실시예에서, 배선(20) 및 갭-필 부재(30)를 반도체 칩(10)의 상면(1) 상에 함께 배치될 경우, 배선(20) 및 갭-필 부재(30)를 각각 형성할 때에 비하여 제조 공정을 단순화 및 갭-필 부재(30)의 불량을 방지할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5를 참조하면, 도 2에 도시된 반도체 패키지(100)는 적어도 2 개가 적층되고, 각 반도체 패키지(100)의 반도체 칩(10)들 역시 상호 적층된다. 이때, 인접한 반도체 칩(10)들 중 하부 반도체 칩(10)의 배선(20) 및 갭-필 부재(30)에는 상부 반도체 칩(10)의 하면이 배치된다. 하부 및 상부 반도체 칩들은 접착성을 갖는 배선(20) 및 갭-필 부재(30)에 의하여 상호 부착된다. 또한, 하부 및 상부 반도체 칩들에 형성된 관통 전극(5)들은 상호 전기적으로 연결된다.
적층된 반도체 패키지(100)들은 기판(40)에 배치된다. 기판(40)은 플레이트 형상을 갖고, 기판(40)의 상면(41)에는 접속 패드(43)가 배치되고, 기판(40)의 하면(42)에는 볼 랜드(44)가 배치된다. 볼 랜드(44)에는 구 형상의 접속 부재(45)가 접속된다. 접속 패드(43) 및 볼 랜드(44)는 상호 전기적으로 연결된다.
한편, 기판(40) 및 적층된 반도체 패키지(100)들은 몰딩 부재(50)와 전기적으로 연결된다.
본 실시예에서, 적층된 반도체 패키지(100)들 중 상부에 배치된 반도체 패키지(100)의 배선(20) 및 갭-필 부재(30)는 기판(40)의 상면(41) 상에 배치될 수 있다.
도 6 및 도 7은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 6을 참조하면, 반도체 패키지를 제조하기 위하여, 먼저 관통 전극(5) 및 본딩 패드(4)를 갖는 반도체 칩(10)의 상면(1) 상에 예비 배선/갭-필 부재층(35)을 형성한다. 예비 배선/갭-필 부재층(35)은 도 4에 도시된 바와 같이 도전성 파티클(22)들, 폴리머(24), 감광제, 접착제(26)를 포함한다. 이에 더하여 예비 배선/갭-필 부재층(35)은 폴리머(24)를 녹여 유동성을 향상시키기 위한 솔벤트를 더 포함한다. 본 실시예에서, 예비 배선/갭-필 부재층(35)에 포함된 도전성 파티클(22)들은 상호 전기적으로 연결되지 않은 상태이며 따라서, 예비 배선/갭-필 부재층(35)은 도전성을 갖지 않는다. 예비 배선/갭-필 부재층(35)은 스핀 코팅 공정 등에 의하여 반도체 칩(10)의 상면(1) 상에 균일한 두께로 형성된다.
도 7을 참조하면, 예비 배선/갭-필 부재층(35)이 형성된 후, 예비 배선/갭-필 부재층(25)에 포함된 솔벤트의 일부를 휘발시켜 예비 배선/갭-필 부재층(25)을 반 건조 상태로 형성한 후, 예비 배선/갭-필 부재층(25)은 노광 공정 및 현상 공정 을 포함하는 포토 공정에 의하여 패터닝되어, 예비 배선(20a) 및 예비 갭-필 부재(30a)가 함께 형성된다. 본 실시예에서, 예비 배선(20a) 및 예비 갭-필 부재(30a)는 상호 지정된 간격으로 이격되며, 예비 배선(20a) 및 예비 갭-필 부재(30a)는 상호 동일한 두께를 갖는다.
이어서, 예비 배선(20a) 및 예비 갭-필 부재(30a)는 열에 의하여 가열되고 이로 인해 예비 배선(20a) 및 예비 갭-필 부재(30a)에 포함된 솔벤트는 모두 휘발되면서 예비 배선(20a) 및 예비 갭-필 부재(30a)의 부피는 크게 감소되어 도 2에 도시된 바와 같은 배선(20) 및 갭-필 부재(30)가 형성된다. 예비 배선(20a) 및 예비 갭-필 부재(30a)의 부피가 감소됨에 따라 예비 배선(20a) 및 예비 갭-필 부재(30a)에 포함된 도전성 파티클들은 상호 전기적으로 접속된다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 8 및 도 9를 참조하면, 반도체 패키지를 제조하기 위하여, 먼저 관통 전극(5) 및 본딩 패드(4)를 갖는 반도체 칩(10)의 상면(1) 상에는 마스크 패턴(60)이 형성된다. 마스크 패턴(60)은 후술될 배선 및 갭-필 부재를 형성할 부분을 개구하는 개구(62) 및 배선과 갭-필 부재의 경계를 형성할 부분에 배치된 마스크부(64)를 포함한다. 마스크부(64)에 의하여 후술될 배선 및 갭-필 부재는 전기적으로 절연된다.
마스크 패턴(60)이 반도체 칩(10)의 상면(1) 상에 배치된 후, 도 4에 도시된 바와 같이 도전성 파티클(22)들, 폴리머(24), 접착제(26) 및 폴리머(24)를 녹이는 솔벤트를 포함하는 혼합 물질이 마스크 패턴(60)에 제공되어 예비 배선(20a) 및 에비 갭-필 부재층(30b)이 반도체 칩(10) 상에 형성된다. 예비 배선(20a) 및 에비 갭-필 부재(30a)에 포함된 도전성 파티클(22)들은 상호 전기적으로 연결되지 않은 상태이며 따라서, 예비 배선(30a) 및 예비 갭-필 부재층(30b)은 도전성을 갖지 않는다.
예비 배선(20a) 및 예비 갭-필 부재(30a)는 열에 의하여 가열되고 이로 인해 예비 배선(20a) 및 예비 갭-필 부재(30a)에 포함된 솔벤트는 모두 휘발되면서 예비 배선(20a) 및 예비 갭-필 부재(30a)의 부피는 크게 감소되어 도 2에 도시된 바와 같은 배선(20) 및 갭-필 부재(30)가 형성된다. 예비 배선(20a) 및 예비 갭-필 부재(30a)의 부피가 감소됨에 따라 예비 배선(20a) 및 예비 갭-필 부재(30a)에 포함된 도전성 파티클들은 상호 전기적으로 접속된다.
이와 같은 과정을 거쳐 제조된 반도체 패키지(100)는 적어도 2 개가 적층되고, 적층된 반도체 패키지(100)들은 기판 상에 배치되어 적층 반도체 패키지(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 배선 및 갭-필 부재를 반도체 칩 상에 동시에 형성하여 반도체 패키지의 제조 공정수를 크게 감소시킬 뿐만 아니라 갭-필 부재를 제조하는 도중 발생되는 문제점을 감소시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로 부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 도 1의 II-II' 선을 따라 절단한 단면도이다.
도 4는 도 1의 'A' 부분 확대도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6 및 도 7은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.

Claims (11)

  1. 본딩 패드를 갖는 반도체 칩;
    상기 반도체 칩의 상면상에 배치되며 상기 본딩 패드들과 전기적으로 연결된 배선; 및
    상기 상면상에 배치되며 상기 배선의 측면을 따라 지정된 간격으로 이격된 갭-필 부재를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 배선 및 상기 갭-필 부재는 각각 폴리머, 상기 폴리머 내에 분산된 도전성 파티클들 및 상기 폴리머에 혼합된 접착제를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 배선 및 상기 갭-필 부재는 동일한 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 본딩 패드와 전기적으로 연결되며 상기 반도체 칩의 상기 상면 및 상기 상면과 대향 하는 하면을 관통하는 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 반도체 칩은 적어도 2 개가 적층된 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 반도체 칩이 실장되는 기판 몸체; 및
    상기 기판 몸체 상에 배치되며 상기 배선과 전기적으로 연결되는 접속 패드를 포함하는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 배선에 포함된 상기 도전성 파티클들은 상기 반도체 칩의 상면과 평행한 방향 및 상기 반도체 칩의 상면에 대하여 수직한 방향을 따라 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  8. 본딩 패드를 갖는 반도체 칩을 형성하는 단계; 및
    상기 반도체 칩의 상면상에 상기 본딩 패드들과 전기적으로 연결된 배선 및 상기 상면상에 배치되며 상기 배선의 측면을 따라 지정된 간격으로 이격된 갭-필 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제8항에 있어서, 상기 배선 및 상기 갭-필 부재를 형성하는 단계는
    상기 상면 상에 폴리머, 도전성 파티클들, 감광제, 솔벤트 및 접착제를 포함하는 혼합 물질을 도포하여 비도전성 감광층을 형성하는 단계;
    상기 비도전성 감광층을 패터닝하여 상기 상면상에 예비 배선 및 상기 예비 배선과 절연된 예비 갭-필 부재를 형성하는 단계; 및
    상기 예비 배선 및 상기 예비 갭-필 부재에 포함된 상기 솔벤트를 휘발시켜 배선 및 갭-필 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제8항에 있어서, 상기 배선 및 상기 갭-필 부재를 형성하는 단계는
    상기 상면 상에 폴리머, 도전성 파티클들, 감광제, 솔벤트 및 접착제를 포함하는 혼합 물질을 개구를 갖는 패턴 마스크를 통해 상기 상면에 제공하여 상기 상면상에 예비 배선 및 예비 갭-필 부재를 함께 형성하는 단계; 및
    상기 예비 배선 및 상기 예비 갭-필 부재에 포함된 상기 솔벤트를 휘발시켜 배선 및 갭-필 부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제8항에 있어서, 상기 배선 및 상기 갭-필 부재를 형성하는 단계 이후,
    상기 배선 및 상기 갭-필 부재를 기판상에 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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