KR20100005604A - 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법 - Google Patents

버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법 Download PDF

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Abstract

플로팅 게이트를 3차원적으로 배치함으로써 집적도를 높일 수 있는 플래시 메모리소자의 제조방법을 제시한다. 절연막 상에 속이 빈 도넛 모양의 컨트롤 게이트를 형성하는 단계와, 컨트롤 게이트의 측벽에 스페이서 모양의 게이트간절연막을 형성하는 단계와, 스페이서 모양의 게이트절연막 사이를 플로팅 게이트용 도전막으로 채우는 단계와, 플로티 게이트용 도전막이 형성된 결과물 상에 층간절연막을 형성하는 단계와, 플로팅 게이트용 도전막의 중심부를 제거하여 개구부를 형성하는 단계와, 개구부의 내측면에 터널절연막을 형성하는 단계, 및 개구부를 실리콘층으로 매립하여 활성영역을 형성하는 단계를 포함하여 이루어진다.
플래시 메모리, 3차원 플로팅 게이트, 동심원, 버티컬 구조

Description

버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의 제조방법{Method for fabricating flash memory device having vertical floating gate}
본 발명은 플래시 메모리소자의 제조방법에 관한 것으로서, 특히 버티컬(vertical) 구조의 플로팅 게이트를 구비하는 플래시 메모리소자의 제조방법에 관한 것이다.
일반적으로, 데이터를 저장하기 위해 사용되는 반도체 메모리소자는 휘발성(volatile) 메모리소자와 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 휘발성 메모리소자는 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리소자가 폭넓게 사용된다. 이와 같은 불휘발성 메모리소자의 대표적인 예가 일괄 소거가 가능한 플래시(flash) 메모리소자이다.
플래시 메모리소자는, 일반적인 불휘발성 메모리소자와 마찬가지로, 적층 게 이트(stacked gate) 구조를 갖는 셀 트랜지스터들로 이루어진다. 적층 게이트 구조는, 터널산화막, 플로팅 게이트, 게이트간 절연막(IPD; Inter-Poly Dielectric) 및 컨트롤 게이트가 셀 트랜지스터의 채널영역 위에서 순차적으로 적층되는 구조를 의미한다. 이와 같은 적층 게이트 구조의 플래시 메모리소자는 컨트롤 게이트에 소정 크기의 전압을 인가함으로써 게이트간 절연막을 거쳐서 플로팅 게이트에 전압이 인가되는 커플링비(coupling ratio)를 이용한다.
한편, 전자기기의 소형화 및 경량화에 따라 플래시 메모리소자의 경우에도 보다 작은 크기의 셀에 대한 요구가 증가하고 있다. 그러나, 현재의 2차원적 셀 구조로는 이러한 요구에 부응하기가 어려우므로 새로운 셀 구조에 대한 연구가 이루어져야 한다.
본 발명이 이루고자 하는 기술적 과제는 반도체기판에 대해 수직 방향으로 메모리 셀을 구현함으로써 기판 면적에 제한받지 않고 메모리 셀의 집적도를 대폭 높일 수 있는 구조의 플래시 메모리소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명에 따른 플래시 메모리소자의 제조방법은, 절연막 상에 속이 빈 도넛 모양의 컨트롤 게이트를 형성하는 단계와, 컨트롤 게이트의 측벽에 스페이서 모양의 게이트간절연막을 형성하는 단계와, 스페이서 모양의 게이트절연막 사이를 플로팅 게이트용 도전막으로 채우는 단계와, 플로티 게이트용 도전막이 형성된 결과물 상에 층간절연막을 형성하는 단계와, 플로팅 게이트용 도전막의 중심부를 제거하여 개구부를 형성하는 단계와, 개구부의 내측면에 터널절연막을 형성하는 단계, 및 개구부를 실리콘층으로 매립하여 활성영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트간절연막을 형성하는 단계는, 상기 컨트롤 게이트가 형성된 절연막 상에 유전체막을 형성하는 단계, 및 상기 절연막 및 컨트롤 게이트의 상부 표면이 노출되도록 상기 유전체막을 평탄화하는 단계를 포함할 수 있다. 상기 유전체막은 산화막/질화막/산화막 구조로 형성할 수 있다.
상기 스페이서 형태의 게이트간절연막 사이에 플로팅 게이트용 도전막을 매립하는 단계는, 상기 게이트간절연막이 형성된 결과물 상에 도전막을 증착하는 단 계, 및 상기 게이트간절연막의 표면이 노출되도록 상기 도전막에 대해 평탄화 공정을 실시하는 단계를 포함할 수 있다.
상기 활성영역을 형성하는 단계는, 상기 개구부 내에 반도체층을 형성하는 단계, 및 상기 반도체층에 대해 평탄화 공정을 실시하는 단계를 포함할 수 있다.
상기 반도체층은 실리콘 에피택셜층을 성장시키거나, 폴리실리콘막을 증착하여 형성할 수 있다.
상기 도전막이 형성된 결과물 상에 층간절연막을 형성하는 단계 후에, 상기 컨트롤 게이트, 게이트간절연막, 플로팅 게이트, 터널절연막 및 층간절연막을 형성하는 단계를 일정 횟수 반복하여 다층 구조로 형성하는 단계를 더 포함할 수 있다.
상기 컨트롤 게이트, 게이트간절연막, 플로팅 게이트, 터널절연막 및 층간절연막을 형성하는 단계는, 하나의 셀 스트링에 연결된 메모리 셀의 수만큼 반복할 수 있다.
본 발명에 따르면, 셀 스택을 3차원 수직 구조로 구성함으로써 플래시 메모리소자의 집적도를 증가시킬 수 있다. 즉, 원하는 캐패시턴스를 구현하기 위여 메모리 셀이 차지하는 면적을 줄일 수 있다. 그리고, 활성영역을 원기둥 모양으로 구성함으로써 활성영역 간의 분리가 보다 효과적으로 이루어져 숏 채널 효과를 방지할 수 있다. 또한, 셀 스택을 동심원 모양으로 구성함으로써 같은 크기에서 보다 큰 활성영역 폭을 구현할 수 있으면 셀 스택을 수직으로 쌓아 충분한 활성영역 길이를 확보할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
도 1은 본 발명에 따른 3차원 구조의 플로팅 게이트를 구비하는 플래시 메모리소자를 도시한 입체도이고, 도 2는 평면 및 단면을 나타낸 도면이다.
도 1 및 도 2를 참조하면, 원기둥 모양의 활성영역(100)을 중심으로 터널절연막(110), 플로팅 게이트(120), 게이트간절연막(130) 및 컨트롤 게이트(140)가 동심원을 이루면서 배치된다. 특히, 도 1에 도시된 바와 같이, 활성영역(100)은 원기둥 모양을 이루고 있으나, 터널절연막(110), 플로팅 게이트(120), 게이트간절연막(130) 및 컨트롤 게이트(140)가 동심원 모양으로 배치되어 이루어진 각각의 게이트 패턴들은 활성영역과는 달리, 층간절연막(도시되지 않음)에 의해 여러 개의 층으로 분리되어 있다. 이렇게 하나의 원기둥 모양의 활성영역(100)을 공유하면서 층간절연막에 의해 분리된 게이트 패턴들이 하나의 셀 스트링을 이루게 된다. 따라서, 하나의 셀 스트링에 연결된 메모리 셀들은 원기둥 모양의 활성영역에 형성된 소스(도시되지 않음) 및 드레인을 공유하게 된다.
이와 같이, 셀 스택들을 3차원 수직 구조로 구성함으로써 플래시 메모리소자의 집적도를 증가시킬 수 있다. 즉, 원하는 캐패시턴스를 구현하기 위여 메모리 셀 이 차지하는 면적을 줄일 수 있다. 도 2에서 플로팅게이트(120)의 커플링 비(coupling ratio)는 Ro/Ra와 같고, 플로팅 게이트의 캐패시턴스는 n(Ro2 -Rf 2)가 된다.
그리고, 활성영역을 원기둥 모양으로 구성함으로써 활성영역 간의 분리가 보다 효과적으로 이루어져 숏 채널 효과를 방지할 수 있다. 또한, 셀 스택을 동심원 모양으로 구성함으로써 같은 크기에서 보다 큰 활성영역 폭을 구현할 수 있으면 게이트 패턴을 수직으로 쌓아 충분한 활성영역 길이를 확보할 수 있게 된다.
도 3 내지 도 8은 본 발명에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 3을 참조하면, 활성영역이 정의된 반도체기판(200) 상에 절연막(210)을 형성한 후, 절연막(210) 상에 도전층을 증착한다. 상기 도전층은 예를 들면 불순물이 도핑된 폴리실리콘막을 화학기상증착(CVD) 방법으로 증착하여 형성할 수 있다.
상기 도전층 위에 게이트 패터닝을 위한 하드마스크(도시되지 않음)를 형성한다. 하드마스크(미도시)는 게이트를 입체적으로 구현하기 위하여 도 1 및 도 2에 도시된 바와 같이 원형으로 형성한다. 다음에, 하드마스크를 마스크로 하여 상기 도전층을 이방성 식각하여 속이 빈 도넛 모양의 컨트롤 게이트(212)를 형성한다.
도 4를 참조하면, 컨트롤 게이트(212)가 형성된 결과물 상에 게이트간절연막(214)을 형성한다. 게이트간절연막(214)은 예컨대 산화막/질화막/산화막을 차례로 적층하여 ONO 구조로 형성할 수 있다. 다음에, 상기 게이트간절연막(214)에 대 해 에치백 등의 식각공정을 실시하여 컨트롤 게이트(212)의 상부 및 컨트롤 게이트(212)의 내부 바닥에 형성되어 있는 게이트간절연막을 제거한다. 그러면, 도시된 바와 같이, 도넛 모양의 컨트롤 게이트(212)의 내벽 및 외벽을 감싸는 스페이서 모양의 게이트간절연막(214)이 형성된다.
도 5를 참조하면, 게이트간절연막(214)이 형성된 결과물 상에 플로팅 게이트용 도전막, 예를 들어 불순물이 도핑된 폴리실리콘막을 형성한다. 이때, 컨트롤 게이트(212) 사이가 충분히 매립되고 컨트롤 게이트를 덮도록 충분한 두께로 형성한다. 다음에, 상기 플로팅 게이트용 도전막에 대해 컨트롤 게이트(212)의 표면이 노출되도록 화학적기계적연마(CMP)와 같은 평탄화 공정을 수행하여 플로팅 게이트(216)를 형성한다. 그러면 컨트롤 게이트(212)와 플로팅 게이트(216)가 전기적으로 분리된다.
도 6을 참조하면, 결과물의 전면에 예를 들어 산화막과 같은 절연막을 증착하여 층간절연막(220)을 형성한다. 이 층간절연막(220)은 하층의 컨트롤 게이트 및 상층의 컨트롤 게이트, 그리고 하층의 플로팅 게이트와 상층의 플로팅 게이트가 서로 분리되도록 하는 역할을 한다.
상기 층간절연막(220) 위에, 상기 하층의 컨트롤 게이트, 게이트간 절연막 및 플로팅 게이트 형성공정을 다시 반복한다. 즉, 상기 층간절연막(220) 위에 도전층을 증착, 에치백하여 상층의 컨트롤 게이트(222)를 형성한 다음, 상기 컨트롤 게이트의 내, 외벽에 스페이서 형태의 ONO막을 형성하여 게이트간 절연막(224)을 형성한다. 이어서, 플로팅 게이트용 도전막을 증착한 다음 CMP 공정을 실시하면, 하 층의 구조와 동일하게 플로팅 게이트(226)를 갖는 상층 구조가 형성된다.
이렇게 도 3 내지 도 5의 공정을 반복하여 실시하는데, 셀 스트링에 연결된 메모리 셀의 수만큼, 즉 8회, 16회, 32회, 64회 등 반복하여 실시하면, 원하는 층 수의 구조를 형성할 수 있다. 본 실시예에서는 4층 구조를 예시적으로 나타내었다. 원하는 층 수의 구조를 형성한 다음에는, 전면에 층간절연막(230)을 형성한다.
도 7을 참조하면, 활성영역을 한정하는 마스크를 사용하여 사진공정을 실시하여 상기 층간절연막(230) 위에 활성영역을 정의하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴은 도 2에 도시된 바와 같이 원가둥 모양의 플로팅 게이트(도 2의 120) 내부의 원형 영역을 노출시키는 모양으로 형성한다. 다음에, 이 포토레지스트 패턴을 마스크로 하여 다층으로 적층된 층간절연막 및 플로팅 게이트들을 차례로 식각한다. 그러면, 플로팅 게이트의 내부가 제거되어 개구부(240)를 갖는 도넛 형태가 된다.
도 8을 참조하면, 플로팅 게이트의 내부가 식각된 결과물 상에, 예를 들어 산화막을 증착한 다음 에치백을 실시하여 터널절연막(250)을 형성한다. 이때, 반도체기판(200)의 표면 및 최상층 층간절연막(230) 상부의 터널절연막은 제거되고 도 7에서 형성된 개구부(240)의 측벽에만 터널절연막(250)이 스페이서 모양으로 형성된다.
다음, 터널절연막이 형성된 개구부에 활성영역(260)을 형성한다. 상기 활성영역(260)은 예를 들어 에피택셜 성장방법으로 단결정 실리콘층을 성장시켜 형성하거나, 폴리실리콘막을 증착하여 형성할 수 있다. 그 외에도, 잘 알려진 여러 가지 방법으로 활성영역을 형성할 수 있다. 다음에, 최상부 층간절연막(230)의 표면에 형성된 실리콘층을 제거하여 활성영역 사이를 분리시킨다.
이와 같이 본 발명에 따르면, 셀 스택을 3차원 수직 구조로 구성함으로써 플래시 메모리소자의 집적도를 증가시킬 수 있으며, 활성영역을 원기둥 모양으로 구성함으로써 활성영역 간의 분리가 보다 효과적으로 이루어져 숏 채널 효과를 방지할 수 있다. 또한, 셀 스택을 동심원 모양으로 구성함으로써 같은 크기에서 보다 큰 활성영역 폭을 구현할 수 있으면 셀 스택을 수직으로 쌓아 충분한 활성영역 길이를 확보할 수 있게 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1은 본 발명에 따른 3차원 구조의 플로팅 게이트를 구비하는 플래시 메모리소자의 입체도이다.
도 2는 본 발명에 따른 3차원 구조의 플로팅 게이트를 구비하는 플래시 메모리소자의 평면도 및 단면도이다.
도 3 내지 도 8은 본 발명에 따른 플래시 메모리소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

Claims (8)

  1. 기판 상에 형성된 절연막 상에 속이 빈 도넛 모양의 컨트롤 게이트를 형성하는 단계;
    상기 컨트롤 게이트의 내측벽에 스페이서 모양의 게이트간절연막을 형성하는 단계;
    상기 스페이서 형태의 게이트간절연막 사이에 플로팅 게이트용 도전막을 매립하는 단계;
    상기 플로팅게이트용 도전막이 형성된 결과물 상에 층간절연막을 형성하는 단계;
    상기 플로팅 게이트용 도전막의 중심부를 제거하여 개구부를 형성하는 단계;
    상기 개구부의 내측면에 터널절연막을 형성하는 단계; 및
    상기 터널절연막이 형성된 상기 개구부를 반도체층으로 매립하여 활성영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
  2. 제1항에 있어서,
    상기 게이트간절연막을 형성하는 단계는,
    상기 컨트롤 게이트가 형성된 상기 절연막 상에 유전체막을 형성하는 단계, 및
    상기 절연막 및 컨트롤 게이트의 상부 표면이 노출되도록 상기 유전체막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
  3. 제2항에 있어서,
    상기 유전체막은 산화막/질화막/산화막 구조로 형성하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
  4. 제1항에 있어서,
    상기 스페이서 형태의 게이트간절연막 사이에 플로팅 게이트용 도전막을 매립하는 단계는,
    상기 게이트간절연막이 형성된 결과물 상에 도전막을 증착하는 단계, 및
    상기 게이트간절연막의 표면이 노출되도록 상기 도전막에 대해 평탄화 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
  5. 제1항에 있어서,
    상기 활성영역을 형성하는 단계는,
    상기 개구부 내에 반도체층을 형성하는 단계, 및
    상기 반도체층에 대해 평탄화 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
  6. 제5항에 있어서,
    상기 반도체층을 형성하는 단계는,
    실리콘 에피택셜층을 성장시키는 단계 또는 폴리실리콘막을 증착하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
  7. 제1항에 있어서,
    상기 플로팅 게이트용 도전막이 형성된 결과물 상에 층간절연막을 형성하는 단계 후에,
    상기 컨트롤 게이트, 게이트간절연막, 플로팅 게이트, 터널절연막 및 층간절연막을 형성하는 단계를 일정 횟수 반복하여 다층 구조로 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
  8. 제7항에 있어서,
    상기 컨트롤 게이트, 게이트간절연막, 플로팅 게이트, 터널절연막 및 층간절연막을 형성하는 단계는, 하나의 셀 스트링에 연결된 메모리 셀의 수만큼 반복하는 것을 특징으로 하는 플래시 메모리소자의 제조방법.
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