JP2004247356A

JP2004247356A - 半導体装置

Info

Publication number: JP2004247356A
Application number: JP2003032757A
Authority: JP
Inventors: Yasuyuki Ishii; 泰之石井
Original assignee: Renesas Technology Corp; Hitachi ULSI Systems Co Ltd
Current assignee: Renesas Technology Corp; Hitachi Solutions Technology Ltd
Priority date: 2003-02-10
Filing date: 2003-02-10
Publication date: 2004-09-02
Anticipated expiration: 2023-02-10
Also published as: JP4206279B2

Abstract

【課題】電流量を向上できる半導体装置を提供する。また、原価低減および動作スピード向上を図ることができる半導体装置を提供する。
【解決手段】メモリゲート電極３、コントロールゲート電極４、ソース領域５およびドレイン領域６を有する半導体装置において、メモリゲート電極３およびコントロールゲート電極４が延伸する方向の幅であって、メモリゲート電極３に隣接するソース領域５の幅Ｘをコントロールゲート電極４に隣接するドレイン領域６の幅Ｙに比べて長くする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に電流不足に陥っている半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性半導体装置は、オンボードでプログラムの書き換えができることから、製品の開発期間の短縮、開発効率の向上が可能になるほか、少量多品種製品への対応、仕向け先別チューニングなどの用途に応用が広がっている。特に近年では、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）内蔵マイコンへのニーズが大きい。
【０００３】
これまで、電気的に書き換え可能な不揮発性半導体装置としては、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭが主に使用されていた。
【０００４】
しかし、ポリシリコン膜を電荷蓄積膜としたＥＥＰＲＯＭでは、ポリシリコン膜を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積膜が導体であるため、異常リークにより電荷蓄積膜に貯えられた電子がすべて抜け出てしまう問題点を持っている。特に今後微細化が進み集積度が向上してくると、この問題がより顕著になってくると考えられる。
【０００５】
そこで、電荷蓄積膜としてポリシリコン膜ではなく窒化シリコン膜（Ｓｉ_３Ｎ_４）を電荷蓄積膜とするＭＮＯＳ（ＭｅｔａｌＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造およびＭＯＮＯＳ（ＭｅｔａｌＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造がある。この構造の場合、電子は、絶縁体である窒化シリコン膜のトラップ中に蓄積されるため、電荷蓄積膜のどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜に蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる（例えば、特許文献１または特許文献２参照）。
【０００６】
【特許文献１】
特開２００２−２３１８３０号公報（第４頁、図１）
【０００７】
【特許文献２】
特開２００２−２３１８３１号公報（第５頁、図１）
【０００８】
【発明が解決しようとする課題】
上記した従来技術で示したようにデータ保持の信頼性を向上すべく、ＭＯＮＯＳ型素子およびＭＯＮＯＳ型素子を利用したメモリアレイが使用される。
【０００９】
図１６にＭＯＮＯＳ型素子を上部から眺めた略平面図を示す。図１６において、ＭＯＮＯＳ型素子は、半導体基板１００の素子分離層１０１以外の場所に形成されており、メモリゲート電極１０２およびコントロールゲート電極１０３を有している。メモリゲート電極１０２の脇側には、電子を供給するソース領域１０４が形成されている。一方、コントロールゲート電極１０３の脇側には、ソース領域１０４から供給された電子を集めるドレイン領域１０５が形成されている。ここで、メモリゲート電極１０２およびコントロールゲート電極１０３が延伸する方向、すなわち図１６のｙ方向におけるソース領域１０４の幅Ｘとドレイン領域１０５の幅Ｙは、同一幅で形成されている。
【００１０】
また、図１７にＭＯＮＯＳ型素子を使用したメモリアレイを上部から眺めた略平面図を示す。図１７を見て分かるように、メモリゲート電極１０２およびコントロールゲート電極１０３が、図１７のｙ方向に所定の間隔をおいて延伸している。図１７のｙ方向にはメモリセルが３つ並んでおり、それぞれのメモリセルは、共通のソース領域１０４で電気的に接続されている。また、それぞれのメモリセルには、コントロール電極１０３の脇側にドレイン領域１０５が形成されている。上記した構造を有するメモリセルにおいて、図１７のｙ方向におけるソース領域１０４の幅Ｘ（この幅Ｘは、メモリゲート電極１０２に隣接する幅を示している。）とドレイン領域１０５の幅Ｙが同一幅で形成されている。すなわち、各メモリセルにおいては、共通のソース領域１０４からＬ字のソース領域１０４が引き出されており、その幅がドレイン領域１０５の幅と同一になっている。言い換えれば、ドレイン領域１０５の幅とソース領域１０４の幅が同一になるようにレイアウトされている（Ａｃｔｉｖｅ層の定義が一つの四角で行なわれている）。
【００１１】
しかし、上記したＭＯＮＯＳ型素子およびＭＯＮＯＳ型素子を利用したメモリセルにおいては、サイズの縮小に伴って、ソース領域１０４からドレイン領域１０５に流れる電子量が少なくなるという問題点がある。すなわち、ドレイン領域１０５からソース領域１０４に流れる電流量が少なくなるという問題点がある。
【００１２】
本発明の目的は、電流量を向上できる半導体装置を提供することにある。
【００１３】
また、本発明の他の目的は、原価低減および動作スピード向上を図ることができる半導体装置を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
本発明は、（ａ）半導体基板の第１領域上に形成されたソース領域と、（ｂ）前記半導体基板の第２領域上に形成されたドレイン領域と、（ｃ）前記ソース領域と前記ドレイン領域の間にあって、前記ソース領域に隣接する第１半導体領域と、（ｄ）前記第１半導体領域上に形成された第１ゲート絶縁膜と、（ｅ）前記第１ゲート絶縁膜上に形成された電荷蓄積膜と、（ｆ）前記電荷蓄積膜上に形成された第２ゲート絶縁膜と、（ｇ）前記第２ゲート絶縁膜上に形成された第１ゲート電極と、（ｈ）前記ソース領域と前記ドレイン領域の間にあって、前記第１半導体領域および前記ドレイン領域に隣接する第３領域上に形成された第３ゲート絶縁膜と、（ｉ）前記第３ゲート絶縁膜上に形成された第２ゲート電極とを有するセルを複数備え、前記ソース領域が、所定方向に並んでいる前記セル間で電気的に接続されている半導体装置において、前記第１ゲート電極および前記第２ゲート電極が延伸する方向の幅であって、前記第１ゲート電極に隣接する前記ソース領域の幅が、前記第２ゲート電極に隣接する前記ドレイン領域の幅より長いことを特徴とするものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
本実施の形態１は、例えば半導体基板の所定領域上に形成されたＭＯＮＯＳ型素子に本発明を適用したものである。
【００１９】
図１は、本実施の形態１におけるＭＯＮＯＳ型素子を示した略平面図である。図１において、半導体基板の所定領域１上には、素子分離層２以外の部分にＭＯＮＯＳ型素子が形成されている。ＭＯＮＯＳ型素子は、図１においてはメモリゲート電極３、コントロールゲート電極４、ソース領域５およびドレイン領域６より構成されている。なお、図１においては、サイドスペーサは省略してある。
【００２０】
メモリゲート電極（第１ゲート電極）３は、メモリゲート電極３下にある電荷蓄積膜（図示せず）に電子を注入する書き込み動作や、電荷蓄積膜に蓄積された電子をメモリゲート電極３に引き出す消去動作を行なう際に使用される。
【００２１】
コントロールゲート電極（第２ゲート電極）４は、読み出し動作を行なう際に使用されるものである。すなわち、コントロールゲート電極４に電圧を印加した場合、メモリゲート電極３下にある電荷蓄積膜に電子が注入されているか否かによってソース領域５からドレイン領域６に流れる電子が異なるため、読み出し動作を行なうことができる。
【００２２】
ソース領域５は、電子を供給するものであり、図示はしないがソース電極に電気的に接続されている。一方、ドレイン領域６は、電子を集積するものであり、図示はしないがドレイン電極に電気的に接続されている。
【００２３】
図１に示すｙ方向において、ソース領域５の幅はＸであり、ドレイン領域６の幅はＹである。また、メモリゲート電極３下にあって、ソース領域５に隣接する抵抗領域の幅もソース領域５の幅と同じくＸにしてある。ここで、ソース領域５の幅Ｘは、ドレイン領域６の幅Ｙに比べて大きくなるようにレイアウトされている。このように電子の供給源であるソース領域５の幅Ｘを広げることにより、電子の供給量を増やすことができる。したがって、ソース領域５からドレイン領域６へ流れる電子量を増加させることができる。また、メモリゲート電極３下の抵抗領域の幅も広げてあるため、シート抵抗の値（抵抗領域の抵抗値）を縮小することができ、ソース領域５からドレイン領域６へ流れる電子量を増加させることができる。このように、ソース領域５とドレイン領域６とを非対称レイアウトとすることで、ソース領域５からドレイン領域６へ流れる電子量を増加させることができる。言い換えれば、同一電流を流すためのＭＯＮＯＳ型素子のサイズを縮小することができる。
【００２４】
このようにして、電流量を増加させることができるため、例えば容量素子をチャージする時間を短縮できる。したがって、本実施の形態１におけるＭＯＮＯＳ型素子を使用した半導体製品の動作スピード向上や動作マージンを大きくとることができる。また、同一電流を流すためのＭＯＮＯＳ型素子のサイズを縮小できるため、原価低減を図ることができる。
【００２５】
次に、図２は、図１のＡ−Ａ断面で切断した要部断面図を示し、図３は、図１のＢ−Ｂ断面で切断した要部断面図を示す。
【００２６】
図２において、ＭＯＮＯＳ型素子は、半導体基板の所定領域１上であって、２つの素子分離層２で挟まれた領域に形成されている。
【００２７】
半導体基板は、例えばＰ型不純物を導入したシリコンよりなる。この半導体基板の所定領域１内であって、１つの素子分離層２に隣接する領域には、ソース領域５が形成され、もう一つの素子分離層２に隣接する領域には、ドレイン領域６が形成されている。
【００２８】
ソース領域５およびドレイン領域６は、Ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）が相対的に高濃度になるように注入されており、ソース領域５の一部である領域５ａには、Ｎ型不純物が相対的に低濃度になるように注入されている。同様に、ドレイン領域６の一部である領域６ａには、Ｎ型不純物が相対的に低濃度になるように注入されている。
【００２９】
領域５ａに隣接する領域には、Ｎ型不純物を注入した第１半導体領域７が形成されており、この第１半導体領域７上には、第１ゲート絶縁膜３ａが形成されている。この第１ゲート絶縁膜３ａは、例えば酸化シリコン膜より形成されている。
【００３０】
第１ゲート絶縁膜３ａ上には、電子を蓄積するための電荷蓄積膜３ｂが形成されている。この電荷蓄積膜３ｂは、例えば窒化シリコンより形成されている。このようにＭＯＮＯＳ構造では、電荷蓄積膜３ｂに導電性を有するポリシリコンではなく絶縁性を有する窒化シリコンで形成されている。したがって、電子は、絶縁体である窒化シリコン膜のトラップ中に蓄積されるため、電荷蓄積膜３ｂのどこか一部に欠陥が生じて異常リークが起きても、電荷蓄積膜３ｂに蓄積された電子がすべて抜け出てしまうことがない。このため、データ保持の信頼度を向上させることができる利点がある。
【００３１】
次に、電荷蓄積膜３ｂ上には、第２ゲート絶縁膜３ｃが形成されている。この第２ゲート絶縁膜３ｃは、例えば酸化シリコンより形成されている。さらに、第２ゲート絶縁膜３ｃ上には、メモリゲート電極（第１ゲート電極）３が形成されている。このメモリゲート電極３は、例えば不純物を導入したポリシリコン膜より形成されるが、ポリシリコン膜に不純物を成膜後に添加して導電性を高めた膜や金属材料より形成してもよい。
【００３２】
次に、半導体基板の第１半導体領域７とドレイン領域６に挟まれた第３領域上には、第３ゲート絶縁膜４ａが形成されている。この第３ゲート絶縁膜４ａは、図２に示すようにメモリゲート電極３の側面および上面の一部にも形成されている。第３ゲート絶縁膜４ａは、例えば酸化シリコンより形成される。第３ゲート絶縁膜４ａ上には、コントロールゲート電極（第２ゲート電極）４が形成されており、このコントロールゲート電極４は、前述したメモリゲート電極３と同様に例えば不純物を導入したポリシリコン膜より形成されるが、金属膜などより形成してもよい。
【００３３】
なお、メモリゲート電極３の側面には例えば酸化シリコンよりなるサイドスペーサ８が形成され、コントロールゲート電極４の側面には同様に酸化シリコンよりなるサイドスペーサ９が形成されている。
【００３４】
上記のように構成されたＮＯＭＯＳ型素子においては、まず半導体基板内の領域であって、メモリゲート電極３下の領域にある抵抗領域がある。次に、半導体基板内の領域であって、メモリゲート電極３下には電荷蓄積膜３ｂに電荷を溜めて反転層を形成するため、ホットエレクトロンを形成する書き込み領域がある。そして、半導体基板内の領域であって、コントロールゲート電極４下には、チャネルが形成されるチャネル領域がある。すなわち、ＮＯＭＯＳ型素子において、ソース領域５から供給された電子は、抵抗領域、書き込み領域およびチャネル形成領域の３領域を経てドレイン領域６に到達することになる。
【００３５】
次に、図１のＢ−Ｂ断面で切断した要部断面図を図３に示す。図３は、図２における断面図とほぼ同様であるが、コントロールゲート電極４の左側に隣接するドレイン領域６がない点が異なる点である。これは、メモリゲート電極３およびコントロールゲート電極４が延伸する方向（図１のｙ方向）におけるソース領域５の幅Ｘとドレイン領域６の幅Ｙが異なるためである。すなわち、ソース領域５の方がドレイン領域６より大きいため、Ｂ−Ｂ断面においてはドレイン領域６が存在しない。
【００３６】
本実施の形態１におけるＭＯＮＯＳ型素子は、上記のように構成されており、以下に動作について簡単に説明する。
【００３７】
まず書き込み動作について説明する。図１において例えばドレイン領域６となる０Ｖにし、ソース領域５に６Ｖを印加するとともに、コントロールゲート電極４にＶｃｃを、メモリゲート電極３に１０Ｖを印加する。すると、ドレイン領域６を流れ出た電子は、加速して、第３ゲート絶縁膜４ａ直下に形成されたチャネル領域を通過する。そして、電子は、第１半導体領域７に入る近傍（書き込み領域）で、エネルギーの高いホットエレクトロンとなり第１ゲート絶縁膜３ａによる障壁を乗り越え、電荷蓄積膜３ｂに注入される。このようにして、書き込み動作が行われる。
【００３８】
次に、消去動作について説明する。図２において例えばソース領域５およびドレイン領域を０Ｖにするとともに、コントロールゲート電極４を０Ｖ、メモリゲート電極３に１２Ｖを印加する。すると、電荷蓄積膜３ｂ内に電界が発生し、電荷蓄積膜３ｂ内に蓄積されていた電子が、メモリゲート電極３に引き抜かれ、消去動作が完了する。
【００３９】
次に、読み込み動作について説明する。図２において、例えばソース領域５を０Ｖにし、ドレイン領域６にＶｃｃの電圧を印加するとともに、メモリゲート電極３を０Ｖ、コントロールゲート電極４をＶｃｃにする。すると、電荷蓄積膜３ｂに電荷が蓄積されているか否かによって、ソース領域５からドレイン領域６に電流が流れたり、流れなかったりする。このようにして、読み込み動作を行なうことができる。
【００４０】
前述した読み込み動作のように電流を流す場合、本実施の形態１におけるＭＯＮＯＳ型素子によれば、メモリゲート電極３およびコントロールゲート電極４が延伸する方向におけるソース領域５の幅をドレイン領域６の幅より大きくしたため、電子供給量を大きくすることができる。言い換えればＭＯＮＯＳ型素子に流す電流量を大きくすることができる。したがって、動作スピードの向上および動作マージンを大きくとれる効果が得られる。
【００４１】
（実施の形態２）
本実施の形態２は、例えばメモリセルにＭＯＮＯＳ型素子を利用したメモリアレイに本発明を適用したものである。
【００４２】
図４は、本実施の形態２におけるメモリアレイを上部から眺めた略平面図である。また、図５は、図４において破線で示された円状領域１０を拡大した図である。
【００４３】
図４に示すように本実施の形態２におけるメモリアレイにおいては、３組のメモリゲート電極３およびコントロールゲート電極４が図４のｙ方向に延伸しており、図４のｙ方向およびｘ方向にそれぞれ３組のセルが配置されている。セルは、ソース領域５、ドレイン領域６およびｙ方向に共通するメモリゲート電極３およびコントロールゲート電極４をそれぞれ有しており、ｙ方向に並んだセルのソース領域５は共通している。すなわち、ｙ方向（所定方向）に並んだセルのソース領域５は、電気的に接続されている。
【００４４】
本実施の形態２におけるメモリアレイを説明した図４と本発明者が検討した図１７とを比較してみる。図４と図１７の異なる点は、図１７においては、共通するソース領域１０４からＬ字上の引き出し部が各セルに設けられているが、図４においては外見上設けられていない点である。すなわち、図４におけるメモリアレイにおいては、図５に示すようにＬ字部分が、メモリゲート電極３内部に埋め込まれた構造をしている。すなわち、図４では、メモリゲート電極３およびコントロールゲート電極４が、図１７に比べてソース領域５に近づき、Ｌ字状部分がメモリゲート電極３下に配置される構成を取っている。
【００４５】
このように構成することにより、本発明者が検討した図１７では、ｙ方向において、メモリゲート電極１０２に隣接するソース領域１０４の幅Ｘとコントロールゲート電極１０３に隣接するドレイン領域１０５の幅Ｙが等しくなっているのに対し、本実施の形態２におけるメモリアレイにおいては、メモリゲート電極３に隣接するソース領域５の幅Ｘがコントロールゲート電極４に隣接するドレイン領域６の幅Ｙに比べて長くなっている。したがって、電子を供給するソース領域の幅が広がるため、電流量増加を図ることができる。
【００４６】
また、図５の斜線で示したメモリゲート電極３下の抵抗領域の幅がＹからＸに広がるため、シート抵抗値が下がる。したがって、電流量増加を図ることができ、さらには、本実施の形態２におけるメモリアレイを使用した製品の動作スピードの向上、または動作マージンの向上を図ることができる。
【００４７】
さらに、メモリゲート電極３およびコントロールゲート電極４を図１７に比べてソース領域５に近づけている。したがって、メモリアレイサイズの縮小を図ることができ、原価低減を図ることができる。
【００４８】
なお、本実施の形態２におけるメモリアレイでは、Ｌ字形状のパターンをメモリゲート電極３下に配置するように構成して、ソース領域５の幅および抵抗領域の幅を増加させるようにしたが、Ｌ字形状のパターンを使用せず最初からソース領域５の幅をドレイン領域６の幅Ｙより大きくしたパターンを用いてもよい。
【００４９】
次に、図６は、図４のＡ−Ａ断面で切断した要部断面図であり、図７は、図４のＢ−Ｂ断面で切断した要部断面図である。図６および図７に記載されているＮＯＭＯＳ型素子は、前記実施の形態１で説明したものと同等であるため、その説明は省略する。
【００５０】
図６は、ソース領域５およびドレイン領域６が形成されているセル上を切断したものである。図６を見て分かるように、セルに配置されるＮＯＭＯＳ型素子が、共通となるソース領域５を挟んで形成されている。次に、図７は、ドレイン領域６が形成されていない領域、つまりセルが形成されていない領域上を切断したものである。図７を見て分かるように、ＭＯＮＯＳ型素子が素子分離層２上に形成されており、その一部が半導体基板上にはみ出でいる。これは、ソース領域５に形成されていたＬ字形状をメモリゲート電極３下に配置するため、メモリゲート電極３およびコントロールゲート電極４をソース領域５側に移動したために生じたものである。
【００５１】
（実施の形態３）
本実施の形態３は、例えば半導体基板の所定領域上に形成されたＭＯＳ型素子に本発明を適用したものである。
【００５２】
図８は、本実施の形態３におけるＭＯＳ型素子を示した略平面図である。図８において、本実施の形態３におけるＭＯＳ型素子は、半導体基板の所定領域２０上に形成されており、周囲には素子分離層２１が形成されている。ＭＯＳ型素子は、図８においてはゲート電極２２、ソース領域２３およびドレイン領域２４より構成されている。
【００５３】
ゲート電極２２は、電子を供給するソース領域２３と電子を排出するドレイン領域２４との間の電子の流れを印加する電圧によって制御するものである。
【００５４】
ソース領域２３は、電子を供給するものであり、ドレイン領域２４は、ソース領域２３から供給された電子を排出するものである。図８において、ゲート電極２２が延伸する方向であるｙ方向において、ソース領域２３の幅はＸであり、ドレイン領域２４の幅はＹである。したがって、図８を見ても分かるように、ソース領域２３の幅Ｘの方がドレイン領域２４の幅Ｙよりも長い。このように、電子の供給源であるソース領域２３の幅Ｘを広げることにより、電子の供給量を増やすことができる。したがって、ソース領域２３からドレイン領域２４へ流れる電子量を増加させることができる。
【００５５】
図９に図８のＡ−Ａ断面で切断した要部断面図を示す。
【００５６】
図９において、本実施の形態３におけるＭＯＳ型素子は、半導体基板の所定領域２０上であって、２つの素子分離層２１で挟まれた領域に形成されている。半導体基板は、例えばボロン（Ｂ）などのＰ型不純物を導入したシリコン基板からなり、素子分離層２１は、例えば酸化シリコンなどの絶縁層から形成されている。半導体基板内の領域であって、図９の右側の素子分離層２１に隣接する領域には、電子を供給するためのソース領域２３が形成されており、図９の左側の素子分離層２１に隣接する領域には、電子を排出するドレイン領域２４が形成されている。ソース領域２３およびドレイン領域２４は、例えばリン（Ｐ）や砒素（Ａｓ）などのＮ型不純物が高濃度で注入されており、ソース領域２３の一部である領域２３ａには、Ｎ型不純物が低濃度で注入されている。また、ドレイン領域２４の一部である領域２４ａにも同様に、Ｎ型不純物が低濃度で注入されている。
【００５７】
領域２３ａおよび領域２４ａの間のチャネル形成領域上には、ゲート絶縁膜２２ａが形成されている。このゲート絶縁膜２２ａは、例えば酸化シリコンや窒化シリコンなどから形成されている。
【００５８】
ゲート絶縁膜２２ａ上には、ゲート電極２２が形成されており、このゲート電極２２は、例えば不純物を導入したポリシリコン膜より形成されるが、金属膜などより形成してもよい。なお、ゲート電極２２の側壁には、酸化シリコンよりなるサイドスペーサ２５が形成されている。
【００５９】
次に、図１０に図８のＢ−Ｂ断面で切断した要部断面図を示す。図１０は、前述した図９とほぼ同様であるが、ドレイン領域２４がない点で図９と相違する。これは、ゲート電極２２が延伸する方向（図８のｙ方向）におけるソース領域２３の幅Ｘとドレイン領域２４の幅Ｙが異なるためである。
【００６０】
（実施の形態４）
本実施の形態４は、例えばメモリセルにＭＯＳ型素子を使用したメモリアレイに本発明を適用したものである。
【００６１】
図１１は、本実施の形態４におけるメモリアレイを上部から眺めた略平面図である。図１１において、ゲート電極２２が３本、ｙ方向に延伸しており、ｙ方向およびｘ方向のそれぞれ３個のセルが配列している。各セルは、ゲート電極２２、ソース領域２３およびドレイン領域２４より構成され、ｙ方向（所定方向）に並んでいるセル間のソース領域２３は、電気的に接続されている。
【００６２】
図１１を見て分かるように、各セルにおいてソース領域２３の幅Ｘが、ドレイン領域２４の幅Ｙに比べて大きくなるように構成されている。このように電子の供給源であるソース領域２３の幅Ｘを長くすることにより、電子の供給量を増やすことができる。したがって、ソース領域２３からドレイン領域２４へ流れる電子量を増加させることができる。
【００６３】
図１２は、図１１のＡ−Ａ断面で切断した要部断面図であり、図１３は、図１１のＢ−Ｂ断面で切断した要部断面図である。図１２および図１３に記載されているＭＯＳ型素子は、前記実施の形態３で説明したものと同等であるため、その説明は省略する。
【００６４】
図１２は、ソース領域２３およびドレイン領域２４が形成されているセル上を切断したものである。図１２を見て分かるように、セルに配置されるＭＯＳ型素子が、共通となるソース領域２３を挟んで形成されている。次に、図１３は、ドレイン領域２４が形成されていない領域、つまりセルが形成されていない領域上を切断したものである。図１３を見て分かるように、ＭＯＳ型素子が素子分離層２１上に形成されており、その一部が半導体基板上にはみ出でいる。
【００６５】
（実施の形態５）
本実施の形態５は、例えばＣＭＯＳ型素子に本発明を適用したものである。
【００６６】
図１４は、本実施の形態５におけるＣＭＯＳ型素子を上部から眺めた略平面図である。図１４において、例えばゲート電極３０の右側にソース領域３１および左側にドレイン領域３２を有する第１ＭＯＳ型素子とゲート電極３０の左側にソース領域３３および右側にドレイン領域３４を有する第２ＭＯＳ型素子が形成されている。
【００６７】
第１ＭＯＳ型素子および第２ＭＯＳ型素子ともゲート電極３０が延伸する方向におけるソース領域３１、３３の幅がドレイン領域３２、３４の幅よりも長くなっている。このように電子の供給源であるソース領域３１、３３の幅をドレイン領域３２、３４の幅より長くすることにより、電子の供給量を増やすことができる。したがって、ソース領域３１、３３からドレイン領域３２、３４へ流れる電子量を増加させることができる。
【００６８】
また、図１４に示すように第１ＭＯＳ型素子のソース領域３１と第２ＭＯＳ型素子のソース領域３３をゲート電極３０に対して反対方向に設けることにより、第１ＭＯＳ型素子および第２ＭＯＳ型素子のトータルの占有面積を縮小できる。
【００６９】
（実施の形態６）
本実施の形態６は、例えば四角形と異なる形状をしたソース領域およびドレイン領域を有する半導体装置に本発明を適用したものである。
【００７０】
図１５は、本実施の形態６における半導体装置を斜めから眺めた模式的な平面図である。図１５において、例えば台形形状をしたソース領域４０と三角形形状をしたドレイン領域４１を有し、このソース領域４０とドレイン領域４１の間に配置されたゲート電極４２を有する第１半導体装置が形成されている。この第１半導体装置においてもゲート電極４２が延伸する方向のソース領域４０の幅Ａ１がドレイン領域４１の幅Ｂ１よりも長くなっている。したがって、電子の供給量を増やすことができるため、ソース領域４０からドレイン領域４１へ流れる電子量を増加させることができる。
【００７１】
また、ゲート電極４２、台形形状をしたソース領域４３および三角形の形状をしたドレイン領域４４を有する第２半導体装置を設け、前述した第１半導体装置のソース領域４０と第２半導体装置のソース領域４３とを配線４５で結び、メモリアレイを形成することもできる。
【００７２】
本実施の形態６で述べた第１半導体装置および第２半導体装置としては、例えばＭＯＮＯＳ型素子やＭＯＳ型素子を使用することができる。
【００７３】
なお、本実施の形態６では、四角形以外の形状として、台形形状のソース領域および三角形形状のドレイン領域を例として挙げたがこれに限らない。
【００７４】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７６】
電流量を向上できる。また、原価低減や動作スピード向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の略平面図である。
【図２】本発明の実施の形態１における半導体装置の要部断面図である。
【図３】本発明の実施の形態１における半導体装置の要部断面図である。
【図４】本発明の実施の形態２における半導体装置の略平面図である。
【図５】図４の一部を拡大した拡大図である。
【図６】本発明の実施の形態２における半導体装置の要部断面図である。
【図７】本発明の実施の形態２における半導体装置の要部断面図である。
【図８】本発明の実施の形態３における半導体装置の略平面図である。
【図９】本発明の実施の形態３における半導体装置の要部断面図である。
【図１０】本発明の実施の形態３における半導体装置の要部断面図である。
【図１１】本発明の実施の形態４における半導体装置の略平面図である。
【図１２】本発明の実施の形態４における半導体装置の要部断面図である。
【図１３】本発明の実施の形態４における半導体装置の要部断面図である。
【図１４】本発明の実施の形態５における半導体装置の略平面図である。
【図１５】本発明の実施の形態６における半導体装置の略平面図である。
【図１６】本発明者が検討した半導体装置の略平面図である。
【図１７】本発明者が検討した半導体装置の略平面図である。
【符号の説明】
１半導体基板の所定領域
２素子分離層
３メモリゲート電極（第１ゲート電極）
３ａ第１ゲート絶縁膜
３ｂ電荷蓄積膜
３ｃ第２ゲート絶縁膜
４コントロールゲート電極（第２ゲート電極）
４ａ第３ゲート絶縁膜
５ソース領域
５ａ領域
６ドレイン領域
６ａ領域
７第１半導体領域
８サイドスペーサ
９サイドスペーサ
１０円状領域
２０半導体領域の所定領域
２１素子分離層
２２ゲート電極
２２ａゲート絶縁膜
２３ソース領域
２３ａ領域
２４ドレイン領域
２４ａ領域
２５サイドスペーサ
３０ゲート電極
３１ソース領域
３２ドレイン領域
３３ソース領域
３４ドレイン領域
４０ソース領域
４１ドレイン領域
４２ゲート電極
４３ソース領域
４４ドレイン領域
４５配線
１００半導体基板
１０１素子分離層
１０２メモリゲート電極
１０３コントロールゲート電極
１０４ソース領域
１０５ドレイン領域

Claims

（ａ）半導体基板と、
（ｂ）前記半導体基板の第１領域に形成されたソース領域と、
（ｃ）前記半導体基板の第２領域に形成されたドレイン領域と、
（ｄ）前記ソース領域と前記ドレイン領域との間のチャネル形成領域の上部に形成されたゲート絶縁膜と、
（ｅ）前記ゲート絶縁膜上に形成されたゲート電極とを有する半導体装置であって、
前記ゲート電極が延伸する方向における前記ソース領域の幅が前記ドレイン領域の幅より長いことを特徴とする半導体装置。
（ａ）半導体基板の第１領域に形成されたソース領域と、
（ｂ）前記半導体基板の第２領域に形成されたドレイン領域と、
（ｃ）前記ソース領域と前記ドレイン領域との間のチャネル形成領域の上部に形成されたゲート絶縁膜と、
（ｄ）前記ゲート絶縁膜上に形成されたゲート電極とを有するセルを複数備え、前記ソース領域が、所定方向に並んでいる前記セル間で電気的に接続されている半導体装置において、
前記ゲート電極が延伸する方向の幅であって、前記ゲート電極に隣接する前記ソース領域の幅が前記ゲート電極に隣接する前記ドレイン領域の幅より長いことを特徴とする半導体装置。
（ａ）半導体基板と、
（ｂ）前記半導体基板の第１領域に形成されたソース領域と、
（ｃ）前記半導体基板の第２領域に形成されたドレイン領域と、
（ｄ）前記ソース領域と前記ドレイン領域との間にあって、前記ソース領域に隣接する第１半導体領域と、
（ｅ）前記第１半導体領域上に形成された第１ゲート絶縁膜と、
（ｆ）前記第１ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｇ）前記電荷蓄積膜上に形成された第２ゲート絶縁膜と、
（ｈ）前記第２ゲート絶縁膜上に形成された第１ゲート電極と、
（ｉ）前記ソース領域と前記ドレイン領域との間にあって、前記第１半導体領域および前記ドレイン領域に隣接する第３領域上に形成された第３ゲート絶縁膜と、
（ｊ）前記第３ゲート絶縁膜上に形成された第２ゲート電極とを備える半導体装置であって、
前記第１ゲート電極および前記第２ゲート電極が延伸する方向における前記ソース領域の幅と前記ドレイン領域の幅が異なることを特徴とする半導体装置。
（ａ）半導体基板と、
（ｂ）前記半導体基板の第１領域に形成されたソース領域と、
（ｃ）前記半導体基板の第２領域に形成されたドレイン領域と、
（ｄ）前記ソース領域と前記ドレイン領域との間にあって、前記ソース領域に隣接する第１半導体領域と、
（ｅ）前記第１半導体領域上に形成された第１ゲート絶縁膜と、
（ｆ）前記第１ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｇ）前記電荷蓄積膜上に形成された第２ゲート絶縁膜と、
（ｈ）前記第２ゲート絶縁膜上に形成された第１ゲート電極と、
（ｉ）前記ソース領域と前記ドレイン領域との間にあって、前記第１半導体領域および前記ドレイン領域に隣接する第３領域上に形成された第３ゲート絶縁膜と、
（ｊ）前記第３ゲート絶縁膜上に形成された第２ゲート電極とを備える半導体装置であって、
前記第１ゲート電極および前記第２ゲート電極が延伸する方向における前記ソース領域の幅が前記ドレイン領域の幅より長いことを特徴とする半導体装置。
（ａ）半導体基板の第１領域上に形成されたソース領域と、
（ｂ）前記半導体基板の第２領域上に形成されたドレイン領域と、
（ｃ）前記ソース領域と前記ドレイン領域の間にあって、前記ソース領域に隣接する第１半導体領域と、
（ｄ）前記第１半導体領域上に形成された第１ゲート絶縁膜と、
（ｅ）前記第１ゲート絶縁膜上に形成された電荷蓄積膜と、
（ｆ）前記電荷蓄積膜上に形成された第２ゲート絶縁膜と、
（ｇ）前記第２ゲート絶縁膜上に形成された第１ゲート電極と、
（ｈ）前記ソース領域と前記ドレイン領域の間にあって、前記第１半導体領域および前記ドレイン領域に隣接する第３領域上に形成された第３ゲート絶縁膜と、
（ｉ）前記第３ゲート絶縁膜上に形成された第２ゲート電極とを有するセルを複数備え、
前記ソース領域が、所定方向に並んでいる前記セル間で電気的に接続されている半導体装置において、
前記第１ゲート電極および前記第２ゲート電極が延伸する方向の幅であって、前記第１ゲート電極に隣接する前記ソース領域の幅が、前記第２ゲート電極に隣接する前記ドレイン領域の幅より長いことを特徴とする半導体装置。