JP2004253685A - Eepromを形成する方法 - Google Patents
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Abstract
【解決手段】N型ウェル16において第一P型ドープ領域18と、第二P型ドープ領域20と、第三P型ドープ領域22とを形成し、第一P型ドープ領域18と第二P型ドープ領域20との間にコントロールゲート24を形成し、第二P型ドープ領域20と該第三P型ドープ領域22との間にP型フローティングゲート66を形成する。
【選択図】 図4
Description
【発明の属する技術分野】
この発明はEEPROM(electrically erasable programmable read−only memory、電気的消去可能ピーロム)を形成する方法に関し、特にリーク電流を低めるEEPROMを形成する方法に関する。
【0002】
【従来の技術】
不揮発性メモリーは電源を切っても保存する内容の保持、データの書き換え、高速伝送などの長所があるため、永続データを保存するものとして用いられる。数多くの情報、通信及び消費性電子製品は不揮発性メモリーを必要素子とする。パーソナルデジタルアシスタント(PDA)、携帯電話などの小型携帯型電子製品の需要が日増しに増加することより、不揮発性メモリー及びロジック回路を具える埋め込み型チップまたはシステムオンチップ(SOC)の需要もそれによって増加しつつある。
【0003】
不揮発性メモリーは複数の同じ構造をもつ不揮発性メモリーセルにより構成される。説明の便利性を考えるうえ、以下は単一の不揮発性メモリーセルの構造をもって説明する。図1は従来の不揮発性メモリーセル10の断面図である。不揮発性メモリーセル10は第一PMOSトランジスター12と、第二PMOSトランジスター14とを含んでなる。第一PMOSトランジスター12と、第二PMOSトランジスター14とはN型ウェル16に形成され、第二PMOSトランジスター14は第一PMOSトランジスター12とともに第二p+ドープ領域20を共用する形により第一PMOSトランジスター12に直列接続される。第一PMOSトランジスター12は第一PMOSトランジスター12のドレイン電極とされる第一p+ドープ領域18と、第一p+ドープ領域18と第二p+ドープ領域20との間に設けられるコントロールゲート24と、ソース電極20(即ち第二p+ドープ領域20)と、コントロールゲート24とN型ウェル16との間に形成されるコントロールゲート酸化膜34とを含んでなる。第二PMOSトランジスター14はドレイン電極20(即ち第二p+ドープ領域20)と、第二PMOSトランジスター14のソース電極とされる第三p+ドープ領域22と、N型単層ポリシリコンにより形成されるフローティングゲート26と、フローティングゲート26とN型ウェル16との間に形成されるフローティングゲート酸化膜32とを含んでなる。
【0004】
図2は従来の不揮発性メモリーセル10が紫外線を利用してデータを消去する前(即ち熱平衡状態)のエネルギー帯図であり、図3は従来の不揮発性メモリーセル10が紫外線を利用してデータを消去した後のエネルギー帯図である。そのうちEcは伝導帯、Evは価電子帯、Efはフェルミ準位、矢印1は電場の方向とそれぞれ示している。図2が示すように、熱平衡状態において、半導体の真空準位は連続状態をもち、フェルミ準位と同一準位にせねばならない。不揮発性メモリーセル10のデータを消去する場合、紫外線が不揮発性メモリーセル10に照射され、理論的に本来フローティングゲート26に保存される自由電子は紫外線により励起され酸化膜32のエネルギー障壁の制限を超え、酸化膜32をトンネリングしてフローティングゲート26を離れ、フローティングゲート26において電子が存在しないようにさせる。しかし実際に、E=−(dV/dx)であるため(Eは電場、Vは電位、xは方向とそれぞれ示す)、言い換えれば電場は電位の負勾配であるため、本来フローティングゲート26に保存される電子が離れる場合、電位Vbiはフローティングゲート26―N型ウェル16方向と平行する(即ち矢印1が示す方向)電場を発生し、N型ウェル16における電子が吸引されやすく酸化膜32を透過しフローティングゲート26に流れるようにさせ、進んでリーク電流を発生し、増加されたリーク電流により余分の電力消費をもたらす。また、N型ウェル16からフローティングゲート26に流れる電子は更に第二トランジスター14のドレイン電極20とソース電極22に拡散し、ドレイン電極20またはソース電極22とN型ウェル15との接合部に累積し、接合部の降伏電圧の降下をもたらし、デバイスの機能に影響を及ぼす。そのため、いかにその残存の遊離電荷とリーク電流を解決するかは至急かつ重要な課題である。
【0005】
【発明が解決しようとする課題】
この発明は従来の技術の欠点を解決するため、新しい構造をもつ不揮発性メモリーセルからなるEEPROMを形成し、MOS(metal−oxide semiconductor)トランジスターのリーク電流を低める方法を提供することを課題とする。
【0006】
【課題を解決するための手段】
この発明は以下のステップを含んでなる。N型ウェルにおいて第一P型ドープ領域と、第二P型ドープ領域と、第三P型ドープ領域とを形成し、該第一P型ドープ領域と該第二P型ドープ領域との間にコントロールゲートを形成し、該第二P型ドープ領域と該第三P型ドープ領域との間にP型フローティングゲートを形成する。
【0007】
この発明は更に以下のステップを含んでなる方法を提供する。N型ウェルにおいて第一P型ドープ領域と、第二P型ドープ領域と、第三P型ドープ領域とを形成し、該第一P型ドープ領域と該第二P型ドープ領域との間にコントロールゲートを形成し、該第二P型ドープ領域と該第三P型ドープ領域との間にN型フローティングゲートを形成し、該N型ウェルが該第二P型ドープ領域と該第三P型ドープ領域との間におけるドナーイオン濃度を増やす。
【0008】
【発明の実施の形態】
この発明はリーク電流を低めるEEPROMを形成する方法を提供するものであり、以下のステップを含んでなる。N型ウェルにおいて第一P型ドープ領域と、第二P型ドープ領域と、第三P型ドープ領域とを形成し、該第一P型ドープ領域と該第二P型ドープ領域との間にコントロールゲートを形成し、該第二P型ドープ領域と該第三P型ドープ領域との間にP型フローティングゲートを形成する。更に、この発明は以下のステップを含んでなる方法を提供する。N型ウェルにおいて第一P型ドープ領域と、第二P型ドープ領域と、第三P型ドープ領域とを形成し、該第一P型ドープ領域と該第二P型ドープ領域との間にコントロールゲートを形成し、該第二P型ドープ領域と該第三P型ドープ領域との間にN型フローティングゲートを形成し、該N型ウェルが該第二P型ドープ領域と該第三P型ドープ領域との間におけるドナーイオン濃度を増やす。
【0009】
かかるEEPROMを形成する方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【0010】
(第1の実施例)
図4はこの発明の第1の実施例による不揮発性メモリーセル50の断面図である。不揮発性メモリーセル50と従来の不揮発性メモリーセル10との相違はフローティングゲート26のみにある。従来の不揮発性メモリーセル10と同じように、不揮発性メモリーセル50も第一PMOSトランジスター12と第二PMOSトランジスター54とを含んでなる。不揮発性メモリーセル50を形成するステップは以下の通りである。
【0011】
(a)P型基板30においてN型ウェル16を形成する。
【0012】
(b)N型ウェル16において第一P型ドープ領域18と、第二P型ドープ領域20と、第三P型ドープ領域22とを形成する。
【0013】
(c)N型ウェル16においてフローティングゲート酸化膜32とコントロールゲート酸化膜34とを形成する。
【0014】
(d)第一P型ドープ領域18と第二P型ドープ領域20との間並びにコントロールゲート酸化膜34の上においてコントロールゲート24を形成し、コントロールゲート酸化膜34によりN型ウェル16とコントロールゲート24を分離する。
【0015】
(e)第二P型ドープ領域20と第三P型ドープ領域22との間並びにフローティングゲート酸化膜32の上においてP型フローティングゲート66を形成し、フローティングゲート酸化膜32によりP型フローティングゲート66とN型ウェル16とを分離する。
【0016】
注意すべき点は、第二PMOSトランジスター54のフローティングゲート66はP型導電単層ポリシリコンにより形成され、N型導電単層ポリシリコンにより形成されるものでないことである。
【0017】
図2と図5を参照するに、図5はこの発明による不揮発性メモリーセル50が紫外線を利用してデータを消去した後のエネルギー帯図である。そのうち、Ecは伝導帯、Evは価電子帯、Efはフェルミ準位、Vbiは内蔵電圧、矢印2は電場の方向とそれぞれ示している。この発明は紫外線を利用してフローティングゲート66に保存されるデータを消去する。紫外線がフローティングゲート66に照射された後、フローティングゲート66における励起される電子は酸化膜32を透過するが、図5が示すように、フローティングゲート66はN型単層ポリシリコンでなくP型単層ポリシリコンを入れ替えられるため、P型単層ポリシリコンからなるフローティングゲート66とN型ウェル16との間が熱平衡状態における内蔵電位Vbiの極性はN型単層ポリシリコンからなるフローティングゲート26とN型ウェル16との内蔵電位と正反対する。前述通りに、E=―(dV/dx)であり(Eは電場、Vは電位、xは方向とそれぞれ示している)、電場が電位の負勾配であるため、フローティングゲート66の電場の方向(即ち矢印2が示す方向)は従来のフローティングゲート26の電場の方向(即ち矢印1が示す方向)と正反対し、電子がN型ウェル16からフローティングゲート66への流入を抑制し、リーク電流を低める。
【0018】
図6はこの発明による不揮発性メモリーセル50と従来の不揮発性メモリーセル10との消去電流と電圧の対照図である。そのうち横軸は電圧(V)、縦軸は電流値(μA)をそれぞれ示す。図6が示すように、P型単層ポリシリコンを利用するフローティングゲート66のリーク電流は従来のN型単層ポリシリコンを利用するフローティングゲートのリーク電流より少ないことは明らかである。
【0019】
(第2の実施例)
図7はこの発明の第2の実施例による不揮発性メモリーセル100の断面図である。不揮発性メモリーセル100と従来の不揮発性メモリーセル10との相違はN型ウェル16のみにある。従来の不揮発性メモリーセル10と同じように、不揮発性メモリーセル100も第一PMOSトランジスター12と第二PMOSトランジスター114とを含んでなる。不揮発性メモリーセル50を形成するステップは以下の通りである。
【0020】
(a)P型基板30においてN型ウェル16を形成する。
【0021】
(b)N型ウェル16において第一P型ドープ領域18と、第二P型ドープ領域20と、第三P型ドープ領域22とを形成する。
【0022】
(c)多重ドープ方式によりN型ウェル16が第二P型ドープ領域20と第三P型ドープ領域との間におけるドナーイオン濃度を増やし、N―型ドープ領域118を形成する。
【0023】
(d)第二P型ドープ領域20と第三P型ドープ領域22との間並びにN―型ドープ領域118においてフローティングゲート酸化膜32を形成し、第一P型ドープ領域18と第二P型ドープ領域20との間並びにN型ウェル16においてコントロールゲート酸化膜34とを形成する。
【0024】
(e)コントロールゲート酸化膜34の上においてコントロールゲート24を形成し、コントロールゲート酸化膜34によりN型ウェル16とコントロールゲート24を分離する。
【0025】
(f)フローティングゲート酸化膜32の上においてフローティングゲート26を形成し、フローティングゲート酸化膜32によりフローティングゲート26とN型ウェル16とを分離する。
【0026】
図7と、図8と図9を参照するに、図8は一般濃度のN型ウェル16を利用する不揮発性メモリーセル10が紫外線を利用してデータを消去した後のエネルギー帯図であり、図9は第二P型ドープ領域20と第三P型ドープ領域22との間におけるN型ドープ領域118のドナーイオン濃度が増やされたN型ウェル16を利用する不揮発性メモリーセル10が、紫外線を利用してデータを消去した後のエネルギー帯図である。そのうち、Ecは伝導帯、Evは価電子帯、Efはフェルミ準位、Vbiは内蔵電圧、矢印3と4は電場の方向とそれぞれ示している。この発明は紫外線を利用してフローティングゲート26に保存されるデータを消去する。図9におけるN型ウェル16が酸化膜32の付近にあるN―型ドープ領域118においてより高いドナーイオン濃度をもつため、一般濃度のN型ウェル16と比較して、その内蔵電圧もより小さい方である。E=―(dV/dx)であるため(Eは電場、Vは電位、xは方向とそれぞれ示している)、高ドープ濃度の酸化膜32における電場(図9における矢印4)は従来の一般濃度の酸化膜32(図8における矢印3)より弱く、N型ウェル16における電子が電場に吸引されにくく酸化膜32を透過しフローティングゲート26へ流れないようにされ、リーク電流の発生は抑制される。
【0027】
図10はこの発明による不揮発性メモリーセル100と従来の不揮発性メモリーセル10との消去電流と電圧の対照図である。そのうち横軸は電圧(V)、縦軸は電流値(μA)をそれぞれ示す。図10が示すように、高ドープ濃度を利用するN型ウェル106のリーク電流は従来の一般濃度を利用するN型ウェル16のリーク電流より少ないことは明らかである。
【0028】
注意すべき点は、この発明による二種類の方法で形成されるEEPROMは複数の不揮発性メモリーセル50、100からなり、EEPROMはワンタイムプログラマブルメモリーであることである。
【0029】
【発明の効果】
従来の技術と比べ、この発明は従来のN型導電単層ポリシリコンフローティングゲートをP型導電単層ポリシリコンフローティングゲートに入れ替え、酸化膜電場の方向を変えて従来の技術のと正反対させることによって、N型ウェルにおける電子が従来の技術と異なってN型ウェルからフローティングゲートに流れないようにさせる。この発明によるもう一つの方法は、N型ウェルにおけるフローティングゲートとソース電極とドレイン電極との間にある領域に、多重ドープ方式で該領域のドープ濃度を増やすことによって、N型ウェルとフローティングゲートとの間の内蔵電位を有効に低め、N型ウェルとフローティングゲートとの間の電場を小さくする。以上の二種類の方式によって、紫外線でフローティングゲートに保存されるデータを消去した後、N型ウェルからフローティングゲートに流れる電子によって発生されるリーク電流を有効に抑制することができる。
【図面の簡単な説明】
【図1】従来の不揮発性メモリーセルの断面図である。
【図2】従来の不揮発性メモリーセル10が紫外線を利用してデータを消去する前(即ち熱平衡状態)のエネルギー帯図である。
【図3】従来の不揮発性メモリーセル10が紫外線を利用してデータを消去した後のエネルギー帯図である。
【図4】この発明の第1の実施例による不揮発性メモリーセルの断面図である。
【図5】この発明の第1の実施例による不揮発性メモリーセルが紫外線を利用してデータを消去した後のエネルギー帯図である。
【図6】この発明の第1の実施例による不揮発性メモリーセルと従来の不揮発性メモリーセルとの消去電流と電圧の対照図である。
【図7】この発明の第2の実施例による不揮発性メモリーセルの断面図である。
【図8】従来の一般濃度のN型ウェルを利用する不揮発性メモリーセルが紫外線を利用してデータを消去した後のエネルギー帯図である。
【図9】この発明の第2の実施例による不揮発性メモリーセルが紫外線を利用してデータを消去した後のエネルギー帯図である。
【図10】この発明の第2の実施例による不揮発性メモリーセルと従来の不揮発性メモリーセルとの消去電流と電圧の対照図である。
【符号の説明】
10、50、100 不揮発性メモリーセル
12 第一PMOSトランジスター
14、54、114 第二PMOSトランジスター
16 N型ウェル
18 第一P+ドープ領域
20 第二P+ドープ領域
22 第三P+ドープ領域
24 コントロールゲート
26、66 フローティングゲート
30 P型基板
32 フローティングゲート酸化膜
34 コントロールゲート酸化膜
118 N―型ドープ領域
Claims (12)
- EEPROMを形成する方法であって、
N型ウェルに第一P型ドープ領域と、第二P型ドープ領域と、第三P型ドープ領域とを形成するステップと、
上記第一P型ドープ領域と上記第二P型ドープ領域との間にコントロールゲートを形成するステップと、
上記第二P型ドープ領域と上記第三P型ドープ領域との間にP型フローティングゲートを形成するステップとを含むことを特徴とするEEPROMを形成する方法。 - 上記EEPROMがワンタイムプログラマブルメモリーであることを特徴とする請求項1記載のEEPROMを形成する方法。
- 上記EEPROMが更に上記N型ウェルが形成されるP型基板を含んでなることを特徴とする請求項1記載のEEPROMを形成する方法。
- 上記方法において、更に上記N型ウェルと上記コントロールゲートとを分離するため、上記N型ウェルと上記コントロールゲートとの間に第一酸化膜を形成するステップと、
上記N型ウェルと上記フローティングゲートとを分離するため、上記N型ウェルと上記フローティングゲートとの間に第二酸化膜を形成するステップとを含むことを特徴とする請求項1記載のEEPROMを形成する方法。 - 上記フローティングゲートが導電ポリシリコンであることを特徴とする請求項1記載のEEPROMを形成する方法。
- 上記方法において、更に上記フローティングゲートに保存されるデータを紫外線を利用して消去するステップを含むことを特徴とする請求項1記載のEEPROMを形成する方法。
- EEPROMを形成する方法であって、
N型ウェルに第一P型ドープ領域と、第二P型ドープ領域と、第三P型ドープ領域とを形成するステップと、
上記第一P型ドープ領域と上記第二P型ドープ領域との間にコントロールゲートを形成するステップと、
上記第二P型ドープ領域と上記第三P型ドープ領域との間にN型フローティングゲートを形成するステップと、
上記N型ウェルの上記第二P型ドープ領域と上記第三ドープ領域との間におけるドナーイオン濃度を高め、N型ドープ領域を形成するステップとを含むことを特徴とするEEPROMを形成する方法。 - 上記EEPROMがワンタイムプログラマブルメモリーであることを特徴とする請求項7記載のEEPROMを形成する方法。
- 上記EEPROMが更に上記N型ウェルが形成されるP型基板を含んでなることを特徴とする請求項7記載のEEPROMを形成する方法。
- 上記方法において、更に上記N型ウェルと上記コントロールゲートとを分離するため、上記N型ウェルと上記コントロールゲートとの間に第一酸化膜を形成するステップと、
上記N型ウェルと上記フローティングゲートとを分離するため、上記N型ウェルと上記フローティングゲートとの間に第二酸化膜を形成するステップとを含むことを特徴とする請求項7記載のEEPROMを形成する方法。 - 上記フローティングゲートが導電ポリシリコンであることを特徴とする請求項7記載のEEPROMを形成する方法。
- 上記方法において、更に上記フローティングゲートに保存されるデータを紫外線を利用して消去するステップを含むことを特徴とする請求項7記載のEEPROMを形成する方法。
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Cited By (1)
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US8351254B2 (en) | 2009-06-25 | 2013-01-08 | Renesas Electronics Corporation | Semiconductor device |
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2003
- 2003-02-21 JP JP2003043844A patent/JP2004253685A/ja active Pending
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US8705271B2 (en) | 2009-06-25 | 2014-04-22 | Renesas Electronics Corporation | Semiconductor device |
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