CN1267988C - 形成电可编程只读存储器的方法 - Google Patents
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Abstract
一种形成电可编程只读存储器的方法，其包括在一N型阱上形成一第一P型掺杂区、一第二P型掺杂区及一第三P型掺杂区，于该第一P型掺杂区及该第二P型掺杂区之间形成一控制栅极，以及于该第二P型掺杂区及该第三P型掺杂区之间形成一P型浮置栅极。
Description
技术领域
本发明提供一种形成电可编程只读存储器(Electrically ProgrammableRead-Only Memory)的方法，尤指一种形成可降低漏电流的电可编程只读存储器的方法。
背景技术
非易失性存储器具有切断电源仍能保有存储器内容的优点，以及具有可重复读入数据的功能，加上传输快速，因此常被用来储存永久性的数据。在许多的信息、通讯及消费性电子产品中均已将非易失性(non-volatile)存储器当成必要元件。而随着小体积便携式电子产品例如个人数位助理(personaldigital assistant，PDA)或移动电话(Cellular phone)的需求日益增加，包括有非易失性存储器及逻辑电路的嵌入式芯片(embedded chip)或系统整合芯片(system on a chip，SOC)的需求也随之增加。
非易失性存储器是由多个结构相同的非易失性存储单元(non-volatilememory cell)所组成，为便于说明，以下的内容将以单一非易失性存储单元的结构来作阐述。请参考图1，图1为一现有的非易失性存储单元10的剖面示意图。非易失性存储单元10包括有一第一PMOS晶体管12及一第二PMOS晶体管14，第一PMOS晶体管12及第二PMOS晶体管14形成于一N型阱(N-well)16上，第二PMOS晶体管14以与第一PMSO晶体管12共用一第二p+掺杂区(p+ doped region)20的方式串接于第一PMOS晶体管12。第一PMOS晶体管12包括一第一p+掺杂区18作为第一PMOS晶体管12的漏极(drain)、一控制栅极(control gate)24设于第一掺杂区18与第二掺杂区20之间、一源极20(也就是第二p+掺杂区20)以及一控制栅极氧化层34形成于控制栅极24与N型阱16之间。第二PMOS晶体管14包括一漏极20(也就是第二p+掺杂区20)、一第三p+掺杂区22作为第二POMS晶体管14的源极、一浮置栅极26由N型单层多晶硅(single-polysilicon)所形成、以及一浮置栅极氧化层(oxide layer)32形成于浮置栅极26与N型阱16之间。
请参阅图2A和图2B，图2A为现有非易失性存储单元10利用紫外线清除数据前(即热平衡状态)的能带图，图2B为现有非易失性存储单元10利用紫外线清除数据后的能带图，其中Ec表示导带(conduction band)，Ev表示价带(valence band)，Ef表示费米能级(Fermi level)，箭头1为电场方向。如图2A所示，当处于热平衡状态下，半导体的真空能级(vacuum level)须处于连续状态，且费米能级位于同一能级。当欲擦除非易失性存储单元10的数据时，紫外线(ultraviolet，UV)会照射整个非易失性存储单元10，理论上原来储存在浮置栅极26内的自由电子受紫外线激发后会突破氧化层32势垒的限制，隧穿氧化层32而离开浮置栅极26，使得浮置栅极26内不再有电子存在。但实际上，因为E＝-(dV/dx)，其中E为电场，V为电位，x为方向，换言之，电场是电位的负梯度，所以当原来储存于浮置栅极26的电子离开时，电位Vbi会产生平行于浮置栅极26-N型阱16方向(即箭头1)的电场，导致N型阱16内的电子更易受到吸引而穿过氧化层32并流入浮置栅极26，进而产生一漏电流(leakage current)，而增加的漏电流将会导致额外的功率消耗(static power dissipation)。此外，N型阱16流入浮置栅极26的电子更有可能进一步扩散至第二晶体管14的漏极20以及源极22内，并累积于漏极20/源极22与N型阱16的结，造成结击穿电压(junction breakdownvoltage)的下降，进而影响元件功能。因此如何有效解决该残留的游离电荷和漏电流实为一刻不容缓的重要课题。
发明内容
因此，本发明的目的在于提供一种产生新结构的非易失性存储单元的电可编程只读存储器，用以降低金属氧化物半导体晶体管的漏电流的方法，以解决现有技术的缺点。
本发明的方法包括以下步骤：于一N型阱上形成一第一P型掺杂区、一第二P型掺杂区及一第三P型掺杂区，于该第一P型掺杂区及该第二P型掺杂区之间形成一控制栅极(control gate)，以及于该第二P型掺杂区及该第三P型掺杂区之间形成一P型浮置栅极。
本发明还提供一方法，其包括以下步骤：于一N型阱上形成一第一P型掺杂区、一第二P型掺杂区及一第三P型掺杂区，于该第一P型掺杂区及该第二P型掺杂区之间形成一控制栅极(control gate)，于该第二P型掺杂区及该第三P型掺杂区之间形成一N型浮置栅极(floating gate)，以及增加该N型阱介于该第二P型掺杂区及该第三P型掺杂区之间的施主离子的浓度。
所述方法还包括使用紫外线擦除储存于该浮置栅极内的数据。
附图说明
图1为现有非易失性存储单元的剖面示意图；
图2A、2B为现有非易失性存储单元利用紫外线清除数据前后的能带图；
图3为本发明非易失性存储单元第一实施例的剖面图；
图4为根据本发明的第一实施例，利用紫外线清除数据后的能带图；
图5为本发明非易失性存储单元的第一实施例与现有非易失性存储单元的漏电流与电压的对照图；
图6为本发明非易失性存储单元第二实施例的剖面图；
图7A、7B为根据本发明第二实施例与现有非易失性存储单元，利用紫外线清除数据后的能带比较图；以及
图8为本发明非易失性存储单元的第二实施例与现有非易失性存储单元的漏电流与电压的对照图。
附图中的附图标记说明如下：
10、50、100 非易失性存储单元 12 第一PMOS晶体管
14、54、114 第二PMOS晶体管 16 N型阱
18 第一p+掺杂区 20 第二p+掺杂区
22 第三p+掺杂区 24 控制栅极
26、66 浮置栅极 30 P型衬底
32 浮置栅极氧化层 34 控制栅极氧化层
118 N-型掺杂区
具体实施方式
请参阅图3，图3是本发明第一实施例的非易失性存储单元50的剖面图。非易失性存储单元50与现有非易失性存储单元10的差异仅在于浮置栅极26的不同，如同现有非易失性存储单元10，非易失性存储单元50也包括有第一PMOS晶体管12及第二PMOS晶体管54，非易失性存储单元50形成的步骤如下：
(a)于一P型衬底30上，形成一N型阱16；
(b)于N型阱16上形成一第一P型掺杂区18、一第二P型掺杂区20及一第三P型掺杂区22；
(c)于N型阱16之上形成一浮置栅极氧化层(oxide layer)32及一控制栅极氧化层34；
(d)于第一P型掺杂区18及第二P型掺杂区20之间与控制栅极氧化层34之上形成一控制栅极(control gate)24，控制栅极氧化层34用来隔离N型阱16与控制栅极24；以及
(e)于第二P型掺杂区20及第三P型掺杂区22之间与浮置栅极氧化层32之上形成一P型浮置栅极(P-type floating gate)66，浮置栅极氧化层32用来隔离P型浮置栅极66及N型阱16。
请注意第二PMOS晶体管54的浮置栅极66由P型导电的单层多晶硅(single layerpolysilicon)所形成，而不是由N型导电的单层多晶硅所形成。
请一并参阅图2A和图4，图4是本发明非易失性存储单元50利用紫外线清除数据后的能带图，其中Ec表示导带(conduction band)，Ev表示价带(valence band)，Ef表示费米能级(Fermi level)，Vbi表示内建电位(build-involtage)，箭头2为电场方向。本发明使用紫外线擦除储存于浮置栅极66内的数据。当紫外线照射整个浮置栅极66之后，浮置栅极66内原先受激发的电子会穿越氧化层32，但是由图4可以发现，由于浮置栅极66由原先的N型单层多晶硅换成P型单层多晶硅，P型单层多晶硅浮置栅极66与N型阱16间在热平衡时内建电位Vbi的极性正好相反于N型单层多晶硅浮置栅极26与N型阱16的内建电位，如之前所述，由于E＝-(dV/dx)，其中E为电场，V为电位，x为方向，电场是电位的负梯度，浮置栅极66电场的方向(即箭头2)正好与现有浮置栅极26的电场(即箭头1)方向相反，进而使得电子由N型阱16内的电子流向浮置栅极66受到抑制，因此减少漏电流。
请参阅图5，图5是本发明非易失性存储单元50与现有非易失性存储单元10的擦除电流与电压的对照图，其中横轴代表电压(V)，而纵轴代表电流值(μA)。如图5所示，很明显的，利用P型单层多晶硅的浮置栅极66的漏电流小于现有使用N型单层多晶硅的浮置栅极26的漏电流。
请参阅图6，图6是本发明第二实施例的非易失性存储单元100的剖面图。非易失性存储单元100与现有非易失性存储单元10的差异仅在于N型阱16的不同，如同现有非易失性存储单元10，非易失性存储单元100也包括有第一PMOS晶体管12及第二PMOS晶体管104，非易失性存储单元100形成的步骤如下：
(a)于一P型衬底30上，形成一N型阱16；
(b)于N型阱16上形成一第一P型掺杂区18、一第二P型掺杂区20及一第三P型掺杂区22；
(c)以重复掺杂的方式增加N型阱16介于第二P型掺杂区20及第三P型掺杂区22之间的施主离子的浓度以形成一N-型掺杂区118；
(d)于第二P型掺杂区20及第三P型掺杂区22之间与N-型掺杂区118之上形成一浮置栅极氧化层(oxide layer)32，并于第一P型掺杂区18及第二P型掺杂区20之间与N型阱16之上形成一控制栅极氧化层34；
(e)于控制栅极氧化层34之上形成一控制栅极(control gate)24，控制栅极氧化层34用来隔离N型阱16与控制栅极24；以及
(e)于浮置栅极氧化层32之上形成一浮置栅极(floating gate)26，浮置栅极氧化层32用来隔离浮置栅极26与N型阱16。
请一并参阅图6、图7A及图7B，图7A是利用一般浓度的N型阱16的非易失性存储单元10利用紫外线清除数据后的能带图，图7B是增加N型阱16介于第二P型掺杂区20及第三P型掺杂区22之间的N型掺杂区118的施主离子浓度的非易失性存储单元100，利用紫外线清除数据后的能带图，其中Ec表示导带(conduction band)，Ev表示价带(valence band)，Ef表示费米能级(Fermi level)，Vbi表示内建电位(build-in voltage)，箭头3、4为电场方向。本发明使用紫外线擦除储存于浮置栅极26内的数据。由于图7B中的N型阱16在氧化层32附近的N-型掺杂区118有较高的施主离子掺杂浓度，与一般浓度的N型阱16相比，其内建电位也较小，由于E＝-(dV/dx)，其中E为电场，V为电位，x为方向。高掺杂浓度的氧化层32内的电场(图7B的箭头4)较现有一般浓度的氧化层32(图7A的箭头3)为弱，使得N型阱16内的电子更不易受到电场的力量穿过氧化层32而流入浮置栅极26，进而抑制漏电流的产生。
请参阅图8，图8是本发明非易失性存储单元100与现有非易失性存储单元10的擦除电流与电压的对照图，其中横轴代表电压(V)，而纵轴代表电流值(μA)。如图8所示，很明显，利用高掺杂浓度的N型阱106其漏电流小于现有一般浓度的N型阱16。
请注意，本发明两种方法产生的电可编程只读存储器是由多个相同的非易失性存储单元50或100所组成。而电可编程只读存储器皆为一次性可编程(one time programmable，OTP)存储器。
综上所述，与现有技术相比，本发明将现有N型导电的单层多晶硅浮置栅极置换成P型导电的单层多晶硅，进而改变氧化层电场的方向，使其电场方向与现有技术正好相反，进而使位于N型阱的电子不会像现有技术一样由N型阱流向浮置栅极。本发明另一方法是在N型阱靠近浮置栅极以及源极和集极的区域间，以多次掺杂的方式增加该区域的掺杂浓度，利用这样的方式，可有效降低N型阱与浮置栅极间的内建电位，进而减少N型阱与浮置栅极间电场的大小。通过以上两种方式，都可以有效抑制紫外线擦除浮置栅极后，由N型阱流向浮置栅极时所产生的漏电流。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (6)
1.一种形成电可编程只读存储器的方法，其包括：
于一N型阱上形成一第一P型掺杂区、一第二P型掺杂区及一第三P型掺杂区；
于该第一P型掺杂区及该第二P型掺杂区之间形成一控制栅极；
于该第二P型掺杂区及该第三P型掺杂区之间形成一N型浮置栅极；以及
增加该N型阱介于该第二P型掺杂区及该第三P型掺杂区之间的施主离子的浓度以形成一N-型掺杂区。
2.如权利要求1所述的方法，其中该电可编程只读存储器是一次性可编程存储器。
3.如权利要求1所述的方法，其中该电可编程只读存储器还包括一P型衬底，而该N型阱形成于该P型衬底上。
4.如权利要求1所述的方法，其还包括：
形成一第一氧化层于该N型阱与该控制栅极之间，用来隔离该N型阱与该控制栅极；以及
形成一第二氧化层于该N-型掺杂区与该浮置栅极之间，用来隔离该N-型掺杂区与该浮置栅极。
5.如权利要求1所述的方法，其中该浮置栅极是一导电的多晶硅。
6.如权利要求1所述的方法，其还包括使用紫外线擦除储存于该浮置栅极内的数据。
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