KR100929305B1

KR100929305B1 - 나노스케일 래치 및 임피던스-인코딩된 나노스케일 논리회로

Info

Publication number: KR100929305B1
Application number: KR1020077009540A
Authority: KR
Inventors: 그레고리 에스 스나이더; 필립 제이 퀘크스
Original assignee: 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Priority date: 2004-10-27
Filing date: 2005-10-14
Publication date: 2009-11-27
Also published as: KR20070065406A; US7242215B2; EP1805767B1; WO2006049881A1; CN101048824A; JP2008518560A; JP4510895B2; CN101048824B; US20060087344A1; EP1805767A1

Abstract

본 발명의 다양한 실시예는 임피던스-구동 논리를 이용하는 나노스케일 전자 회로내의 임피던스 상태로서의 논리 값을 저장하는 논리-상태-저장, 임피던스-인코딩된 나노스케일, 임피던스-인코딩된 래치(405, 408, 302-305)의 구현 및 이용에 관한 것이다. 소정의 이들 실시예에서, 임피던스-구동 논리를 이용하는 나노스케일 전자 회로와 함께 나노스케일 임피던스-인코딩된 래치를 이용하는 것은, 논리 회로의 캐스케이드형 시리즈를 따른 전압 마진의 누적된 저하를 회피하고, 중간 논리 값의 일시적인 저장을 제공하여, 나노스케일 임피던스-인코딩된 래치를 통한 다른 나노와이어-크로스바-구현 논리 회로에 대한 나노와이어-크로스바-구현 논리 회로의 실제적인 상호접속을 허용함으로써, 복합 나노스케일-논리-회로 파이프라인, 나노스케일-논리-회로 기반 상태 머신(1200), 및 여러 가지의 상이한 상호접속 토폴로지 및 대응하는 기능을 갖는 다른 복합 논리 장치가 구현된다.

Description

나노스케일 래치 및 임피던스-인코딩된 나노스케일 논리 회로{NANOSCALE LATCHES AND IMPEDANCE-ENCODED LOGIC FOR USE IN NANOSCALE STATE MACHINES, NANOSCALE PIPELINES, AND IN OTHER NANOSCALE ELECTRONIC CIRCUITS}

본 발명은 나노스케일 전자 장치에 관한 것으로서, 특히, 나노스케일 래치 및 임피던스-구동 나노스케일 논리에서 임피던스-인코딩된 나노스케일 래치를 이용하기 위한 방법에 관한 것이다.

수 년에 걸친 연구 및 개발 노력에 의해, 나노스케일 전자 장치 분야에서 커다란 성과가 달성되었다. 일반적으로, 나노스케일 전자 장치는 100nm 미만의 폭을 갖는 신호 라인과, 각각 1 내지 수 십 또는 수 백의 분자로 제조되는 능동 및 수동 전자 구성요소를 포함하는, 다양한 방법 중 임의의 방법에 의해 제조된 전자 회로를 지칭한다. 하나의 유망한 나노스케일 전자 회로 아키텍처에서, 나노와이어 크로스바가 제 2 세트의 가깝게 이격된 병렬 나노와이어에 의해 오버레이된 제 1 세트의 가깝게 이격된 병렬 나노와이어로 제조되며, 다이오드, 저항기, 및 제 1 세트의 나노와이어로부터의 나노와이어가 제 2 세트의 나노와이어로부터의 나노와 이어와 교차하는 오버레이 영역 또는 나노와이어 접합부내에 제조된 수동 접속부와 같은 전자 구성요소를 갖는다.

도 1a-c는 단순한 일반적 나노와이어 크로스바를 도시한다. 도 1a-c는 모두, 간결성을 위해 도 1a만을 참조하여 기술된, 동일한 예시 관례를 이용한다. 도 1a에서, 제 1 세트의 병렬 나노와이어가 수직 라인(102-105)에 의해 표현되며, 제 2 세트의 병렬 나노와이어가 수평 라인(106-108, 110-111)에 의해 표현된다. 두 세트의 병렬 나노와이어는, 제 1 및 제 2 세트의 나노와이어들 사이의 소정의 나노와이어 접합부에서 선택적으로 제조된 나노스케일 전자 구성요소와 함께, 예시적인 나노와이어 크로스바(100)를 구성한다. 도 1a에서, 나노스케일 전자 구성요소는 디스크(112-117)에 의해 표현된다. 나노스케일 전자 구성요소는 나노스케일 다이오드, 나노스케일 저항기, 나노스케일 접속 포인트 및 나노스케일 트랜지스터를 포함한다.

도 1b는 나노와이어 크로스바에 의해 구현된 전자 회로의 동작을 도시한다. 도 1a-c의 예시적인 나노와이어 크로스바에서의 나노와이어(106-108)와 같은 제 2 세트의 나노와이어의 제 1 그룹은 입력 신호 라인으로서 기능할 수 있고, 도 1a-c의 예시적인 나노와이어 크로스바에서의 나노와이어(110)와 같은 제 2 세트의 나노와이어의 제 2 그룹은 출력 신호 라인으로서 기능할 수 있다. 도 1a-c의 예시적인 나노와이어 크로스바(100)는 3비트 신호가 입력되어 1비트 신호가 출력되는 나노스케일 논리 회로를 구현한다.

일반적으로, 나노와이어 크로스바는 입력, 출력 및 내부 신호 라인들 사이에 서 다소 임의적으로 위치될 수 있는 제 1 및 제 2 병렬 나노와이어 세트들 각각에서 수 십 내지 수 백개의 병렬 나노와이어를 포함한다. 이러한 위치는 추가적인 신호 라인들 및 회로에 대한 나노와이어의 상호접속에 의해 발생된다. 나노와이어 크로스바의 논리 기능은 나노와이어 크로스바내의 특정 나노와이어 접합부에서의 나노스케일 전자 구성요소(112-117)의 선택적인 제조에 의해 결정된다. 소정의 유형의 나노와이어 크로스바에서, 나노와이어 접합부는 리프로그래밍가능하다. 따라서, 리프로그래밍가능 나노와이어 크로스바에 의해 구현된 전자 회로는 반복적으로 재정의될 수 있다. 도 1b에 도시된 바와 같이, 입력 "101"이 하이 및 로우 전압들로서 인코딩되고, 도 1a-c에 도시된 예시적인 나노와이어 크로스바의 입력 신호 라인(106-108)에 입력되는 경우, 신호 "1"이 출력 신호 라인(110)상에 출력된다.

도 1c는 도 1b에 도시된 것과는 상이한 논리 입력/논리 출력 쌍을 도시한다. 도 1c에서, 예시적인 나노와이어 크로스바는 입력 신호 "100"을 출력 신호 "0"으로 변환한다. 예시적인 나노와이어 크로스바에 대한 전체 논리 설명은 가능한 논리 입력/논리 출력 쌍의 테이블, 또는, 대안적으로, 가능한 논리 입력/논리 출력 쌍이 도출될 수 있는 하나 이상의 부울(Boolean) 표현으로 구성될 것이다. 일반적으로, 나노와이어 크로스바는 신호 라인 또는 비트에서의 임의의 폭의 입력 논리 신호를 임의의 폭의 출력 논리 신호로 변환하는 임의의 논리 회로를 구현하는데 이용될 수 있다.

나노와이어 접합부에서 다이오드형 나노스케일 구성요소를 이용하는 나노와 이어 크로스바가, 새로운 세대의 나노스케일 전자 장치의 중요한 논리 구성요소로서 제안되어 왔다. 다이오드, 및 풀업 및 풀다운 저항기 양단의 전압 강하 때문에, 본래부터 다이오드-저항기 논리는 신호를 저하시킨다. 캐스케이딩 다이오드 논리는, 다이오드 논리가 임의의 큰 깊이로 캐스케이딩될 때, 그러한 캐스케이딩된 논리 회로를 이용불가능하게 만들기에 충분한 신호 저하를 생성하는 누적된 신호 저하를 발생시킨다. 신호 저하는 각각의 및 모든 다이오드-저항기 논리 단을 통해 누적되기 때문에, 신호 무결성을 복원하기 위해서는, 다이오드-저항기 논리 단들 사이의 저하 신호의 증폭이 요구된다. 또한, 다이오드-저항기 논리는 논리 상태들을 저장하는 능력이 부족하므로, 순차적인 다이오드-저항기 논리의 구현이 어렵다.

발명의 개요

본 발명의 다양한 실시예는 임피던스-구동 논리를 이용하는 나노스케일 전자 회로내의 임피던스 상태로서의 논리 값을 저장하는 논리-상태-저장, 임피던스-인코딩된 나노스케일 래치의 구현 및 이용에 관한 것이다. 소정의 이들 실시예에서, 임피던스-구동 논리를 이용하는 나노스케일 전자 회로와 함께 나노스케일 래치를 이용하는 것은, 논리 회로의 캐스케이드형 시리즈를 따른 전압 마진의 누적된 저하를 회피하고, 중간 논리 값의 일시적인 저장을 제공하여, 나노스케일 래치를 통한 다른 나노와이어-크로스바-구현 논리 회로에 대한 나노와이어-크로스바-구현 논리 회로의 실제적인 상호접속을 허용함으로써, 복합 나노스케일-논리-회로 파이프라 인, 나노스케일-논리-회로 기반 상태 머신, 및 여러 가지의 상이한 상호접속 토폴로지 및 대응하는 기능을 갖는 다른 복합 논리 장치가 구현된다.

도 1a-c는 단순한 일반적인 나노와이어 크로스바를 도시한다.

도 2는 2개의 나노와이어를 상호접속하는 나노와이어 접합부에서 제조될 수 있는 나노스케일 히스테리 저항기의 전자 동작을 도시한다.

도 3은 본 발명의 다양한 실시예에서, 히스테리 저항기를 이용하여 나노스케일 래치를 구현하는 방법을 도시한다.

도 4a-c는 나노스케일 히스테리 저항기를 단일 소자 나노스케일 래치로서 이용하는 것을 도시한다.

도 5는 일련의 단일 소자 나노스케일 래치에 의해 구현된 5-소자 나노스케일 래치를 도시한다.

도 6a-b는 단순한 논리 회로를 구현하는 다이오드 구성요소를 포함하는 단순한 예시적인 나노와이어 크로스바의 개략도와, 논리 회로의 대응하는 블록도형 표현을 도시한다.

도 7은 전치(preceding) 임피던스-인코딩된 나노스케일 래치 어레이 및 후치(following) 임피던스-인코딩된 나노스케일 래치 어레이에 접속된 임피던스-구동 나노스케일 다이오드 논리 회로를 도시한다.

도 8a-c는 본 발명의 임피던스-구동 다이오드 논리를 이용하는 가장 단순한 가능한 논리 회로와 더불어, 본 발명의 임피던스-인코딩된 래치를 도시한다.

도 9a-e는 단일 논리 회로, 2-래치 나노스케일 전자 회로의 동작을 도시한다.

도 10a-b는 나노스케일 래치에 의해 용이해지는 많은 상이한 상호접속 토폴로지 중 2개를 도시한다.

도 11a-d는 나노스케일 임피던스-인코딩된 래치를 이용함으로써 나노스케일 임피던스-구동 논리 회로의 복잡도를 증가시키기 위한, 본 발명의 일실시예를 나타내는 방안을 도시한다.

도 12는 임피던스-구동 나노와이어 크로스바 다이오드 논리 회로 및 임피던스-인코딩된 나노스케일 래치로 구현된 예시적인 상태 머신의 개략도를 도시한다.

도 13a-j는 도 12에 도시된 나노스케일 상태 머신의 동작을 도시한다.

본 발명의 다양한 실시예는 나노스케일 임피던스-구동 논리 회로(nanoscale impedance-driven logic circuit; NIDLC)에 의해 생성되어 소비되는 논리 상태들을 저장하는 나노스케일 임피던스-인코딩된 래치(nanoscale impedance-encoded latch; NIEL)을 구성 및 이용하는 것에 관한 것이다. NIEL은 NIDLC가 캐스케이딩되어, 논리의 단일의 단에서 가능한 것보다 복잡한 논리 기능을 생성하도록 한다. 임피던스-구동 논리 단들을 통과시에 저하된 신호는, 하나 이상의 중재 NIEL의 동작을 통해, 부스팅 또는 복원될 수 있다. NIDLC 및 중재 NIEL은 클록킹되어, 파이프라인, 상태 머신, 및 보다 복잡한 논리 회로를 생성할 수 있다. 이하의 설명은, (1) 히스테리 저항기(hysteretic resistor), (2) NIEL, (3) 래치 어레이, (4) 다이오드-저항기 논리, (5) 임피던스-구동 논리, (6) 임피던스-인코딩 및 임피던스-구동 논리 단, (7) 파이프라인, (8) 파이프라인 동작, (9) 상태 머신, (10) 예시적인 상태 머신 및 (11) 예시적인 상태 머신의 동작을 포함하는 다수의 서브섹션에서, 일반적인 정보, 및 본 발명의 개요 및 세부 사항을 제공한다.

히스테리 저항기

도 2는 2개의 나노와이어를 상호접속하는 나노와이어 접합부에서 제조될 수 있는 나노스케일 히스테리 저항기의 전자 동작을 도시한다. 도 2에서, 전압은 수평축(202)에 대해 도시되고, 전류는 수직축(204)에 대해 도시된다. 도시된 전류/전압 관계, 즉, 도 2에서의 직선 세그먼트는, 로우 임피던스 논리 상태 0(도 4a에서의 402 및 403)으로부터 하이 임피던스 논리 상태 1(도 4a에서의 404 및 405)로, 그리고 다시 반대로의 나노스케일 히스테리 저항기의 스위칭을 기술하는 도 2에서의 동작 루프를 형성한다. 상대적으로 조금만 경사진 라인 세그먼트(206)는 하이 임피던스의 논리 상태 1의 개방 상태에서의 나노스케일 히스테리 저항기에 대한 전류/전압 관계를 나타낸다. 라인 세그먼트(206)의 작은 기울기는, 옴의 법칙에 의해 표현된 바와 같이, 하이 임피던스 또는 개방 스위치의 인가 전압에서의 변화를 갖는 전류에서의 비교적 작은 변화를 나타낸다.

전술한 바와 같이, R_closed는 상대적으로 낮으며, 큰 전류 변화 대 전압 변화 비율(current-change-to-voltage-change ratio)을 초래한다. 상대적으로 많이 경사진 라인(208)은 옴의 법칙에 의해 표현된 바와 같이, 인가 전압의 비교적 작은 변화가 비교적 큰 전류 변화를 유발하는 나노스케일 히스테리 저항기의 로우 임피던스의 논리 상태 0의 폐쇄 상태를 나타낸다.

라인 세그먼트(206)에 의해 표현된 개방의 하이 임피던스 상태에서, 나노스케일 히스테리 저항기를 통과한 전류의 양은, 양의 인가 전압 V_close가 전압축상의 포인트(210)에 도달될 때까지, 상당히 일정하게 유지된다. 그러한 포인트에서, 나노스케일 히스테리 저항기는 임피던스 상태 변화를 겪게 되며, 그 동안 나노스케일 히스테리 저항기를 통과하는 전류의 양은, 수직 라인 세그먼트(212)를 따라, 수직 라인 세그먼트(212)가 로우 임피던스의 폐쇄 상태에서의 나노스케일 히스테리 저항기의 전류/전압 관계를 나타내는 경사진 라인 세그먼트(208)와 교차하는 포인트(214)까지 크게 증가된다. V_close를 초과하는 인가된 양의 전압(positive voltage)에서의 증가는, 양의 방향에서의 경사진 라인(208)의 연장부에 대응하는 전류에서의 증가를 유발할 것이다. 인가 전압이 감소된다면, 라인 세그먼트(208)가 포인트(216)로 내려가면서, 나노스케일 히스테리 저항기를 통과하는 전류가 그에 따라 감소된다. 음의 인가 전압 V_open을 나타내는 포인트(216)에서, 히스테리 저항기를 통과하는 전류는 하이 임피던스의 개방 상태를 나타내는 조금 경사진 라인(206)과 교차하도록, 수직 라인(218)을 따라 신속하게 감소된다. 따라서, 음의 인가 전압 V_open에서, 히스테리 저항기는 로우 임피던스의 폐쇄 상태로부터 하이 임피던스의 개방 상태로의 상태 변화를 겪는다. V_open보다 큰 음의 전압(negative voltage)을 인가하는 것은, 음의 전압 방향에서 라인 세그먼트(208)의 연장부에 의해 나타낸 바와 같이, 음의 방향에서의 전류 증가를 초래할 것이다.

일반적으로, 나노스케일 히스테리 저항기는 다소 낮은 음의 전압 V_open으로부터 다소 높은 양의 전압 V_close까지의 전압 범위에서 동작하는데, 그 이유는, V_d ⁺(220) 내지 V_d ^-(222)의 범위 밖의 인가 전압이 나노스케일 히스테리 저항기를 역으로 할 수 없게 파괴하기 때문이다(여기서, V_d ⁺는 히스테리 저항기가 그 전압에서 또는 그보다 높은 전압에서 실패하게 되는 양의 파괴 전압이고, V_d ^-는 히스테리 저항기가 그 전압에서 또는 그보다 낮은 전압에서 실패하게 되는 음의 파괴 전압임). 히스테리 저항기 포함 NIEL의 논리 상태 또는 임피던스 상태는 나노스케일 히스테리 저항기에 의해 저항기와는 직렬로 상호접속된 나노와이어 양단에 전압을 인가하고, 나노스케일 히스테리 저항기 양단의 전류 흐름 또는 전압 강하를 결정함으로써 결정될 수 있다. 큰 전압 강하 또는 작은 전류는 나노스케일 히스테리 저항기가 개방된 하이 임피던스 상태에 있음을 나타내는 반면, 상대적으로 더 낮은 전압 강하 또는 상대적으로 더 높은 전류는 나노스케일 히스테리 저항기가 로우 임피던스의 폐쇄 상태에 있음을 나타낸다.

특정 나노스케일 히스테리 저항기 구현의 물리적 특성에 의존하여, V_open 및 V_close의 크기 및 극성이 변할 수 있다. 예를 들어, V_open이 양의 전압이고, V_close가 음의 전압이거나, 또는, 다시 말해서, V_open 및 V_close의 극성들이 전술한 히스테리 저항기에 대하여 반전되는 나노스케일 히스테리 저항기 구현이 가능하다. 또한, V_open, V_close _,V_d ⁺ 및 V_d ^-의 크기는 상이한 구현들간에 실질적으로 변할 수 있다.

임피던스-인코딩된 래치

도 3은 본 발명의 다양한 실시예에서, 히스테리 저항기를 이용하여 NIEL을 구현하는 방법을 도시한다. 나노스케일 히스테리 저항기(302)는 2개의 상이한 임피던스 상태(302, 304) 중 하나를 차지하도록 전기적으로 제어될 수 있다. 제 1 상태(302)에서, 나노스케일 히스테리 저항기의 임피던스는 상대적으로 로우로 되어, 로우 임피던스 접속을 통한 2개의 나노와이어의 상호접속을 제공한다. 이하의 설명에서, 이러한 상태는, 개략적인 표현에서 폐쇄된 히스테리 저항기 스위치(303)로서 표현된 부울 값 "0" 임피던스 논리 상태로서 임의로 지정된다. 나노스케일 히스테리 저항기에 의해 차지될 수 있는 제 2 상태는 상대적으로 하이 임피던스 상태(304)이다. 상대적으로 하이 임피던스 상태는 개략적인 표현에서 개방 히스테리 저항기 스위치(305)로서 표현된 부울 논리 상태 "1"로서 임의로 지정된다. 따라서, 나노스케일 히스테리 저항기는 논리 상태를 전류 레벨 또는 전압 전위로서보다는, 임피던스 상태로서 저장한다. 로우 임피던스 상태(302)는 본질적으로 2개의 나노와이어들 사이의 로우 임피던스 상호접속을 나타내는 반면, 하이 임피던스 상태는 본질적으로 2개의 나노와이어들 사이의 상호접속의 부족으로 고려될 수 있으며, 따라서 개방 스위치(305)로서 개략적으로 표현된다.

도 4a-c는 나노스케일 히스테리 저항기를 단일 논리 저장 소자 NIEL로서 이용하는 것을 도시한다. 도 4a-c에서, 나노스케일 히스테리 저항기(도 3에서의 303 및 305)의 스위치형 개략 표현을 이용하여, 상이한 시점에서의 장치의 임피던스 상태 또는 논리 상태를 도시한다. 처음에, 단일 소자 NIEL은 더 이상 필요하지 않을 수 있는 이전의 논리 상태 값 또는 문맥을 포함한다. 따라서, 도 4a에 도시된 바와 같이, NIEL은 폐쇄 상태(402) 또는 개방 상태(404)에 있을 수 있다. 폐쇄 또는 개방 상태에 있든지 간에, 제 1 단계에서, 상대적으로 큰 양의 전압이 수직 나노와이어(405, 406)에 인가되어, V_open보다 음인 나노스케일 히스테리 저항기 양단의 음의 전압 강하를 제공한다.

큰 양의 전압을 인가하는 것은 나노스케일 히스테리 저항기 양단에 파괴적인 음의 전위를 형성할 가능성을 발생시킨다. 이러한 가능성은 수평 나노와이어(408)를 다이오드(412)를 통해 접지(410)에 상호접속함으로써 감소된다. 다이오드(412)는 이러한 제 1 단계 동안만 순방향 바이어싱되고, 로우 임피던스 경로를 히스테리 저항기를 보호하는데 필요한 접지에 제공한다. 입력 신호가 입력 저항을 통해서만 접지되고, 히스테리 저항기가 처음에 폐쇄된 경우, 전압 분배기는 수직 나노와이어에 인가된 음의 전압이 V_open보다 크기가 크도록 하여, 히스테리 저항기 양단에 V_open의 전압 강하를 발생시킴으로써, 스위치가 개방되도록 하는 결과를 초래한다. 그러나, 크기가 V_open보다 큰 음의 전압을 수직 나노와이어에 인가하여, 스위치를 하이 임피던스 상태로 개방시에, 전압 분배기를 통한 전류는 빠르게 강하되고, 거의 모든 인가된 음의 전압은 히스테리 저항기 양단에 걸쳐 이제 강하된다. 인가된 음의 전압의 크기가 V_d ^-를 초과하는 경우, 히스테리 저항기는 역으로 할 수 없게 파괴될 수 있다. 따라서, 다이오드(412)는 접합이 하이 임피던스 상태로 전이시에, 접합 전압이 파괴적으로 스파이킹되는 것을 방지하는 로우 임피던스 경로를 제공한다.

상대적으로 큰 양의 전압(405, 406)을 NIEL의 수직 와이어 또는 제어 전압 입력에 인가하는 것은 나노스케일 히스테리 저항기가, 폐쇄된 상태의 로우 임피던스 라인 세그먼트(208)를 도 2에서의 개방 상태의 하이 임피던스 라인 세그먼트(206)와 접속하는 도 5에서의 수직 라인 세그먼트(518)를 따라 개방 상태(416)로 되도록 한다. 따라서, NIEL의 초기 논리 상태에 관계없이, NIEL은 양의 전압(405, 406)의 인가에 의해 개방 논리 상태로 위치된다.

다음, 음의 전압(420)이 수직 와이어에 인가된다. 이러한 음의 인가 전압은 나노스케일 히스테리 저항기 양단에 양의 전압 V_close보다 작은 양의 전압을 도입한다. 따라서, 인가된 음의 전압(420)은 나노스케일 히스테리 저항기 양단의 전압 전위를, 도 5에서 곡선(512)에 의해 표현된 상태 전이가 발생되는 포인트까지 상승시키지 않는다. 이제 NIEL은 입력 값을 수신할 준비가 된다.

도 4a에 도시된 바와 같이, NIEL이 입력 값을 수신할 준비가 된 후, 도 4b에 도시된 바와 같이, 입력 값은 수평 나노와이어 또는 입/출력 나노와이어 신호 라인에 도입되어, NIEL에 저장될 수 있다. 양의 전압이 수평 나노와이어(422)에 인가되어, 나노스케일 히스테리 저항기 양단의 양의 전압 강하가 V_close를 초과하도록 함으로써, 도 2에서 라인 세그먼트(212)에 의해 표현된 상태 전이가 히스테리 나노스케일 임피던스를 폐쇄 상태(424)에 위치되도록 한다. 수평 나노와이어(426)에 낮은 전압이 인가되거나 또는 전압이 인가되지 않는다면, 나노스케일 히스테리 저항기는 개방 상태(428)로 유지된다. 즉, NIEL을 입력-개별적 상태로 위치시키는 수직 나노와이어에 인가된 음의 전압은 나노스케일 히스테리 저항기 양단의 음의 전압이 V_close의 크기보다 안전하게 작지만, 수평 나노와이어에 대한 상대적으로 하이 전압 논리 입력 신호(422)의 인가로부터 초래된 추가적인 전위가 나노스케일 히스테리 저항기에 인가된 전체 전위를 V_close로 상승되도록 하는 충분히 높은 크기와 동일하게 된다. 도 4c에 도시된 바와 같이, NIEL은 입력 값을 수신할 준비가 된 경우 입력된 양의 전압의 논리 상태 "1" 신호를 폐쇄 스위치 상태(430)로서 저장하고, 입력된 무 전압의 논리 상태 "0" 신호를 개방 스위치(438)로서 저장한다. 수직 나노와이어(442)에 OV가 인가되거나, 또는, 다시 말해서, 수직 나노와이어가 접지되는 경우, NIEL에 저장된 논리 상태는 수평 나노와이어의 전압 상태에 영향을 미칠 수 있다. 폐쇄 상태(432)에서, 수평 나노와이어(408)에 인가된 전압은 폐쇄 스위치를 통해 접지에 대해 로우 임피던스 경로를 갖는 반면, 개방 상태(440)에서는 NIEL내에서 접지에 대한 로우 임피던스 경로가 존재하지 않는다. 따라서, NIEL내의 로우 임피던스 경로의 부재 또는 존재가 접지에 미치는 영향은 수평 나노와이어의 전압 상태에 영향을 미칠 수 있다.

요약하면, 도 4a에 도시된 바와 같이, NIEL은 그의 초기 임피던스 상태에 관계없이 제어 전압 입력에 양의 전압을 처음에 인가하여 NIEL을 무조건적으로 개방한 후, 음의 전압을 인가하여 래치를 입력-개별적인 상태로 위치시킴으로써, 입력을 수신할 준비가 된다. 도 4b에 도시된 바와 같이, 입력-개별적인 상태에서, 하이 전압 입력 신호는 나노스케일 히스테리 저항기가 폐쇄 상태로 전이하도록 하고, 로우 전압 또는 무 전압 신호의 입력은 나노스케일 히스테리 저항기가 개방 상태로 유지되도록 한다. 후술되는 바와 같이, NIEL의 임피던스 상태는 NIEL이 상호접속되는 이후의 나노와이어-크로스바 논리 장치에서의 신호 라인의 전압 상태에 영향을 미치는데 또한 이용될 수 있다.

래치 어레이

도 5는 일련의 단일 소자 NIEL에 의해 구현된 5-소자 NIEL 어레이를 도시한다. 도 5에서, 5-소자 NIEL 어레이에 대한 개략도(502)가, 5-소자 NIEL 어레이의 블록도형 표현(504)과 등가인 것으로 도시된다. 이후의 표현은 명료성을 위해 후속하는 도면들에서 이용된다. 전술한 바와 같이, 나노스케일 히스테리 저항기(506, 507, 508)를 포함하는 개방 상태 나노스케일 히스테리 저항기가 저장 논리 값들 "1"(510, 511, 512)을 나타내는 것으로서 임의적으로 지정되고, 폐쇄 상태 나노스케일 히스테리 저항기(514, 515)가 저장 논리 값들 "0"(516, 517)로서 임의적으로 지정됨을 주지해야 한다. 수직 나노와이어(518)는 제어 입력(520)에 대응하고, 수평 나노와이어(522-526)는 입력 신호 라인(528-532) 및 출력 신호 라인(534-538) 둘다에 대응한다. 입/출력 신호 라인은 특정한 시간의 경우에 입력 라인으로서 또는 출력 라인으로서만 기능할 수 있으며, 제어 전압 입력(520)에 인가된 전압 및 라인들이 추가적인 회로에 의해 구동되는지의 여부에 의존한 입력 및 출력에 관한 그들의 상태는 도시되지 않는다.

통상적인 다이오드-저항기 논리

도 6a-b는 통상적인 다이오드 논리를 이용하여 단순한 논리 회로를 구현하는 다이오드 구성요소를 포함하는 단순한 예시적인 크로스바의 개략도와, 논리 회로의 대응하는 블록도형 표면을 도시한다. 나노스케일 회로의 개략 표현(602)은 5개의 입력 신호 라인(604-608)과, 저항기(614-616)를 통해 접지(618)에 상호접속된 3개의 출력 신호 라인(610-612)과, 다이오드(626)와 같은 다이오드를 통해 입력 신호 라인(604-608) 및 출력 신호 라인(610-612)과 상호접속된 4개의 수직 나노와이어(620-623)를 도시한다. 또한, 수직 나노와이어는 저항기(628-631)를 통해 구동 전압 라인(632)에 상호접속된다. 신호 라인과 수직 와이어 사이의 다이오드의 선택적인 삽입은 도 6에 도시된 논리를 생성한다. 논리 신호를 반전하는 다이오드 기반 크로스바를 구현하는 것은 어렵기 때문에, 각각의 입력 신호 A(604) 및 B(606)가 상보형 입력 신호

및

와 쌍으로 된다. 히스테리 논리 회로에서 입력 신호 C에는 상보형 입력 신호가 제공되지 않는데, 그 이유는, 상보형 신호는 이러한 히스테리 응용에서 필요하기 않기 때문이다.

나노스케일 회로(602)는 통상적으로 동작하며, 상대적으로 쉽게 이해된다. 도 6의 예, 및 이전 및 후속 예에서, 하이 전압 입력 신호가 논리 상태 "1"로서 임의적으로 지정되고, 로우 또는 무 전압 입력 신호가 논리 상태 "0"으로서 임의적으로 지정된다. 두 입력 신호 라인 A 및 B가 하이이거나, 또는 논리 상태 "1"인 경우, 수직 라인(620)은 상대적으로 하이 전압 상태를 유지하고, 순방향 바이어싱된 다이오드(638)를 통한 출력 신호 라인(610)과 수직 라인(620)의 상호접속을 초래하여, 출력 신호 라인(610)상의 전압을 상승시킨다. 그러나, 신호 라인 A(604) 및 B(606) 중 어느 하나 또는 둘다 상대적으로 로우 전압 또는 무 전압 상태라면, 순방향 바이어싱된 다이오드(634, 636)는 라인(620)으로부터 입력 신호 라인 A(604) 또는 B(606) 중 어느 하나 또는 둘다로 전류가 흐르기 위한 로우 임피던스 경로를 제공한다. 후자의 경우, 전력 라인(620)의 전압 전위는 입력 신호 라인 A(604) 또는 B(606) 중 어느 하나 또는 둘다의 상대적으로 로우 전압 또는 무 전압 상태로 떨어지고, 따라서, 출력 신호 라인(610)은 접지로 된다. 두 입력 신호 라인 A 및 B는, 출력 신호 라인(610)이 논리 상태 "1"인 동안, 논리 상태 "1"에 있어야 하므로, 나노스케일 회로(602)는 신호 라인 A 및 B상의 신호 입력에 응답하여 출력 신호 라인(610)상에 논리 상태 A∧B를 출력한다. 나노스케일 회로(602)에서의 남아 있는 다이오드 상호접속의 유사한 분석에 의하면, 출력 신호 라인(611)은 논리 상태

또는

를 나타내고, 출력 신호 라인(612)은 입력 신호 라인 C(608)에 대한 입력과 동일한 논리 상태를 출력함을 알 수 있다.

개략 형태(602)로 도시된 나노스케일 회로의 기능은, 도 6b에 도시된 바와 같이, 블록도형의 형태(640)로 대안적으로 표현될 수 있다. 이하의 설명에서, 도 6a에 도시된 통상적인 논리 회로의 기능은, 이전의 NIEL로부터의 임피던스-인코딩된 입력을 이용하여, 이후의 NIEL에 저장된 논리 상태를 출력하는, 도 6b에 도시된 기능 블록에 의해 표현된 나노와이어 크로스바로 구현된다. 후술되는 나노와이어 크로스바의 기능은 도 6a에 도시된 통상적인 회로의 기능과 동일하지만, 구현은 상이하다. 예를 들어, 접지(618)에 대한 저항성 접속부(614-616)는 크로스바에서 요구되지 않으며, 그 대신에 NEIL에 의해 제공된다. 보다 중요하게, 도 6a에 도시된 통상적인 회로의 경우와 같이, 입력 신호는 전압 인코딩되지 않으며, 그 대신에 이전의 NEIL내에서 임피던스 인코딩된다. 따라서, NIEL을 통해 상호접속된 나노와이어 크로스바의 캐스케이드내의 나노와이어 크로스바는, 임피던스-인코딩된 입력상에서 동작하며, 이후의 NIEL에서의 논리 상태를 저장하는데 이용되거나 또는 논리 회로 캐스케이드로부터의 최종 전압 신호 출력으로서 이용되는 출력 전압 신호를 생성하는 새로운 유형의 논리 회로를 나타낸다.

임피던스-구동 다이오드 논리

본 발명의 다양한 실시예는 NIEL과 밀집되게 섞어 짜여진 NIDLC를 이용한다. NIDLC는 전술한 통상적인 다이오드 논리와 동일한 방식으로 동작하지 않는다. 도 7은 그의 입력을 구동하는 이전의 NIEL 어레이(702) 및 그의 출력을 캡쳐하는 이후의 NIEL 어레이(704)에 상호접속된 NIDLC를 도시한다. 도 7에 도시된 바와 같이, NIDLC(700)에 대한 입력은 이전의 NIEL(702)로부터 구동되거나, 또는, 외부 소스로부터의 기본 입력인 경우, 전기적 등가물로부터 구동된다. AND 게이트는 다이오드(706-709) 및 크로스바의 최상부 절반에서의 풀업 저항기(710-712)로 구현되고, OR 게이트는 바닥 절반에서의 다이오드(714-716)로 구현된다. OR 게이트(718, 720)의 출력은 이후의 출력 래치(704)내로 구동된다. NIDLC는 하나 이상의 입력 NIEL 및 하나 이상의 출력 NIEL과 상호접속될 수 있다.

임피던스-구동 다이오드 크로스바 논리와 통상적인 다이오드 크로스바 논리 사이의 차이점은, (1) 통상적인 다이오드 크로스바 논리에서와 같은 하이 또는 로우 값에 의해서보다는, 임피던스-구동 다이오드 크로스바 논리에서의 접지에 대한 하이 임피던스(논리 1) 또는 로우 임피던스(논리 0) 경로에 의해 표현되는 입력 논리 신호, (2) 사실상 출력 래치의 내부 임피던스에 의해 공급되는 통상적인 다이오드 논리의 풀다운 저항기의 명백한 부재를 포함한다. 도 7에서의 입력 래치(702)와 같은 임의의 입력 래치가 아닌, 다이오드 논리에 의해 구동된 하나 이상의 출력 래치(718)와 더불어 AND/OR 다이오드 논리(700)가 함께 단을 구성한다. 하나의 단에 대한 입력 래치는 때때로, 다른 이전의 단에 대한 출력 래치임을 주지해야 한다. "단을 클록킹" 이라는 문구는 입력 신호를 판독하는 3부분 처리 제어, 다이오드 크로스바 논리에서의 하나 이상의 논리 기능 계산 및 출력 래치에서의 결과 래칭을 의미한다. 클록킹 처리를 제어하는 것은 다음과 같은 3개의 단계를 포함한다.

(1) 크로스바와 상호접속된 풀업 저항기에서의 V_logic 및, 입력 및 출력 래치에서의 V_latch를 포함하는 회로에 인가된 모든 전압들을 처음에 0V로 설정한다. 따라서, 회로에서의 전력 소모가 없으며, 입력 래치는, 다이오드 논리에 의한 판독 준비가 된 출력 모드에 있는 것으로 준비된다.

(2) 다음, 충분히 큰 양의 전압을 V_latch에 인가하여, 각각의 래치가, 그것이 이전에 폐쇄되어 있었던 경우, 개방으로 되도록 함으로써, 출력 래치를 무조건적으로 개방한다. 그 후, 출력 래치에 대한 V_latch 입력은 OV로 리턴된다.

(3) 다음, 양의 전압을 논리 회로의 V_logic 입력에 인가하고, 음의 전압을 출력 래치의 V_latch 입력에 인가하며, 계속해서 0V를 임의의 입력 래치의 V_latch 입력에 인가한다. 이것은 단으로 하여금 NIDLC에 제공된 다이오드에 의해 수반된 논리 기능을 계산하여, 해당 래치와 관련된 기능에 대한 계산 값이 1로 평가된 경우, 각각의 출력 래치를 폐쇄하고, 기능에 대한 계산 값이 0인 경우 각각의 출력 래치를 개방 상태로 남겨두도록 한다. 입력이 논리 0인 경우 래치는 반전되어 논리 1을 저장하며, 그 반대로도 된다.

도 8a-c는 2개의 단일 소자 NIEL 및 단일의 NIDLC를 포함하는 예시적인 나노스케일 회로를 도시한다. 도 8a는 제 1의 단일 소자 NIEL(802)과, 함께 NIDLC를 구성하는 직렬 AND 및 OR 게이트(804, 806)와, 제 2의 단일 소자 NIEL(808)을 포함하는 회로의 단순한 개략도를 도시한다. 도 8b는 도 8a에 도시된 단순한 회로의 회로 레벨 표현(810)을 도시한다. 도 8c는 제 1 NIEL(802)이 저장 값의 출력을 위해 마련되고, 제 2 NIEL(808)이 논리 구성요소(804, 806)로부터의 입력을 수신하기 위해 마련된다는 가정하에, 도 8b 및 8a의 회로에 대한 회로 등가도를 도시한다. 도 8b-c에서, 양의 및 음의 파괴 전압 V_d ⁺ 및 V_d ^-는 각각 2.5V 및 -2.5V인 것으로 가정되며, 개방 및 폐쇄 전압 V_open 및 V_close는 각각 -1.5V 및 1.5V인 것으로 가정된다. 풀업 저항기(812)의 임피던스는 제 1 나노스케일 히스테리 저항기(814)와 제 2 나노스케일 히스테리 저항기(816)의 임피던스들 사이의 중간 값인 것으로 더 가정된다. 각각의 다이오드 양단의 전압 강하는 0.7V인 것으로 가정된다. 풀업 저항기(812)에 인가된 전압은 1.5V인 것으로 더 가정된다. 다이오드(818) 양단의 전압 강하 때문에, 포인트 A(820)에서의 전압은 -0.7V이며, 그것은 안전 마진을 제공하여, 구동 전압이 NIDLC에 인가될 때 래치가 개방되지 않도록 한다. 마지막으로, 래치 기록 전압(822)이 -1.0V로 설정되어, 제 2 나노스케일 히스테리 저항기(816) 양단의 최대 전압 강하 2.5V-V_diode를 생성한다.

두 가지의 경우를 고려할 필요가 있다. 제 1 경우에서, 제 1 래치(802)는 논리 값 "1"을 포함하거나, 또는, 다시 말해서, 개방 상태이다. 이것은 저항기(812) 양단의 매우 작은 전압 강하를 의미하며, 두 포인트 A(820) 및 B(824)에서의 전압은 1.5V-0.7V=0.8V이다. 따라서, 제 2 나노스케일 히스테리 저항기(816) 양단에서 1.8V의 전압 강하가 관측되며, 그것은 나노스케일 히스테리 저항기의 스위치 임계값을 초과하지만, 파괴 임계값보다는 작은 것이다. 따라서, 제 2 NIEL(808)은 폐쇄된다. 제 2 경우에서, 제 1 NIEL(802)은 논리 값 "0"을 포함한다. 이러한 제 2 경우에서, 제 1 나노스케일 히스테리 저항기(814) 양단에 작은 전압 강하가 존재하며, 모든 전압은 저항기(812) 및 2개의 다이오드(818, 824)를 가로지른다. 따라서, 포인트 A 및 B(820, 824)에서의 0.0의 전압이 수반되고, 그것은, 제 1 나노스케일 히스테리 저항기(814) 양단에 전압 강하가 발생되지 않으며, 제 2 나노스케일 히스테리 저항기(816) 양단에 1.0V의 전압 강하가 발생됨을 의미한다. 제 2 나노스케일 히스테리 저항기(816) 양단의 전압 강하는 V_open 임계값 미만이고, 제 2 NIEL(808)은 폐쇄된 채로 유지된다. 요약하면, 도 8a 및 8b에 도시된 단순한 회로는 나노스케일 히스테리 저항기에 대한 임계 전압(critical voltage)에 상응하는 전압 범위내에서 동작가능하고, 나노스케일 전자 회로는 그것을 역으로 할 수 없게 파괴하기에 충분한 나노스케일 히스테리 저항기 양단의 전압 강하를 생성하지 않고서 동작될 수 있다.

도 9a-e는 단일 크로스바, 2-래치 나노스케일 전자 회로의 동작을 도시한다. 도 9a에 도시된 나노스케일 전자 회로는 도 5를 참조하여 전술한 NIEL과 동일한 이전의 5-소자 NIEL 어레이(902)와, 도 8a를 참조하여 전술한 통상적인 논리 회로의 논리 기능을 제공하는 NIDLC(904)와, 도 5를 참조하여 전술한 NIEL과 유사한 이후의 3-소자 NIEL(906)을 결합한다. 이전의 5-소자 NIEL 어레이(902)의 저장된 임피던스-인코딩된 논리 내용은 입력으로서 NIDLC(904)를 향하며, NIDLC로부터의 논리 출력은 3-소자 NIEL(906)로 향한다. 초기 상태로서, 제 1 NIEL은 현재 논리 값 "10011"을 저장하며, 제 2 NIEL은 현재 논리 값 "101"을 저장한다. 도 9b-9c에 도시된 단계들의 시퀀스에서, 5-소자 NIEL(902)의 현재 내용은 NIDLC(904)로 구동되고, 결과적인 출력이 3-소자 NIEL(906)에 저장된다. 그 후, 도 9d-9e에 도시된 단계들의 시퀀스에서, 새로운 입력 값이 5-소자 NIEL 어레이(902)내로 구동된다. 이들 단계들의 시퀀스는, 나노스케일 논리 회로 파이프라인 또는 상태 머신에서 다수회 반복될 수 있다.

도 9b에 도시된 제 1 단계에서, 이전의 5-소자 NIEL 어레이(902)의 제어 전압 입력(908)은, NIDLC(904)에 대한 구동 전압(910) 입력과 같이, 접지로 구동된다. 충분히 큰 양의 전압이 이후의 3-소자 NIEL(906)의 제어 전압 입력(912)에 인가되어, 5개의 내부 래치가 무조건적으로 개방되도록 한다. 따라서, 이후의 5-소자 NIEL 어레이는 NIDLC로부터 입력 논리 상태를 수신할 준비가 되며, 3-소자 NIEL의 임의의 이전의 임피던스-인코딩된 내용을 클리어한다. 다음, 도 9c에 도시된 단계에서, 양의 구동 전압 또는 V_logic이 NIDLC(904)에 대한 (910)에 인가되고, 음의 전압이 3-소자 NIEL(906)의 제어 전압 입력(912)에 인가된다. 이것은 이전의 5-소자 NIEL(902)로부터의 임피던스-인코딩된 논리 상태가 NIDLC(904)로 입력되도록 하며, 그것은, 이후의 3-소자 NIEL(906)내의 내부 래치의 임피던스 상태를 설정하는 출력 전압 회로를 생성한다.

다음, 도 9d에 도시된 단계에서, 이후의 3-소자 NIEL(906)에 대한 제어 전압 입력(912)이, NIDLC(904)에 대한 구동 전압 입력(910)과 같이, 접지로 구동된다. 양의 전압이 이전의 5-소자 래치(902)의 제어 전압 입력(908)에 인가되어, 이전의 5-소자 NIEL 어레이의 내용을 클리어한다. 도 9e에 도시된 최종 단계에서, 음의 전압이 이전의 5-소자 NIEL 어레이(902)의 제어 전압 입력(908)에 인가되어, 이전의 5-소자 NIEL 어레이가 새로운 입력 논리 신호 "01010"을 수신하도록 허용한다. 이러한 포인트에서, 도 9b-c에 도시된 단계들은, 제 2 논리 값을 3-소자 NIEL(906)내로 대체하도록 반복될 수 있다.

NIEL 전압의 동작은 다운스트림 신호 라인의 논리 상태 반전을 초래하고, 그것의 전압 상태는 래치의 임피던스 상태를 설정하는데 이용된 신호 라인의 논리 상태에 대해, NIEL에 의해 영향을 받음을 주지하는 것이 중요하다. 도 4b-c에서 볼 수 있듯이, 상대적으로 하이 전압 입력 신호를 이용하여 NIEL을 폐쇄된 로우 임피던스 상태로 설정하고, 로우 임피던스의 폐쇄 상태는 이후의 나노와이어 크로스바가 활성화되고 NIEL의 제어 전압 입력이 접지로 되는 경우, 이후의 상호접속된 신호 라인을 접지로 끌어당기는 기능을 한다. 반대로, NIEL에 대한 로우 전압 또는 접지 레벨 신호 입력은, NIEL이 입력-신호-개별적인 상태에 위치될 때, NIEL을 개방의 하이 임피던스 상태로 남겨두고, 하이 임피던스의 개방 상태는, 이후의 나노와이어 크로스바가 활성화될 때, 이후의 상호접속된 신호 라인의 전압 상태에 영향을 미치지 않는다. 따라서, NIEL이 논리 상태 저장 장치로서 보여질 때, 논리 "1" 신호의 입력을 통해 저장된 논리 상태는 NIEL로부터 논리 "0" 상태로서 판독되고, 논리 "0" 신호의 입력을 통해 저장된 논리 상태는 NIEL로부터 논리 "1" 상태로서 판독된다.

또한, 캐스케이딩된 논리 회로와 직렬로 논리 상태를 임피던스 상태로서 인코딩하는 NIEL을 이용하는 것은, 캐스케이딩된 논리 회로를 통해 누적 전압 마진 저하를 개선하는 바람직한 효과를 갖는데, 그 이유는, 각각의 논리 회로가 이전의 논리 회로로부터 출력된 전압 마진과는 독립적으로 논리 전압 입력에 의해 구동되기 때문이다. 즉, 캐스케이딩된 논리 회로를 통한 누적 전압 마진 감소보다는, 캐스케이드에서의 최종 논리 회로로 인한 전압 마진 축소가 전체 캐스케이드에 대해 관측된다. 입력 전압 마진은 캐스케이드에서의 각각의 논리 회로에 인가된다.

후술하는 바와 같이, 논리 상태들은 여러 가지의 상이한 방식으로 함께 결합되어, 복합적인 논리 회로를 형성할 수 있다. 그러한 회로에서, NIEL 어레이는 이전의 나노스케일 크로스바 및 이후의 나노스케일 크로스바와 상호접속되는 것으로서 보여질 수 있다. NIEL 어레이의 제어 전압 입력이 접지로 되고, 이전의 나노스케일 크로스바의 V_logic 입력이 접지로 되며, 제 1 NIEL 어레이(902)에 대한 도 9c에서와 같이, 양의 전압이 이후의 나노스케일 크로스바의 V_logic 입력에 인가될 때, NIEL 어레이의 입/출력 신호 라인들은 출력 모드에 있게 된다. 음의 전압이 NIEL의 제어 전압 입력에 인가되고, 래치가 개방 상태에 있으며, 양의 전압이 이전의 나노스케일 크로스바의 V_logic 입력에 인가되고, 제 2 NIEL 어레이(902)에 대한 도 9c에서와 같이, 이후의 나노스케일 크로스바의 V_logic 입력이 접지로 되는 경우, NIEL 어레이의 입/출력 라인들은 입력 모드에 있게 된다. 즉, NIEL 어레이를 통해 한 방향으로 정보를 전달하기 위해, 래치에 대한 제어 전압 입력, 및 이전의 및 이후의 나노스케일 크로스바에 대한 V_logic 입력 둘다 함께 클록킹되어야 한다. 도 2를 참조하여 기술된 인가 전압 범위들내에서, 도 5에 도시된 NIEL 어레이와 같은 NIEL을 포함하는 나노스케일 전자 회로를 동작하기 위해서는 주의를 해야 한다.

파이프라인

도 10a-b는 나노스케일 래치에 의해 용이해지는 많은 상이한 상호접속 토폴로지 중 2개를 도시한다. 도 10a는 NIEL에 의해 용이해지는 많은 상이한 상호접속 토폴로지 중 하나인 파이프라인을 도시한다. 전술한 바와 같이, 파이프라인은 클록킹되어, 제 1 클록 사이클에서 논리 값이 홀수 번호의 래치로부터 판독되어, 짝수 번호 래치에 입력되고, 제 2의 후속하는 클록 사이클에서 값이 짝수 번호의 래치로부터 판독되어 홀수 번호의 래치에 입력되도록 한다. 2개의 클록 사이클 이후에, 논리 값은 제 1 NIDLC에 의해 변환되고, 중재 래치에 저장되며, 제 3 래치에 저장하기 위해 제 2 NIDLC에 의해 변환된다. 파이프라인은 다양한 소형 NIDLC가 직렬로 결합되어, 단일의 보다 큰 스케일의 논리 장치에서 구현하기 어렵거나 또는 불가능한 복합 논리를 구현할 수 있도록 한다.

파이프라인 동작

도 11a-d는 NIEL을 이용함으로써 NIDLC의 복잡도를 증가시키기 위한, 본 발명의 일실시예를 나타내는 방안을 도시한다. 도 11b-d와 동일한 예시 관례를 이용하는 도 11a에서, 4개의 상이한 NIDLC(1102-1105)가 3개의 NIEL(1106-1108)을 통해 상호접속되어, 4개의 상이한 NIDLC에 의해 표현된 논리 동작들을 캐스캐이딩한다. 집합적으로 이들 4개의 NIDLC는 각각의 개별적인 크로스바에 의해 생성된 논리 기능들 중 임의의 기능보다 복잡한 논리 기능을 구현하며, 이것은 원하는 (집합적인) 기능을 일련의 보다 단순한 논리 단내로 브레이킹 다운(breaking down)함으로써 달성된다. 4개의 개별적인 나노와이어 크로스바는 제조 및 이용을 위해 도전성인 크기의 것이지만, 단일의 논리 단에서 구현되는 경우 원하는 집합적인 기능을 구현하는데 요구될 수 있는 나노와이어 크로스바 크기보다는 작다. 4개의 나노와이어 크로스바는 (다음 단의 입력을 구동하는 하나의 단의 출력과) 직접 상호접속될 수 없는데, 그 이유는, 직접적인 상호접속은 수용불가능한 신호 저하를 초래할 수 있기 때문이다. 도 11a-d의 예에서, NIEL(1106)과 같은 각각의 NIEL은 4개의 상이한 부울 논리 값(1110-1113)을 저장하기 위한 4개의 소자를 포함한다.

3개의 NIEL을 통해 상호접속된 4개의 캐스케이딩된 나노와이어 크로스바의 동작이 도 11b-d에 도시된다. 먼저, 입력 신호(1116) 및 논리 전압(1118)이 제 1 나노와이어 크로스바(1102)에 인가되어, 제 1 NIEL(1106)에서 논리 값 "1001"로서 저장되는 출력 신호(1120)를 생성하며, NIEL은 도 2를 참조하여 후술된 개방 전압 V_open보다 덜 음인 음의 전압이 뒤따르는 양의 폐쇄 전압 V_close[순방향 참조!]의 인가에 의해 출력 신호를 수신할 준비가 된다. 후술하는 바와 같이, 입력 신호 및 논리 전압은 이 단계에서 나노와이어 크로스바(1104)에도 인가되지만, 의미있는 데이터는 아직 래치(1107)로 전달되지 않았기 때문에, 이들 동작은 도 11b에서 도시되지 않는다. 다음, 도 11c에 도시된 바와 같이, 제 1 NIEL(1106)에 저장된 논리 값은, 입력 논리 전압(1124)에 의해 전력을 공급받는 제 2 나노와이어 크로스바(1103)에 대한 입력(1122)으로서 이용되어, 제 2 NIEL(1107)에 저장되는 제 2 출력 신호(1126)를 생성한다. 이 단계에서 판독 전압이 NIEL(1106)에 인가되고, NIEL은 개방 전압 V_open보다 덜 음인 음의 전압의 인가가 뒤따르는 V_close의 인가에 의해 나노와이어 크로스바(1103)로부터 출력된 신호를 수신할 준비가 된다. 다시, 이 단계에서 유사한 동작이 나노와이어 크로스바(1105)에 적용되지만, 도 11c에는 도시되지 않는데, 그 이유는, 래치(1108)가 아직은 의미있는 데이터를 포함하지 않기 때문이다. 다음, 도 11d에 도시된 바와 같이, 제 2 NIEL(1107)에 저장된 논리 값이, 입력 논리 전압(1130)에 의해 전력을 공급받는 제 3 나노와이어 크로스바(1104)에 대한 입력(1128)으로서 이용되어, 제 3 NIEL(1108)에 저장되는 제 3 출력 신호(1132)를 생성한다. 동시에, 새로운 입력 신호(1134)가 입력 논리 전압(1118)과 더불어 제 1 나노와이어 크로스바(1102)에 인가되어, 제 1 NIEL(1106)내로 구동되는 새로운 출력 신호(1136)을 생성한다. 다시, 전술한 바와 같이, 래치는 또한 출력 및 입력을 위한 준비가 된다. 일련의 도 11b-d에서의 각 도면은 클록 사이클을 나타낼 수 있다. 하나의 클록 사이클에서, 홀수 번호의 나노와이어 크로스바가 전력을 공급받아, 판독 전압이 인가되는 이전의 NIEL로부터 입력 신호를 수신하고, 개방 전압 V_open보다 덜 음인 음의 전압의 인가가 뒤따르는 V_close의 인가에 의해 출력 신호를 수신할 준비가 된 이후의 NIEL에 저장된 출력 신호를 생성한다. 후속하는 클록 사이클에서, 짝수 번호의 나노와이어 크로스바가 전력을 공급받아, 이전의 클록 사이클 동안 이전의 NIEL에 저장된 입력 신호를 수신하고, 이후의 NIEL에 저장되는 논리 신호를 출력한다. 따라서, 각각의 나노와이어 크로스바 및 NIEL은 클록킹되어, 캐스케이딩된 논리를 따라 한 방향으로 계산 값의 흐름을 발생시킨다. 다른 유형의 상호접속 토폴로지를 이용하여, 상태 머신을 생성하고, 파이프라인 및 상태 머신으로부터 도출된 임의의 복합 논리 회로를 생성할 수 있다.

상태 머신

도 10b는 단순한 2-래치 상태 머신을 도시한다. 상태 머신은 논리 회로를 통해 서로 상호접속된 다수의 논리 값 포함 래치를 포함한다. 상태 머신이 클록킹됨에 따라, 래치에 저장된 값은 결정론적인 형태로 변화된다. 파이프라인과 상태 머신의 결합은 임의의 원하는 논리 회로를 생성할 수 있다.

상태 머신 예

도 12는 NIDLC 및 NIEL로 구현된 예시적인 2비트 카운터 상태 머신의 개략도를 도시한다. 도 12에 도시된 2비트 카운터 상태 머신(1200)은 입력 신호 라인 R(1202) 및 그의 콤플리멘트(complement)(1204), 제 1 4-소자 래치(1206), 및 제 1 NIDLC(1210) 및 제 2 NIDLC(1212)에 의해 상호접속된 제 2 4-소자 NIEL(1208)을 포함한다.

예시적인 상태 머신 동작

도 13a-j는 도 12에 도시된 나노스케일 상태 머신의 동작을 도시한다. 도 13a는 도 12에 도시된 나노스케일 상태 머신의 블록도형 표현을 도시한다. 블록도형 표현은 R(1202) 및 콤플리멘트

입력 신호 라인, 제 1 NIDLC(1210), 제 2 NIDLC(1212), 제 1 래치(1206) 및 제 2 래치(1208)를 도시한다. 제 1 및 제 2 래치(1214, 1216)를 위한 입력 제어 전압 경로가 도시된다. 제 1 NIDLC(1210) 및 제 2 NIDLC(1212)를 위한 논리 전압 입력(1218, 1220)이 도시된다. 도 13a-j에서, 논리 회로 출력 및 입력 신호에 대한 부울 표현은 명시적으로 도시되며, 도 12에 도시된 다이오드 논리에 대응한다. 전술한 바와 같이, 래치는 각각의 NIEL에 대한 입력 및 그로부터의 출력에 대한 표현의 반전에 의해, 도 13a-j에 나타낸 출력상의 저장 논리 값을 반전함을 주지해야 한다. 2비트 카운터의 2비트는 비트 0(1222) 및 그의 콤플리멘트(1224)와, 비트 1(1226) 및 그의 콤플리멘트(1228)를 포함한다. 상태 머신은 2비트, 즉, "b0" 및 "b1"의 값을 변화시켜, 십진수 "0", "1", "2", "3"에 대응하는 2비트의 이진값 "00", "01", "10", "11"을 통해 반복적으로 카운트하도록 동작한다. 입력 신호 R(1202)은, 하이인 경우, 상태 머신을 리세트하는 기능을 한다. 도 6a-c 및 9a-e를 참조하여 전술한 바와 같이, NIEL로부터 판독되는 경우, NIEL에 대한 논리 상태 입력이 반전된다. 따라서, 도 13a에서, 제 1 NIEL(1206)은 논리 상태

을 최상부 내부의 래치로부터 바닥의 내부 래치로 내림차순으로 수신 및 저장하지만, 논리 상태

에 대응하는 임피던스 상태를, 최상부 내부 래치로부터 바닥의 내부 래치로 내림차순으로 출력한다.

도 13b-d는 도 12 및 13a에 도시된 2비트 카운터 나노스케일 상태 머신의 리세트를 도시한다. 처음에, 제 2 래치(1208)에서의 값은 알려지지 않으며, 제 1 래치(1206)은, 전술한 바와 같이, 양의 전압을 제어 전압 입력(1214)에 인가함으로써 클리어된다. 이러한 래치 클리닝 단계는, 도 13c-j에서의 단계들의 후속 시퀀스에서 도시되지 않음을 주지해야 한다.

다음, 도 13c에서, 논리 값 "1"이 전압 전위로서 입력 R(1202)에 인가되며, 그와 동시에, 그 논리 값이 제 1 NIDLC(1210)의 구동 전압 입력(1218)에 인가되고, 음의 전압이 제 1 래치(1206)의 제어 전압 입력(1214)에 인가되며, 제 2 NIDLC(1212)의 구동 전압 입력(1220)과 같이, 제 2 래치(1208)의 제어 전압 입력이 접지로 구동된다. 이것은 제 2 래치(1208)에 저장된 어떠한 값이라도, 입력 R과 더불어, 제 1 NIDLC(1210)내로 입력되도록 하여, 제 1 래치(1206)로 출력되어 그곳에서 저장되는 부울 값 "0101"을 생성한다. 논리 값 "0101"은 제 1 NIDLC(1210)의 출력을 나타내는 부울 표현으로부터 쉽게 도출될 수 있다. 일례로서, 신호

에 대한 콤플리멘트는 하이이기 때문에, 출력 b0(1230)은 로우이며, 그것은 부울 논리 표현

이 부울 값 "0"이 되도록 한다.

다음, 도 13d에 도시된 단계에서, 입력 제어 전압이 반전되어, 제 1 래치(1206)로부터의 반전된 논리 상태를 검색하고, 반전된 논리 상태 "1010"을 제 2 래치(1208)로 복제한다. 제 1 래치(1206)에 저장된 이진수의 수치 값은 이제 "0"임을 주지해야 한다. 이 포인트에서, 리세트가 완료된다.

도 13e-j는 수치 값 "1", "2", "3"을 제 1 래치내에 위치시키기 위한 상태 머신의 동작을 도시하며, 후속하는 사이클에서, 제 1 래치에 저장된 사이클의 제 1 값으로서의 수치 값 "0"으로 다시 카운트를 시작한다. 도 13e 및 후속하는 도면에서, 부울 값 "0"은 신호 라인 R(1202)에 대한 로우 또는 무 전압으로서 입력된다. 제 1 NIDLC(1210)는 전력을 공급받아, 제 2 래치(1208)에 저장된 값을 제 1 NIDLC로 입력하고, 값을 제 1 래치(1206)에 출력한다. 제 1 래치에 저장된 결과적인 값은 수치 값 "1"이다. 제 2 사이클은 제 1 래치의 내용을 도 13f에 도시된 제 2 래치로 이동시키고, 제 2 래치로부터의 값을 제 1 NIDLC(1210)로 다시 입력하여, 수치 값 "2"를 생성한다. 후속 사이클은 제 1 래치로부터의 내용을 도 13h에 도시된 제 2 래치로 이동시키고, 이 값을 제 1 NIDLC(1210)로 다시 입력하여, 도 13i에 도시된 바와 같이, 제 1 래치(1206)에 저장된 값 "3"을 생성한다. 마지막으로, 도 13j에 도시된 바와 같이, 제어 전압 입력이 반전되어, 수치 값 "3"을 반전된 형태로 제 2 래치(1208)로 이동시킨다. 도 13j에 도시된 상태는 다음 단계에서, 값 "0"을, 현재 값 "3"을 저장하고 있는 제 1 래치(1206)에 위치시켜, 전체적으로 다시 카운팅 사이클을 시작하도록 상태 머신을 준비시킨다.

본 발명은 특정 실시예의 관점에서 기술되었지만, 본 발명은 그러한 실시예에 한정되지 않는다. 당업자라면, 본 발명의 사상내에서 변경이 가능함을 명백히 알 것이다. 상이한 분자-접합-제조 히스테리 저항기가 상이한 전류/전압 곡선을 나타낼 수 있고, 전술한 것과는 상이한 부호 및 크기의 전압 인가에 응답하여 개방 또는 폐쇄될 수 있다. 전술한 바와 같이, 임의의 복잡도의 회로가 NIEL 및 NIDLC로부터 형성될 수 있다.

설명을 위해, 특정한 전문 용어로 기술된 전술한 설명은 본 발명에 대한 완전한 이해를 제공한다. 그러나, 당업자라면, 본 발명을 실시하는데 있어 특정 세부 사항은 요구되지 않음을 명백히 알 것이다. 본 발명의 특정 실시예의 전술한 설명은, 예시 및 설명의 목적으로 제공된다. 그것은 본 발명을 개시된 정확한 형태로 한정하거나 또는 제한하는 것이 아니다. 명백하게, 전술한 개시 내용의 관점에서, 많은 변경 및 변화가 가능하다. 본 발명의 원리 및 그것의 실제 응용을 가장 잘 설명하기 위해 실시예가 도시 및 기술되었으며, 그로 인해, 당업자가 본 발명 및 다양한 변경을 갖는 다양한 실시예를, 고려되는 특정 용도에 적합한 것으로서 가장 잘 이용할 수 있다. 본 발명의 영역은 이하의 특허 청구 범위 및 그 등가물에 의해 정의되는 것으로 의도된다.

Claims

삭제
논리 값을 저장하는 나노스케일 래치(nanoscale latch)에 있어서,

나노스케일 제어 전압 입력 라인(405)과,

나노스케일 입/출력 신호 라인(408)과,

상기 제어 전압 입력을 상기 입/출력 신호 라인에 연결하되, 로우 임피던스의 폐쇄 상태에 있는 경우 제 1 논리 값을 나타내고, 하이 임피던스에 있는 경우 제 2 논리 값을 나타내는 나노스케일 히스테리 저항기(302-305)와,

상기 입/출력 신호 라인을 접지와 상호접속하여, 상기 래치가 무조건적으로 비파괴 개방되도록 하는 나노스케일 다이오드(412)를 포함하는

나노스케일 래치.
제 2 항에 있어서,

다수의 추가적인 나노스케일 입/출력 신호(523-526)를 더 포함하되, 각각의 추가적인 나노스케일 입/출력 신호 라인은 논리 값을 저장하는 분리된 나노스케일 히스테리 저항기(514, 515, 507, 508)에 의해 상기 나노스케일 제어 전압 입력 라인에 상호접속되고, 나노스케일 다이오드 상호접속부에 의해 접지에 상호접속되는

나노스케일 래치.
논리 값을 저장하는 나노스케일 래치(nanoscale latch)에 있어서,

나노스케일 제어 전압 입력 라인(405)과,

나노스케일 입/출력 신호 라인(408)과,

상기 제어 전압 입력을 상기 입/출력 신호 라인에 연결하되, 로우 임피던스의 폐쇄 상태에 있는 경우 제 1 논리 값을 나타내고, 하이 임피던스에 있는 경우 제 2 논리 값을 나타내는 나노스케일 히스테리 저항기(302-305)를 포함하되,

상기 나노스케일 제어 전압 입력 라인에, 임계 전압 V_o보다 크기가 큰 제 1 극성의 전압을 인가하는 것은, 상기 나노스케일 래치를 개방된 하이 임피던스 상태(404)로 위치시키고,

상기 나노스케일 제어 전압 입력 라인에, 임계 전압 V_c보다 크기가 큰 제 2 부호의 전압을 인가하는 것은, 상기 나노스케일 래치를 폐쇄된 로우 임피던스 상태(402)로 위치시키는

나노스케일 래치.
제 4 항에 있어서,

V_o 크기 이상의 상기 제 1 극성의 전압을 상기 제어 전압 입력 라인에 인가하여, 상기 나노스케일 래치를 개방 상태로 위치시키고,

상기 나노스케일 래치를 상기 개방 상태(416)로 남겨두면서, V_c보다 크기가 작은 제 2 부호의 전압을 상기 나노스케일 제어 전압 신호 라인에 인가하고,

제 1 부호의 전압을 갖는 논리 신호를 상기 나노스케일 입/출력 신호 라인에 입력하여, 상기 논리 신호의 전압이 상기 나노스케일 제어 전압 라인에 인가된 전압과 결합되어 V_c 크기 이상의 결합 전압을 생성할 때, 상기 나노스케일 래치를 상기 폐쇄 상태(424)로 설정하고, 상기 나노스케일 제어 전압 라인에 인가된 전압과 결합된 상기 논리 신호의 전압이 V_c 크기 이상의 결합 전압을 생성하는데 실패할 때, 상기 나노스케일 래치를 상기 개방 상태(428)로 남겨둠으로써,

논리 값이 상기 나노스케일 입/출력 신호 라인에 입력되어, 상기 나노스케일 래치에 저장되는

나노스케일 래치.
제 4 항에 있어서,

상기 나노스케일 제어 전압 신호 라인이 접지(442)되도록 하고,

언바이어싱(unbiasing)된 다이오드를 이용하는 것과 같은 분리 기법을 통해 입/출력 라인상의 구동 전압을 접속해제하고, 상기 인가된 전압이 상기 나노스케일 래치내의 로우 임피던스 경로를 통해 접지로 끌어당겨지는지의 여부를 결정함으로써,

논리 값이 상기 나노스케일 래치로부터 판독되는

나노스케일 래치.
임피던스-인코딩된 나노스케일 논리 회로(an impedance-encoded nanoscale logic circuit)에 있어서,

나노스케일 래치―상기 나노스케일 래치는, 나노스케일 제어 전압 입력 라인(405)과, 나노스케일 입/출력 신호 라인(408)과, 상기 제어 전압 입력을, 로우 임피던스의 폐쇄 상태에 있는 경우 제 1 논리 값을 나타내고, 하이 임피던스에 있는 경우 제 2 논리 값을 나타내는 상기 입/출력 신호 라인과 연결하는 나노스케일 히스테리 저항기(302-305)를 포함함―와,

논리 전압 입력, 및 논리 상태를 상기 나노스케일 래치에 저장하기 위해 상기 나노스케일 래치의 상기 나노스케일 입/출력 신호 라인과 상호접속된 출력 신호 라인을 갖는 전치(preceding) 나노와이어 크로스바(1210)와,

논리 전압 입력, 및 상기 나노스케일 래치로부터 임피던스-인코딩된 논리 상태를 판독하기 위해 상기 나노스케일 래치의 상기 나노스케일 입/출력 신호 라인과 상호접속된 입력 신호 라인을 갖는 후치(following) 나노와이어 크로스바(1212)를 포함하는

임피던스-인코딩된 나노스케일 논리 회로.
파이프라인(도 10a)과,

복합 논리 회로와,

상태 머신(1200) 중 하나를 형성하기 위해, 청구항 제 7 항에 기재된 임피던스-인코딩된 나노스케일 논리 회로가 상호접속된, 다수의 임피던스-인코딩된 나노스케일 논리 회로들.
제 7 항에 있어서,

상기 전치 나노와이어 크로스바 및 상기 후치 나노와이어 크로스바의 상기 논리 전압 입력이 접지(910)되도록 하고, 상기 나노스케일 래치(912)의 상기 제어 전압 입력 라인에 전압을 인가하여, 상기 나노스케일 래치를 입력 개별적인 상태로 위치시키며,

상기 전치 나노와이어 크로스바의 상기 논리 전압 입력에 전압을 인가하고,

상기 나노스케일 래치의 상기 제어 전압 입력 라인에 전압을 인가함으로써,

논리 값이 상기 나노스케일 래치에 입력되고 저장되는 임피던스-인코딩된 나노스케일 논리 회로.
제 7 항에 있어서,

상기 나노스케일 래치의 상기 제어 전압 입력 라인(908)이 접지되도록 하고, 상기 후치 나노와이어 크로스바의 상기 논리 전압 입력(910)에 전압을 인가하고, 상기 전치 나노와이어 크로스바의 상기 논리 전압 입력(910)이 접지되도록 함―상기 나노스케일 입/출력 신호 라인은, 상기 나노스케일 래치가 로우 임피던스 상태에 있을 때, 상기 나노스케일 래치를 통해 접지됨 ―으로써,

논리 값이 상기 나노스케일 래치로부터 판독되는 임피던스-인코딩된 나노스케일 논리 회로.