JP4615012B2

JP4615012B2 - ナノメートルスケールの再構成可能な抵抗器クロスバースイッチを用いた電子デバイス

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Publication number: JP4615012B2
Application number: JP2007513322A
Authority: JP
Inventors: スナイダー，グレゴリー，エス
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2004-05-10
Filing date: 2005-05-10
Publication date: 2011-01-19
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Description

本発明は概して、機能上の長さのスケールがナノメートルで測定される電子デバイスに関し、より詳細には、より複雑な構造を形成するために構成要素として使用されるデバイス、及び係るデバイスを使用するための方法に関する。マイクロメートルスケール及びナノメートルスケールの電子デバイスの双方は、本明細書の教示に従って構成され得る。

シリコン（Ｓｉ）集積回路（ＩＣ）は、エレクトロニクスを支配し、過去３５年にわたりその成長を支えて、世界で最も大きく最も重要な産業の１つとなった。しかしながら、物理的な理由及び経済的な理由の組み合わさった理由から、シリコンＩＣの成長に付随してきた微細化は、その限界に達している。現在のデバイスのスケールは、マイクロメートルの数１０分の１程度である。エレクトロニクスをより微細なレベルとするために、新たな解決策が提案されている。係る解決策は現在、ナノメートルスケールのデバイスを構築することに向けられている。

ナノメートルスケールのデバイスを構築するという問題に対して従来提案された解決策は、（１）デバイスのコンポーネントを画定するためにＸ線、電子、イオン、走査プローブ、又はスタンピングを用いる極めて微細なスケールのリソグラフィーの利用、（２）電子、イオン、又は走査プローブによるデバイスコンポーネントの直接的な書込み、又は（３）共有結合によるコンポーネントの直接的な化学合成及び結合を包含していた。（１）に関する主な問題は、デバイスを構築するウェハは、デバイスを構築するためにリソグラフィー、次いでエッチング又は堆積の幾つかの連続する段階にわたり、デバイスの外観のサイズの数分の１未満の範囲内で少なくとも２次元で位置合わせされねばならない点である。この制御レベルは、デバイスのサイズがナノメートルスケールの寸法まで縮小される場合に、十分にスケーリングされない。デバイスがナノメートルスケールの寸法まで縮小される場合、こうした制御を具現化することは極めて高価になる。（２）に関する主な問題は、それが連続プロセスであり、各々が数兆ものコンポーネントを含む複雑なデバイスをウェハいっぱいに直接書き込むと、恐らく数年を必要とする可能性がある点である。最後に（３）に関する問題は、情報量の多い分子は通常、タンパク質やＤＮＡのような巨大分子構造であり、これらが両方とも極めて複雑な、そして今日まで予測不可能な二次構造及び三次構造を有している点である。こうした二次構造及び三次構造は、これらの分子を螺旋状に捻り、シート状に折り畳み、そして他の複雑な三次元構造を形成させるが、それらは所望の電気特性に重大な、通常は有害な影響を及ぼすと共に、分子を外界とインタフェースさせることを不可能にする。

より複雑な回路及びシステムを形成するために使用されることができ、ナノメートルスケールの寸法まで容易に安価に縮小するナノメートルスケールのデバイスを形成するための基本的な手法が依然として必要とされている。

発明の開示
一例としての実施形態によれば、コンピューティングのアーキテクチャは、ナノメートルスケールのクロスバースイッチを含み、これらナノメートルスケールのクロスバースイッチは、ナノメートルスケールのクロスバースイッチにおいて論理値をインピーダンスとして符号化する一連のパルスに応答して論理関数を実行するように構成される。

一例としての実施形態によれば、コンピューティングのアーキテクチャは、閉じた位置にある際に抵抗性回路素子としての役割を果たす複数のナノメートルスケールのスイッチを含み、これらナノメートルスケールのスイッチは、ナノメートルスケールのスイッチにおける論理値をインピーダンスとして符号化する一連の制御入力に応答して論理関数を実行するように構成される。

一例としての実施形態によれば、コンピューティングのアーキテクチャは、タイプが一様であり且つ共通のタイプのプログラム可能スイッチ接合部を含むクロスバースイッチのアレイを含み、これらアレイは、アレイの論理値をインピーダンスとして符号化することにより論理関数を実現するように構成される。

一例としての実施形態によれば、コンピューティングの方法は、クロスバースイッチのアレイが論理関数を実行するように、クロスバースイッチのアレイの論理値をインピーダンスとして符号化する一連のパルスを提供することを含む。

定義
本明細書で使用される場合、「再構成可能」という用語は、スイッチが、酸化又は還元等の可逆的なプロセスを介して、その状態を複数回変更することができることを意味する。言い換えれば、スイッチを、ランダムアクセスメモリ（ＲＡＭ）の記憶ビットのように、複数回開閉することができる。

「ラッチ」は、単一のビットの情報を格納することができるデジタル電子コンポーネントである。それは、入力ライン、出力ライン及び１本又は複数の制御ラインを有する。一般に、制御ラインは、ラッチを２つのモードのうちの１つであるように操作する。すなわち、「プログラミングモード」では、入力ラインのデータはサンプリングされて取り込まれ、ラッチのメモリ素子に格納され、「出力モード」（「プログラミングモード」とオーバラップしてもよい）では、格納されたデータ値は、恐らくは反転して出力データラインに出力される。このように、ラッチは、論理信号をサンプリングして保存することができるとともに、その信号の電気的完全性を回復するためのメカニズムも提供する記憶デバイスである。

マイクロメートル（ミクロン）スケールの寸法は、サイズが１マイクロメートルから数マイクロメートルまでの範囲である寸法を指す。

サブマイクロメートル（ミクロン）スケールの寸法は、１マイクロメートルから０．０５マイクロメートルまでの範囲である寸法を指す。

ナノメートルスケールの寸法は、０．１ナノメートルから５０ナノメートル（０．０５マイクロメートル）までの範囲である寸法を指す。

交差ワイヤスイッチに関する基本情報
クロスバーは、ナノ電子計算に対するアーキテクチャ面の手法として提案されてきた。例えば、以下を参照されたい：
Y. Chen、G. Jung、D. Ohlberg、X. Li、D. Stewart、J. Jeppesen、K. Nielsen、J. Stoddart、R. Williams著「Nanoscale molecular-switch crossbar circuits」（Nanotechnology 14(2003), pages 462-468）
A. DeHon著、「Array-Based Architecture for FET-Based Nanoscale Electronics」（IEEE Transactions on Nanotechnology, vol.2, no.1, March 2003, pages 23-32）
M. Stan、P. Franzon、S. Goldstein、J. Lach、M. Ziegler著「Molecular Electronics: From devices and interconnect to circuits and architecture」（Proceedings of the IEEE, November 2003, pages 1940-1957）
S. Goldstein、M. Budiu著「NanoFabrics: Spatial Computing Using Molecular Electronics」（Proceedings of the 28^th International Symposium on Computer Architecture, ISCA, 2001）
Y. Luo、C. Collier、J. Jeppesen、K. Neilsen、E. Delonno、G. Ho、J. Perkins、H. Tseng、T. Yamamoto、J. Stoddart、J. Heath著「Two-Dimensional Molecular Electronics Circuits」（Chemphyschem 2002, 3, pages 519-525）
J. Heath、M. Ratner著「Molecular Electronics」（Physics Today, May 2003, pages 43-49）。

以下も参照されたい：
L. J. Guo、P. R. Krauss及びS. Y. Chou著「Nanoscale silicon field effect transistors fabricated using imprint lithography」（Appl. Phys. Letts. 71 (1997) 1881）
Y. Huang、X. F. Duan、Y. Cui、L. J. Lauhon、K. H. Kim及びC. M. Lieber著「Logic gates and computation from assembled nanowire building blocks」（Science 294 (2001) 1313）。

本発明の実施形態
さまざまな実施形態は、クロスバーの配列（アレイ等）を採用し、この場合、クロスバー接合部は、高インピーダンス状態と低インピーダンス状態との両方で電気的に再構成可能であり、選択された接合部を「ディスエーブル（不能）」にすることができ、それによりそれらを再構成することができない高インピーダンス状態のままにする。また、クロスバー接合部は、反転ラッチ又は非反転ラッチを実現することも可能である。クロスバーは、高インピーダンス状態に置かれることが可能である電圧源からの波形によって駆動される。ラッチ及びロジックを実現するものもあればルーティングを実現するものもある、複数の再構成可能な抵抗器クロスバーを組み合わせて、より大型の計算システムを作成することができる。いくつかの実施形態によるシステムには、単一のタイルタイプのみを必要とするという利点があり、それによりそれらの製作の複雑性及びコストが低減する。

図１Ａ及び図１Ｂは、電子デバイスとして挙動するように独立して構成され得る接合部を画定するナノスケールクロスバースイッチの例としてのアレイ１００を示す。この例では、ナノスケールクロスバースイッチのアレイ１００は、図示されるように中間層１０６によって分離されるナノワイヤアレイ（それぞれナノワイヤ１０２及び１０４で示す）の２つの平行な平面で形成される。この例では、一方の平面のワイヤは他方の平面のワイヤと直交し、所与の平面の各ワイヤは同じタイプからなる。一方の平面のワイヤが他方の平面のワイヤと交差する領域を接合部１０８と呼ぶ。交差ワイヤスイッチ又はクロスバースイッチ１１０は、各接合部に形成される。ナノワイヤアレイ１０２及び１０４は、金属ワイヤであっても半導体（例えば、シリコン）ワイヤであってもよく、それらは、接合部１０８を画定するゼロでない或る角度で交差する。中間層１０６は、特定の電気化学特性を有する材料、例えば、ロタキサンの薄い層である。中間層１０６は、不連続であってもよく、例えば、分子の集まりであってもよい。中間層１０６に使用され得る例としての材料は、米国特許第６，４５９，０９５号、米国特許第６，６２４，００２号、及び米国特許第６，６７４，９３２号に記載されており、それらは参照により本明細書に援用される。使用される中間層１０６の性質並びにワイヤ１０２及び１０４のタイプに応じて、接合部１０８は、その接合部を形成する２本のワイヤに適切な電圧を印加してダイオード（図２Ａ）、電界効果トランジスタ（図２Ｂ及び図２Ｃ）又は抵抗器（図２Ｄ）等の電子デバイスを実現することにより構成される（場合によっては構成解除される）ことができる。

「タイル」と呼ばれるクロスバースイッチのアレイ（形状は長方形又は他の形状）は、ナノアーキテクチャを作成するための構成要素としての役割を果たすことができる。従来、特定のタイプのタイルは、単一のタイプの中間層を有し、このため、各タイルに対して単一のデバイスタイプしか使用できなかった（図２Ａ〜２Ｄで例示されるように）。このため、タイルを使用して、クロスバーの異なる領域に異なる中間層を有する「モザイク」と呼ばれるより大きい構造体を形成することができる。例えば、図３を参照すると、モザイク３００は、抵抗性クロスポイントスイッチを形成するように構成される中間層領域３０２及び３０４（破線によって境界が形成される）と、ｎ−ＦＥＴを形成するように構成される中間層領域３０６（破線によって境界が形成される）と、ｐ−ＦＥＴを形成するように構成される中間層領域３０８（破線によって境界が形成される）とを含む。

例としての実施形態によれば、コンピューティングのアーキテクチャ及び方法は単一のタイプのタイルのみを利用し、すなわち、モザイク全体に対して単一の中間層しか使用されない。さまざまな実施形態において、コンピューティングのアーキテクチャ及び方法は、ナノメートルスケールのクロスバースイッチを利用するが、本明細書で説明される原理は、それよりスケールが小さいか又は大きい寸法（例えば、マイクロメートルスケール又はサブマイクロメートル（ミクロン）スケールの寸法）のスイッチにも適用可能であるということは理解されるべきである。

例としての実施形態によれば、再構成可能な抵抗器クロスバーは、汎用計算のための基礎として使用される。さまざまな実施形態において、クロスバーの特定の接合部は、適切なメカニズムによって永久的に「ディスエーブル（不能）」にされる。中間層に応じて、接合部が永久的な高インピーダンス状態のままにされる（したがって、もはや再構成可能ではない）ように、過大な電圧を印加することによって接合部を破壊してもよい。さまざまな実施形態において、この不能化は、製造プロセス中（例えば、回路が最初に作成される時）に一度だけ行われる。

抵抗器クロスバーは再構成可能である。すなわち、それらの両端の電圧降下が一定の閾値に達すると、それらの抵抗は急激に変化する。さらに、低インピーダンスから高インピーダンスへ遷移するための閾値は、高インピーダンスから低インピーダンスに遷移するための閾値とは異なる。このため、図６Ａ及び図６Ｂ（後述する）に示されるように、抵抗器クロスバーは、それらのスイッチングにおいてヒステリシスを示す。こうした特性は、利得、信号反転、及びデータ記憶を実現するために非線形性を提供する。

抵抗器の２端子の性質（例えば、汎用ロジックを実現するために一般に必要な反転及び利得を実現する能力を制限する）は、資源を時分割多重化することによって回避される。例えば、所与のナノワイヤは、１つのタイムスロットではコンポーネントに対する入力として、別のタイムスロットでは出力として、さらに別のタイムスロットでは加算接合部として機能することができる。ナノワイヤを駆動する単一の電圧源を使用して、計算の段階に応じて、接合部を再構成し、接続を確立し、又は出力信号を駆動することができる。

図４を参照すると、一例としての実施形態によるロジック／ラッチのカスケード接続４００は、図示されたように構成されるラッチ要素４０２、４０６及び４１０とロジック要素４０４及び４０８とを含む。この例では、入力信号はラッチされ、ロジックで組み合わされることにより追加の信号を形成し、その後またラッチされる。データは、カスケード接続４００を通して左から右に流れ、各段階は、ロジックであってもラッチであっても、計算を実行して伝えるために順々にクロック信号によって駆動される。一例として、各ロジックの段階は、１つ又は複数のＡＮＤ−ＯＲ−ＩＮＶＥＲＴゲートを実現する。ラッチは、反転であっても非反転であってもよく、連続した（ビットシリアル）態様で評価される論理ＮＯＲ関数と同様に、データの一時的格納と信号回復とを行うことができる。

一例としての実施形態によれば、図５は、図示されたように構成される入力ラッチ５０２と、最小項要素５０４、５０６及び５０８と、出力ラッチ５１０とを有するクロスバー５００を示す。クロスバー５００は、実現され得る多くの考えられる再構成可能な抵抗器クロスバー構成のうちの１つの例である。この例では、カスケード接続５００（積和計算をラッチする）は、２つのラッチ段階及び１つの計算段階を使用する。入力信号が入れられ、入力ラッチ段階５０２でラッチされる。最小項（「積」すなわち、選択されラッチされた入力信号の論理ＡＮＤとも呼ぶ）は、１つずつ計算され、各最小項の結果は出力ラッチに累算され、各最小項の結果の論理ＮＯＲが有効に計算される。最小項関数は、最小項要素５０４、５０６及び５０８内の適切な接合部を永久的な高インピーダンス状態へと選択的に「不能化」することによって実現される。計算が完了すると、出力ラッチ５１０は（反転された）積和結果を保持することになり、それはその後、後続するロジックの段階によって使用されるために出力され、又は外部の回路に伝えられることができる。

重要な態様は、論理値に使用される符号化方式である。従来しばしば行われるような電圧を使用する代りに、論理値はインピーダンスによって表される。例えば、論理「０」は低インピーダンスによって表され、論理「１」は高インピーダンスによって表される。これらの値を、外部回路又は他の計算要素とインタフェースするために電圧に変換することができる。一例として、これは、接合抵抗器を別の抵抗器（例えば、値が、接合部のＲ_ｏｐｅｎ抵抗とＲ_{ｃｌｏｓｅｄ}抵抗との間の中間）と直列に接続し、直列の対の両端に電圧を駆動することによって達成され得る。その直列の両端に電圧Ｖと接地を印加することにより、インピーダンスを電圧に有効に変換する分圧器が提供される。接合部が低インピーダンスである場合、出力電圧Ｖ_ｏｕｔはＶに近くなり、接合部が高インピーダンスである場合、Ｖ_ｏｕｔは接地に近くなる。

本明細書で説明されるアーキテクチャ及び方法の別の重要な態様は、ワイヤの共有（多重タスク）機能であり、それは、「ディスエーブル（不能）にされる」すなわち高インピーダンス出力状態に切り替えられることができる電圧源を使用して実現される。例えば、さまざまな実施形態において、本明細書で説明される原理によって実現されるラッチは、入力及び出力の両方に対して単一のワイヤを使用し、イネーブルにされた電圧ドライバが共有を容易にする。さまざまな実施形態では、本明細書で説明される原理によって実現される最小項ロジックブロックは、ワイヤードＯＲロジックに類似する態様で複数のワイヤを有効に一つに結合する。さまざまな実施形態では、ロジック及びラッチのカスケード接続はパイプラインに似ているが、その動作は、計算全体が完了するまで新たな入力データがストリームに入るのを可能にしない。係る実施形態では、ラッチの２つの段階のみが一度にデータをアクティブに駆動して取得することができ、他のすべての段階はディスエーブル状態にある。係るカスケード接続は、ロジックが遅延線段階の間に挿入されるデジタル遅延線の機能に類似する機能をもたらす。

電気モデル
図６Ａは、接合部のヒステリシススイッチに、接合部を画定するナノワイヤの「セグメント」抵抗を足したものから構成されるラッチ電気モデルを示し、図６Ｂは、図６Ａのラッチ電気モデルに対する理想化された電流／電圧曲線を示す。この電気モデルの目的のために、クロスバーの各ディスエーブルにされていない接合部は、図６Ａ及び図６Ｂに示されるように「ヒステリシススイッチ」のように挙動するものと想定される。係るスイッチは通常、２つの状態、すなわち高インピーダンス（「開」）又は低インピーダンス（「閉」）のうちの１つにある。スイッチは、スイッチ両端の電圧降下（図６Ａにおいて「ｘ」に対して「Ｖ」で測定される）が動作範囲［Ｖ_ｏ，Ｖ_ｃ］（図６Ｂ）内のままである限り、それがどんな状態にいてもその状態を維持する。しかしながら、スイッチは、「開いた」状態では、スイッチの両端の電圧降下がＶ_ｃを越える場合に、「閉じた」状態に遷移し、「閉じた」状態では、電圧降下がＶ_ｏ未満である場合に、「開いた」状態に遷移する。しかしながら、接合部の両端の過大な正の電圧降下（Ｖ_ｄ＋）又は負の電圧降下（Ｖ_ｄ−）は、その接合部を破壊する。破壊された接合部は、過去見られてきたように、通常、「固く閉じた」状態のままである。

この簡略化した電気モデルの目的のために、「閉じた」接合部の抵抗は１メガオーム（製作されたクロスバーで測定される場合）であるものと想定され、「開いた」接合部は１ギガオームであるものと想定される。これら抵抗はともに、（製作されたクロスバーで測定される場合）「セグメント」毎に１００オーム程度であるナノワイヤ自体の抵抗より大幅に高く、この場合、セグメントは、２つの隣接する接合部の間のナノワイヤの長さである。「ディスエーブル（不能）にされた」又は「固く開いた」接合部状態は、「開いた」接合部と同じインピーダンス、この場合は１ギガオームを有するものと想定される。

ラッチ
図７Ａ及び図７Ｂは、ラッチとして使用されるヒステリシススイッチ接合部を示す。この例では、ビットを格納するためにクロスバーの単一の接合部のみが使用される。さらに、別の重要な態様は、「０」及び「１」の論理値が、電圧ではなくラッチを実現する接合部のインピーダンスで表されるということである。例えば、「開いた」（高インピーダンス）接合部（図７Ａ）は、ラッチされた論理「１」を表し、「閉じた」（低インピーダンス）接合部（図７Ｂ）は、論理「０」を表す。動作時、水平ナノワイヤは、入力信号及び出力信号によって時分割され、垂直ナノワイヤは、データ取得のため、及びラッチされたデータ信号をＶ_ｏｕｔに駆動するために使用される。後述するように、この「インピーダンス符号化」も、論理関数を実現する重要な態様である。

図８Ａ及び図８Ｂは、例としての実施形態による、非反転構成及び反転構成それぞれにおいてヒステリシススイッチラッチを如何にして使用することができるかを示す。反転構成の場合、格納される信号は、入力信号の論理補数である。各構成に対して、制御電圧の異なるシーケンスが使用される。ラッチに対する入力は、単純な電圧源とすることができる（例えば、ラッチが外部ＣＭＯＳ回路にインタフェースされる場合）。しかしながら、より大きい回路内では、ラッチは、別のラッチの出力によって駆動されることが最も多く、この場合、入力信号は、駆動ラッチのインピーダンスによって表される。一例として、このインピーダンスは、論理１を表すために高くなる（Ｒ_ｏｐｅｎ程度）か、又は論理０を表すために低くなる（Ｒ_{ｃｌｏｓｅｄ}の数倍程度）。垂直ナノワイヤにおけるこの入力インピーダンスＲ_ｄを駆動する電圧源は、ラッチ動作の段階に応じて、「浮動」（例えば、非常に高いインピーダンス＞＞Ｒ_ｏｐｅｎ）、接地、又はＶ_ｃ未満の固定正電圧のいずれかとなる。ラッチの出力は、入力によって使用されるものと同じ水平ナノワイヤである。図８Ａ及び図８Ｂに示された例としての実施形態では、クロスバー８００に、駆動ダイオード８０２が外部的に設けられる（電気的に接続される）ことにより、接合部が閉じた状態から開いた状態に切り替わる際に接合部の破壊が防止される。このため、さまざまな実施形態によれば、クロスバーに、外部駆動ダイオード、すなわちクロスバーの一部ではないダイオードのアレイが設けられる。例えば、係る外部駆動ダイオードは固定（構成可能でない）であり、クロスバーを支持する基板８０４に設けられる。このため、実施形態によっては、再構成可能な抵抗器クロスバーのみを有するタイル（例えば、ナノスケールタイル）の使用が容易になる。他の実施形態では、駆動ダイオードを異なるタイプのタイルに設けることができる。

図９Ａ〜図９Ｃは、例としての実施形態による反転ラッチ動作を示す。まず、ラッチは、接合部スイッチを無条件に開くことにより、「開いた」状態（図９Ａ）に事前設定される。これは、入力電圧源を強制的に高インピーダンス状態にし、その後接合部の両端の電圧降下がスイッチを開くために必要なＶ_ｏ閾値を越えるように、垂直ナノワイヤに対して負の電圧を印加することによって達成される。回路のダイオードは、第１のステップ中においてのみ順方向バイアスがかけられ、接合部を保護するために接地への低インピーダンス経路を提供する。この保護が必要な理由を理解するために、ダイオードがなく、代りに入力信号が、スイッチの閉じた抵抗Ｒ_{ｃｌｏｓｅｄ}と同じ値である入力抵抗器Ｒ_ｓを通してのみ接地された場合に起こりうることを検討されたい。接合部が最初に閉じられていると、それは、Ｒ_ｓを有する分圧器を形成し、スイッチが開かれた場合に、垂直ナノワイヤに印加される負の電圧が強制的に開の閾値電圧Ｖ_ｏの少なくとも２倍にされる。しかしながら、この電圧が印加され、スイッチが高インピーダンス状態（Ｒ_ｏｐｅｎ）に遷移すると、分圧器を通る電流は急速に降下し、垂直ナノワイヤに印加される電圧のほぼすべて２^＊Ｖ_ｏが、この時接合部の両端で降下する。この値が破壊閾値Ｖ_ｄ−を越えると、接合部は破壊される。この問題は、ラッチを含む任意の実際の回路で可能性があるように、Ｒ_ｉｎがＲ_{ｃｌｏｓｅｄ}より大きい場合に、もっと悪くなる。このため、ダイオードは、接合部が高インピーダンス状態への遷移を行う場合に、接合部電圧が破壊的にスパイクしないようにする低インピーダンス経路を提供する。

第２のステップ（図９Ｂ）では、入力信号Ｖ_ｉｎの論理値に応じて、新たに開かれた接合部が条件付きで閉じられる。水平入力ナノワイヤは固定電圧Ｖ_ｉｎで駆動され、垂直ナノワイヤは書込み電圧Ｖ_ｗで駆動される。入力信号が論理「１」である場合、Ｒ_ｉｎの値はハイになる（それは、インピーダンス符号化を使用する前段からのラッチを表すため）。ヒステリシススイッチ９００によって表される接合部の抵抗は高くなるが、Ｒ_ｓは比較的低い。電圧Ｖ_ｗは、この場合、接合部の両端の電圧降下がＶ_ｃを越えて接合部が閉じるように選択される。一方、入力信号が論理「０」である場合、Ｒ_ｉｎの値は低くなり、すなわち閉じた接合部のＲ_ｏｐｅｎの値よりはるかに低くなり、形成された分圧器は、接合部の両端の電圧降下が閉の閾値Ｖ_ｃを決して越えないことを確実にする。このため、第２のステップの最後には、接合部は入力信号の反転状態を取り込んでおり、論理「１」入力（高インピーダンス）は論理「０」（低インピーダンス）接合部状態となり、論理「０」入力（低インピーダンス）は論理「１」（高インピーダンス）接合部状態となる。

第３のステップ（図９Ｃ）では、ラッチの状態は、水平ナノワイヤ上に読み出される。これは、入力信号を、その電圧源ドライバを強制的に高インピーダンス状態にすることによって有効に切断し、垂直ナノワイヤを「読出し」電圧Ｖ_ｒで駆動することによって達成される。

非反転ラッチ構成（図８Ａ）では、１つのラッチの値を別のラッチに書き込む場合にプルダウン抵抗器Ｒ_ｓを不要とする。反転の場合と同様に、受取り側のラッチを、まず無条件に開かなければならない。しかしながら、第２のラッチを条件付きで閉じることは、第１のラッチの垂直ナノワイヤを正の電圧ではなく接地で駆動することによって達成され、受取り側のラッチの垂直ナノワイヤは、Ｖ_ｃより大きいが２Ｖ_ｃより小さい正の電圧で駆動される。そして、２つのラッチの接合部は、抵抗性分圧器を形成し、それにより、第１のラッチが開かれた場合にのみ第２のラッチが開かれ、そのためそのラッチの状態が複製される。

残りの図面を簡略化するために、図１０Ａ〜図１０Ｄは、単一接合部ラッチの概略記号を示す。未知の状態のラッチを表すために、接合部を覆う正方形を使用し（図１０Ａ）、正方形がないことは、ラッチがディスエーブル（不能）にされて、永久的な高インピーダンス状態のままにされていることを表す（図１０Ｂ）。図１０Ｃ及び図１０Ｄの記号はそれぞれ、論理１（開）を保持するラッチと論理０（閉）を保持するラッチとを表す。

ロジック
図１１は、本明細書で説明される原理によって実現される「ワイヤードＡＮＤ」ロジック１１００の一例を示す。抵抗器のすべてＲ_１〜Ｒ_５が大きい（＞＞Ｒ_{ｓｍａｌｌ}）場合、テブナン等価回路は、出力インピーダンスがおよそＲ_{ｓｍａｌｌ}であるおよそ０ボルトの電圧源となる。しかしながら、抵抗器のうちの１つ又は複数がＲ_{ｓｍａｌｌ}に等しい（残りすべてが大きい）場合、等価出力電圧は、出力インピーダンスがさらに小さいため、Ｖ／２より大きくなる。これは、ＡＮＤ論理関数の優れた近似を提供し、入力値はインピーダンス符号化され（Ｒ_{ｓｍａｌｌ}＝論理０、Ｒ_{ｌａｒｇｅ}＝論理１）、出力は電圧符号化される（０Ｖ＝論理１、＞Ｖ／２＝論理０）。本明細書で説明される原理によれば、ロジックの評価は、論理値が電圧ではなくインピーダンスとしてラッチに格納されるという事実を利用する。この例では、計算は、本質的に「ワイヤードＡＮＤ」関数であるものを実現するように複数のラッチ出力を一緒になるように短絡させることによって達成される。「ワイヤードＡＮＤ」の結果は、論理信号を取り込み、回復するために別のラッチの入力に供給される。

ＮＡＮＤゲート
図１２Ａは、３つの入力信号Ａ、Ｂ及びＣの論理ＮＡＮＤを計算するためのラッチベース回路の一例を示し、入力信号の各々は、別々のラッチで符号化されたインピーダンスであると想定する。非反転入力ラッチは、入力信号を取り込んで再生成する。３つの入力ラッチが共通の読出し電圧によってそれらの共有垂直ナノワイヤで駆動され、ラッチ出力（水平ナノワイヤ）が一緒になるように小さいプルダウン抵抗器に結合されると、結果は、接地に近い低インピーダンス電圧源（ラッチのすべてが開いた状態にある場合）であるか、又はＶ_ｒ／２に近いか又はそれを上回る低インピーダンス電圧（ラッチのうちの少なくとも１つが閉じた状態にある場合）である。これらの電圧は、後続のラッチ（分圧器のために反転構成の状態にある）をそのラッチの接合部を条件付きで閉じることによって首尾よくプログラムするためには十分である。

図１２Ｂは、一例としての実施形態によるクロスバー１２００の図１２Ａの論理ＮＡＮＤの具現化形態を示す。この例としての具現化形態では、クロスバー接合部のうちのいくつかが、永久的な高インピーダンス状態へと「ディスエーブル（不能）」にされている。白い正方形によって覆われた接合部は作動しているラッチを表し、覆われていない接合部は、製造プロセス又は構成プロセス中に「ディスエーブル（不能）」にされた接合部である。「Ｋ」入力は、例えば、論理０（閉）を保持するラッチを使用して実現される接地への低インピーダンス接続である。

図１３Ａ〜図１３Ｆは、一例としての実施形態によるヒステリシスロジックでもってＮＡＤＮ関数を計算するステップを示す。図１４は、ワイヤードＡＮＤを計算する場合（図１３Ｄ）の近似等価回路１４００を示す。ラッチ入力への信号をルーティングするために使用されている中間接合部の効果をモデル化するために、Ｋ（及び実際には入力のすべて）を駆動する電圧源のインピーダンスはＲ_{ｃｌｏｓｅｄ}抵抗の３倍である（下記の「複数のクロスバー」と題するセクションを参照）。図１５は、図１４のＮＡＮＤゲートに対する制御信号のプロットである。

図１２Ｂ、図１３Ａ〜図１３Ｆ、図１４及び図１５を参照すると、ＮＡＮＤ関数を実行する一例としての手続きは、以下のステップを含む。
１．負の電圧でＶ_ｉｎ、Ｖ_ａｎｄ及びＶ_ｏｕｔ制御ラインを駆動することにより、すべての接合部を無条件に開く（図１３Ａ）。
２．正の電圧でＶ_ｉｎを駆動することにより、入力データ（Ａ、Ｂ、Ｃ）を入力ラッチにラッチする（図１３Ｂ）。
３．接地でＶ_ｉｎを駆動し、接地への低インピーダンス経路でＫを駆動し、正の電圧でＶ_ａｎｄを駆動することにより、ワイヤードＡＮＤ接合部のいくつか（図１２Ｂの中間列）を閉じる。実際に閉じられるＶ_ａｎｄワイヤに沿った接合部のみが、入力ラッチ接合部における閉じた接合部を通して接地への低インピーダンス経路を有する接合部である（図１３Ｃ）。
４．入力ラッチを読み出し、ワイヤードＡＮＤ関数を評価し、出力ラッチで結果を取り込む。図１２Ｂにおける最も低い位置にある水平ナノワイヤの「Ｋ」入力が、論理０（閉）を保持するラッチから供給されて、最初の２つの列の抵抗器で分圧器を形成する（図１４及び図１３Ｄを参照）。
５．負の電圧でＶ_ａｎｄを駆動することにより、ワイヤードＡＮＤ接合部をすべて開く（図１３Ｅ）。
６．Ｖ_ｏｕｔライン上に接地を駆動することにより、結果を出力ラッチから出力する。必要に応じて、Ｖ_ｉｎライン上に接地を駆動することにより、ラッチされた入力も同時に出力することができる（図１３Ｆ）。
インピーダンス符号化により、「ワイヤードＡＮＤ」は頑強であり、Ｒ_ｏｐｅｎがＲ_{ｃｌｏｓｅｄ}よりはるかに大きい限り、多数の入力を許容することができる。このため、本明細書で説明される原理により、複数のラッチの出力を一緒になるように結合することにより、高いファインインのＡＮＤゲートを実現することが可能になる。

積和
信号をラッチで反転させる能力とともにＡＮＤ関数を計算する能力を組み合わせることにより、汎用計算を実行する能力が提供される。すなわち、クロスバーをラッチと組み合わせることにより任意のロジックを実現することができる。しかしながら、係る手法は、汎用積和論理関数を効率的に実現することも可能なクロスバー構造を最もよく利用するものではない。

図１６は、一例としての実施形態によるクロスバー１６００における排他的ＯＲゲートの具現化形態を示す。図１７は、図１６の排他的ＯＲゲートのための制御信号のプロットである。排他的ＯＲゲートのこの例としての具現化形態は、２つの異なる最小項に対し互いにＯＲ（論理和）をとることを含む（図１６）。その演算は、ＮＡＮＤゲートに類似するが、第２の最小項を評価するために３つの追加のステップが必要である点が異なる。図１６及び図１７を参照すると、排他的ＯＲ関数を実行する一例としての手続きは、以下のステップを含む。
１．すべての接合部を無条件に開く。
２．入力データを入力ラッチにラッチする。ラッチ後、入力信号のドライバを高インピーダンス状態にする。
３．入力ラッチにおける対応する格納されたビットが論理０（閉）である場合、第１の最小項に対するワイヤードＡＮＤ接合部を閉じる。
４．入力ラッチを読み出し、ワイヤードＡＮＤ関数を評価し、結果を出力ラッチで取り込む。
５．第１の最小項に対するワイヤードＡＮＤ接合部を開く。
６．対応する入力ラッチにおける格納されたビットが論理０である場合、第２の最小項に対するワイヤードＡＮＤ接合部を閉じる。
７．入力ラッチを読み出し、ワイヤードＡＮＤ関数を評価し、結果を出力ラッチで取り込む。第１の最小項の結果が取り込まれた時に、ステップ４において出力ラッチはすでに閉じた位置に設定されている可能性があることに留意されるべきである。そうである場合、このステップは効果がなく、そうでなければ、ラッチは第２の最小項の出力を取り込む。これは、２つの最小項に対し互いにＮＯＲ（否定論理和）を有効にとる（ＮＯＲをとることは、同時にではなく逐次に行われる）。
８．第２の最小項に対するワイヤードＡＮＤ接合部を開く。
９．結果を出力ラッチから出力する（このラッチは、入力分圧器構成のため、反転である）。

複数の出力
追加の最小項及び出力ラッチを追加することにより、クロスバーの効率をさらに向上させることができる。このために、図１８は、一例としての実施形態によるクロスバー１８００における半加算回路の具現化形態を示す。この例では、半加算器は、２つの入力Ａ及びＢの和及び桁上げを生成する。

複数のクロスバー
いくつかのクロスバーを組み合わせて、ロジックを実現するためにクロスバーのうちの一部を使用し、ルーティングを実現するためにクロスバーのうちの一部を使用することによって、より複雑な論理関数を実現することができる。一例として、図１９は、図示されたるように構成されるロジッククロスバー１９０２及び１９０４とルーティングクロスバー１９０６とを含むアーキテクチャ１９００を示す。この例では、中間のクロスバーは、厳密にルーティングのために使用される。すなわち、ルーティングクロスバー１９０６の閉じた接合部は一度だけ構成され、左側のロジックブロック（ロジッククロスバー１９０２）の出力からの信号を右側のロジックブロック（ロジッククロスバー１９０４）にルーティングする状態のままにされる。

本発明は、上記の例示的な実施形態に関して説明されたが、当業者には、上述した実施形態に対する多数の変更及び／又は追加が容易に明らかとなろう。本発明の範囲は、係る変更及び／又は追加のすべてに適用されることが意図されている。

一例としての実施形態によるナノスケールクロスバーのアレイの１つの視点からの概略図である。一例としての実施形態によるナノスケールクロスバーのアレイの図１とは異なる視点からの概略図である。クロスバースイッチ接合部において電子デバイスが構成されているクロスバースイッチを備えるタイルの一例を示す図である。クロスバースイッチ接合部において電子デバイスが構成されているクロスバースイッチを備えるタイルの一例を示す図である。クロスバースイッチ接合部において電子デバイスが構成されているクロスバースイッチを備えるタイルの一例を示す図である。クロスバースイッチ接合部において電子デバイスが構成されているクロスバースイッチを備えるタイルの一例を示す図である。クロスバーの異なる領域に異なる中間層を有するタイルのモザイクを示す図である。一例としての実施形態によるロジック／ラッチのカスケード接続を示す図である。積和計算を計算してラッチする、一例としての再構成可能な抵抗器クロスバー構成を示す図である。接合部のヒステリシススイッチに、接合部を画定するナノワイヤの「セグメント」抵抗を足したものから構成されるラッチ電気モデルを示す図である。図６Ａのラッチ電気モデルに対する理想化された電流／電圧曲線を示す図である。ラッチとして使用されるヒステリシススイッチ接合部の論理値のインピーダンス符号化を示す図である。ラッチとして使用されるヒステリシススイッチ接合部の論理値のインピーダンス符号化を示す図である。一例としての実施形態による、ヒステリシススイッチラッチを非反転構成で如何にして使用することができるかを示す図である。一例としての実施形態による、ヒステリシススイッチラッチを反転構成で如何にして使用することができるかを示す図である。一例としての実施形態による反転ラッチ動作を示す図である。一例としての実施形態による反転ラッチ動作を示す図である。一例としての実施形態による反転ラッチ動作を示す図である。単一接合部ラッチの概略記号を示す図である。単一接合部ラッチの概略記号を示す図である。単一接合部ラッチの概略記号を示す図である。単一接合部ラッチの概略記号を示す図である。一例としての実施形態によって具現化される「ワイヤードＡＮＤ」ロジックの一例を示す図である。一例としての実施形態による、論理ＮＡＮＤを計算するためのラッチベース回路の一例を示す図である。一例としての実施形態による、クロスバーにおけるラッチベース回路の具現化形態を示す図である。一例としての実施形態によるヒステリシスロジックを有するＮＡＮＤ関数を計算するステップを示す図である。一例としての実施形態によるヒステリシスロジックを有するＮＡＮＤ関数を計算するステップを示す図である。一例としての実施形態によるヒステリシスロジックを有するＮＡＮＤ関数を計算するステップを示す図である。一例としての実施形態によるヒステリシスロジックを有するＮＡＮＤ関数を計算するステップを示す図である。一例としての実施形態によるヒステリシスロジックを有するＮＡＮＤ関数を計算するステップを示す図である。一例としての実施形態によるヒステリシスロジックを有するＮＡＮＤ関数を計算するステップを示す図である。図１３ＤにおけるようにワイヤードＡＮＤを計算する場合の近似等価回路を示す図である。図１４のＮＡＮＤゲートに対する制御信号のプロットである。一例としての実施形態によるクロスバーにおける排他的ＯＲゲートの具現化形態を示す図である。図１６の排他的ＯＲゲートに対する制御信号のプロットである。一例としての実施形態によるクロスバーにおける半加算回路の具現化形態を示す図である。一例としての実施形態によるロジッククロスバー及びルーティングクロスバーをともに含むアーキテクチャの具現化形態を示す図である。

Claims

電子デバイスであって、
ナノメートルスケールのクロスバースイッチ（100）を含み、前記ナノメートルスケールのクロスバースイッチ（100）が、前記ナノメートルスケールのクロスバースイッチ（100）において論理値をインピーダンスとして符号化する一連のパルスに応答して論理関数を実行するように構成されており、入力データが、前記ナノメートルスケールのクロスバースイッチ（100）内の入力ラッチでラッチされ、ワイヤードＡＮＤ接合部を開／閉して、結果を出力ラッチから出力する、電子デバイス。
前記ナノメートルスケールのクロスバースイッチ（100）が、前記一連のパルスに応じてラッチ機能を実行するように構成される、請求項１に記載の電子デバイス。
前記ナノメートルスケールのクロスバースイッチ（100）が、共通のタイプのプログラム可能スイッチ接合部（108）を含む、請求項１に記載の電子デバイス。
前記プログラム可能スイッチ接合部（108）が、閉じた場合に実質的に線形のインピーダンス応答を有する、請求項３に記載の電子デバイス。
前記プログラム可能スイッチ接合部（108）が抵抗性である、請求項３に記載の電子デバイス。
前記アーキテクチャがダイオードを含まない、請求項１に記載の電子デバイス。
前記アーキテクチャがトランジスタを含まない、請求項１に記載の電子デバイス。
前記ナノメートルスケールのクロスバースイッチ（100）が、ゼロでない角度で交差される２本のワイヤ（102、104）を含む、請求項１に記載の電子デバイス。
前記２本のワイヤ（102、104）のうちの一方又は両方が金属から作製される、請求項８に記載の電子デバイス。
前記２本のワイヤ（102、104）のうちの一方が半導体材料から作製される、請求項８に記載の電子デバイス。