CN104967442A - 基于可逆逻辑的8421bcd码同步十进制加/减法计数器 - Google Patents

Abstract

本发明公开了一种基于可逆逻辑的8421BCD码同步十进制加/减法计数器，包括4个基于可逆逻辑构造的可逆主从JK触发器及5个过渡模块，该4个可逆主从JK触发器及5个过渡模块按照各个输入端、输出端间的相互引用关系进行级联，同时将各个可逆主从JK触发器的输出CP端、输入CP端依次级联得到8421BCD码同步十进制加/减法计数器。本发明能量损耗较低，并能够在进一步显著降低系统功耗及电路实现代价的基础上实现加法计数/减法计数功能；主从JK触发器不存在空翻现象，抗干扰性能好，工作速度快；逻辑电路具有电路简洁、布局规整、易于构造的优点，同时还具有自启动功能。

Description

基于可逆逻辑的8421BCD码同步十进制加/减法计数器

技术领域

本发明涉及信息技术领域的低功耗时序逻辑电路设计，特别涉及一种基于可逆逻辑的8421BCD码同步十进制加/减法计数器。

背景技术

在数字系统中，计数器不仅可以对脉冲个数进行计数，还具有分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等多种功能。尤其是其中的十进制计数器应用最为广泛，且最常被使用的有加法计数、减法计数两种基本功能，因此对十进制计数器加/减法电路进行设计并将加法计数、减法计数集成于同一电路以实现可逆计数就显得很有必要。

Landaure已经证实，传统不可逆逻辑电路中信息位的擦除将导致能量损耗，每一位信息的擦除对应KT·ln2焦耳的热量产生，其中K为波威兹曼常量，T为执行运算时的绝对温度。由于能耗产生的热量会对芯片的集成度、工作性能及运行效率造成极大影响，因此，解决这一问题的有效途径之一就是实现逻辑电路的可逆设计，即借助可逆逻辑门的级联构造逻辑电路。可逆逻辑门具有独特的结构，输入向量与输出向量间存在一一对应的关系，不存在信息位的擦除，也就不会导致电能到热能的转换，因此将可逆逻辑门级联成可逆逻辑电路能够从根本上解决传统不可逆逻辑电路中存在的能量损耗问题，这也导致对可逆逻辑的研究受到越来越多的重视。

目前较为常用的可逆逻辑门主要有NOT门、Feynman门、Toffoli门、Fredkin门、Peres门，其功能分别如图1—图5所示。NOT门没有控制位，直接对输入A进行取反操作；Feynman门中A为控制位，B为受控位，能够实现操作，尤其是B＝0时能够实现对A的复制并避免扇出，B＝1时同时实现对A的复制及取反；Toffoli门中A、B为控制位，C为受控位，主要用于实现操作，特别地，当C＝0时实现AB与操作，当C＝1时实现与非操作；Fredkin门中A为控制位，当A＝1时，实现B、C的交换，因此Toffoli门也被称为控制交换门；Peres门中A、B为控制位，C为受控位，主要用于实现及操作，即兼具Feynman门及Toffoli门两者的功能。

为了更准确地衡量可逆逻辑电路的性能，引入可逆逻辑门数、垃圾位数及量子代价3个指标。可逆逻辑门数即可逆逻辑电路中所使用的可逆逻辑门的总数量，垃圾位数即可逆逻辑电路中无用的输出位，量子代价反映的是可逆逻辑门的设计和实现成本，表1为上述各个可逆逻辑门所对应的量子代价，可逆逻辑电路的量子代价即所使用的所有可逆逻辑门的量子代价总和。

表1

量子门	NOT门	Feynman门	Toffoli门	Fredkin门	Peres门
						量子代价	1	1	5	5	4

发明内容

本发明的目的是提供一种基于可逆逻辑的8421BCD码同步十进制加/减法计数器，具有加法计数和减法计数两种功能，并可同时使用两种操作完成可逆计数；可逆逻辑中存在较少的信息位擦除，因此能量损耗较低；在最大程度上减少逻辑门数及垃圾位数、降低电路量子代价，能够在进一步显著降低系统功耗及电路实现代价的基础上完成加法计数/减法计数；所使用的主从JK触发器不存在空翻现象，抗干扰性能好，工作速度快；逻辑电路完全使用可逆逻辑门构造而成，具有电路简洁、布局规整、易于构造的优点，电路具有自启动功能。

本发明通过以下技术方案来实现：

基于可逆逻辑的8421BCD码同步十进制加/减法计数器，由4个基于可逆逻辑构造的可逆主从JK触发器及5个过渡模块级联而构成，其中所述可逆主从JK触发器由10个Peres门和1个NOT门级联而成，该4个可逆主从JK触发器RL_msJK_0，RL_msJK_1，RL_msJK_2和RL_msJK_3的输入端分别表示为J₀、K₀、J₁、K₁、J₂、K₂、J₃、K₃，输入向量分别为(J₀,K₀,CP)、(J₁,K₁,CP)、(J₂,K₂,CP)、(J₃,K₃,CP)；输出向量分别为 所述5个过渡模块分别为J1、K1、J2、K2、J3，过渡模块J1由4个Peres门和4个Feynman门构成，过渡模块K1由1个Toffoli门、2个Peres门、7个Feynman门和2个NOT门构成，过渡模块J2由3个Peres门和3个Feynman门构成，过渡模块K2由2个Peres门和2个Feynman门构成，过渡模块J3由3个Peres门和3个Feynman门构成，过渡模块K3由过渡模块K1中的1个Feynman门引出；

可逆主从JK触发器RL_msJK_0的输入端中的J₀、K₀均置为1，输出端与过渡模块K1的输入端级联，同时输出信号

可逆主从JK触发器RL_msJK_1的输入端中J₁与过渡模块J1的输出端级联，K₁与过渡模块K1的输出端级联；输出端中与过渡模块J2的输入端级联，与过渡模块K2的输入端级联；

可逆主从JK触发器RL_msJK_2的输入端中J₂与过渡模块J2的输出端级联，K₂与过渡模块K2的输出端级联；输出端与过渡模块J3的输入端级联；

可逆主从JK触发器RL_msJK_3的输入端中J₃与过渡模块J3的输出端级联，K₃具有与K₁完全相同的逻辑表示，因此直接借助过渡模块K1中的1个Feynman门引出K₁即可得到；输出端中与过渡模块J1的输入端级联，与过渡模块J2的输入端级联；

同时，由于可逆主从JK触发器的CP输入端、CP输出端均为同一时钟信号，因此为了降低量子门的数量及可逆逻辑电路的量子代价，将原始CP输入信号引入RL_msJK_0中的CP输入端，RL_msJK_0中的CP输出端与RL_msJK_1中的CP输入端相连接，RL_msJK_1中的CP输出端与RL_msJK_2中的CP输入端相连接，RL_msJK_2中的CP输出端与RL_msJK_3中的CP输入端相连接；

该基于可逆逻辑的8421BCD码同步十进制加/减法计数器的最终输出信号 分别从过渡模块J2、J3、J2、可逆主从JK触发器RL_msJK_0输出。

所述基于可逆逻辑的8421BCD码同步十进制加/减法计数器采用4个基于可逆逻辑构造的可逆主从JK触发器(RL_msJK_0，RL_msJK_1，RL_msJK_2，RL_msJK_3)的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；计数器实际上是对时钟脉冲CP进行计数，每来一个时钟脉冲，计数器状态改变一次；计数器在每一个时钟脉冲的作用下，触发器输出编码加/减1，编码顺序与8421BCD码同序/逆序，每十个时钟脉冲完成一个计数周期。

具体而言，当(即C_ab＝1)时实现加法计数，计数器初始状态为每输入一个脉冲，计数器的状态加一，即依此变化为 $Q_3^n{Q}_2^n{Q}_1^n{Q}_0^n=0001,0010,0011,0100,$ $0101,0110,0111,1000,$ 直到输入第9个计数脉冲时，计数器的状态为 $Q_3^n{Q}_2^n{Q}_1^n{Q}_0^n=1001,$ 输入第10个计数脉冲时，计数器从状态返回到状态；当(即C_ab＝0)时实现减法计数，计数器初始状态为每输入一个脉冲，计数器的状态减一，即依此变化为 $Q_3^n{Q}_2^n{Q}_1^n{Q}_0^n=1000,0111,0110,0101,0100,0011,$ $0010,0001,$ 输入第9个计数脉冲时，计数器的状态为输入第10个计数脉冲时，计数器从状态返回到状态此外，上述基于可逆逻辑的8421BCD码同步十进制加/减法计数器采用具有自启动能力，即电路处于无效状态时，可以在CP脉冲的作用下回到有效状态。

本发明相对于现有技术具有以下优点：具有加法计数和减法计数两种功能，并可同时使用两种操作完成可逆计数；采用可逆逻辑实现电路设计，由于可逆逻辑电路中仅存在极少的信息位擦除，因此能量损耗较低；在最大程度上减少逻辑门数及垃圾位数、降低电路量子代价，进一步降低系统功耗及电路实现代价；所使用的主从JK触发器不存在空翻现象，抗干扰性能好，工作速度快；逻辑电路完全使用可逆逻辑门构造而成，具有电路简洁、布局规整、易于构造的优点；电路具有自启动功能。

附图说明

图1为NOT门的功能简图；

图2为Feynman门的功能简图；

图3为Toffoli门的功能简图；

图4为Fredkin门的功能简图；

图5为Peres门的功能简图；

图6为主从JK触发器的逻辑电路图；

图7为基于可逆逻辑的主从JK触发器的可逆逻辑电路图；

图8为基于可逆逻辑的主从JK触发器的逻辑符号图；

图9为过渡模块J1的可逆逻辑电路图；

图10为过渡模块J1的逻辑符号图；

图11为过渡模块K1的可逆逻辑电路图；

图12为过渡模块K1的逻辑符号图；

图13为过渡模块J2的可逆逻辑电路图；

图14为过渡模块J2的逻辑符号图；

图15为过渡模块K2的可逆逻辑电路图；

图16为过渡模块K2的逻辑符号图；

图17为过渡模块J3的可逆逻辑电路图；

图18为过渡模块J3的逻辑符号图；

图19为基于可逆逻辑的8421BCD码同步十进制加/减法计数器的可逆逻辑电路图。

具体实施方式

为了加深对本发明实现的技术手段、实施方案、达成目的及功效的理解，下面将结合附图对本发明作进一步阐述。

1、可逆逻辑门的功能

目前较为常用的可逆逻辑门主要有NOT门、Feynman门、Toffoli门、Fredkin门、Peres门，其功能分别如图1—图5所示。

如图1，NOT门没有控制位，功能是直接对输入A进行取反操作，得到

如图2，Feynman门中A为控制位，B为受控位，能够实现操作，尤其是B＝0时能够实现对A的复制并避免扇出、B＝1时同时实现对A的复制及取反；

如图3，Toffoli门中A、B为控制位，C为受控位，主要用于实现操作，特别地，当C＝0时实现AB与操作、当C＝1时实现与非操作(也即操作)；

如图4，Fredkin门中A为控制位，当A＝1时，实现B、C的交换，因此Toffoli门也被称为控制交换门；

如图5，Peres门中A、B为控制位，C为受控位，主要用于实现及操作，即兼具Feynman门及Toffoli门两者的功能，又因该门量子代价较Toffoli门更小，因此最常被使用。

2、可逆主从JK触发器

主从JK触发器的特性方程为(CP下降沿到来时有效，不存在输入间的约束问题)，其逻辑电路如图6所示，借助该图可以发现，主从JK触发器采用主从控制结构，因此能够从根本上解决输入信号对输出状态进行直接控制的问题，也就克服了空翻问题。主从JK触发器的状态变化仅发生在CP下降沿到来时，具体地，当CP为高电平时，从触发器被封锁导致其输出(即主从JK触发器的输出)保持不变，但是此时主触发器处于打开状态，其输出由J、K、所共同决定；当CP为低电平时，主触发器被封锁，从触发器的输出由主触发器的输出状态所决定，易见CP下降沿到来时触发器的状态发生变化。

基于可逆逻辑的主从JK触发器具有如表2所示的特性表，具有保持、置0、置1、翻转四大功能，并且不存在空翻问题。

表2

根据上述主从JK触发器的特性方程、逻辑电路及特性表可以得出如图7所示的基于可逆逻辑的主从JK触发器的可逆逻辑电路图，共由10个Peres门和1个NOT门级联而成，其逻辑符号如图8，输入为(J,K,CP)，输出为(Qⁿ,CP)。

3、8421BCD码同步十进制加/减法计数器

计数器在数字系统中应用较广泛，尤其是其中的十进制计数器更为常见，常被用于实现计数、分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等多种功能。

根据计数器的构成原理，要实现十进制计数，至少需要使用4个触发器(2³＜10＜2⁴)，因此必须丢弃其中6个任意状态，但为了简化电路结构及逻辑关系，选择丢弃1010～1111这后6个状态，即采用8421BCD码的编码方式完成1位十进制数的表示。8421BCD码十进制计数器由4个主从JK触发器(分别记为FF₃、FF₂、FF₁、FF₀)组成，它们的输出状态排列为

当进行加法计数时，4个主从JK触发器输入端可简洁表示为4个向量(J_a0,K_a0,CP)、(J_a1,K_a1,CP)、(J_a2,K_a2,CP)、(J_a3,K_a3,CP)，；当进行减法计数时，其输入端可简洁表示为4个向量(J_b0,K_b0,CP)、(J_b1,K_b1,CP)、(J_b2,K_b2,CP)、(J_b3,K_b3,CP)。

(1)十进制加法计数器

对于加法计数器，其各个触发器的状态方程：

$Q_0^{n+1}={\stackrel{\‾}{Q}}_0^n=1\·{\stackrel{\‾}{Q}}_0^n+\stackrel{\‾}{1}\·Q_0^n$

$Q_1^{n+1}={\stackrel{\‾}{Q}}_3^n{Q}_0^n\·{\stackrel{\‾}{Q}}_1^n+{\stackrel{\‾}{Q}}_0^n\·Q_1^n$

$Q_2^{n+1}={\stackrel{\‾}{Q}}_2^n{Q}_1^n{Q}_0^n+Q_2^n{\stackrel{\‾}{Q}}_1^n+Q_2^n{\stackrel{\‾}{Q}}_0^n=Q_1^n{Q}_0^n\·{\stackrel{\‾}{Q}}_2^n+\stackrel{\‾}{Q_1^n{Q}_0^n}\·Q_2^n$

$Q_3^{n+1}=Q_2^n{Q}_1^n{Q}_0^n\·{\stackrel{\‾}{Q}}_3^n+{\stackrel{\‾}{Q}}_0^n\·Q_3^n$

与主从JK触发器的特性方程相比较，最终得出十进制加法计数器中各个主从JK触发器的驱动方程(下式中下标中的_a表示加法)：

$\left\{\begin{array}{cc}{J}_{a0}=K_{a0}=1& \\ J_{a1}={\stackrel{\‾}{Q}}_3^n{Q}_0^n,& K_{a1}=Q_0^n\\ J_{a2}=K_{a2}=Q_1^n{Q}_0^n& \\ J_{a3}=Q_2^n{Q}_1^n{Q}_0^n,& K_{a3}=Q_0^n\end{array}\right.$

(2)十进制减法计数器

对于减法计数器，其各个触发器的状态方程：

$Q_0^{n+1}={\stackrel{\‾}{Q}}_0^n=1\·{\stackrel{\‾}{Q}}_0^n+\stackrel{\‾}{1}\·Q_0^n$

$Q_1^{n+1}=Q_2^n{\stackrel{\‾}{Q}}_1^n{\stackrel{\‾}{Q}}_0^n+Q_3^n{\stackrel{\‾}{Q}}_1^n{\stackrel{\‾}{Q}}_0^n+Q_1^n{Q}_0^n=\stackrel{\‾}{{\stackrel{\‾}{Q}}_2^n{\stackrel{\‾}{Q}}_3^n}{\stackrel{\‾}{Q}}_0^n\·{\stackrel{\‾}{Q}}_1^n+Q_0^n\·Q_1^n$

$Q_2^{n+1}=Q_3^n{\stackrel{\‾}{Q}}_2^n{Q}_0^n+Q_2^n{Q}_1^n+Q_2^n{Q}_0^n=Q_3^n{Q}_0^n\·{\stackrel{\‾}{Q}}_2^n+\stackrel{\‾}{{\stackrel{\‾}{Q}}_1^n{\stackrel{\‾}{Q}}_0^n}\·Q_2^n$

$Q_3^{n+1}={\stackrel{\‾}{Q}}_2^n{\stackrel{\‾}{Q}}_1^n{\stackrel{\‾}{Q}}_0^n\·{\stackrel{\‾}{Q}}_3^n+Q_0^n\·Q_3^n$

与主从JK触发器的特性方程相比较，最终得出十进制减法计数器中各个主从JK触发器的驱动方程(下式中下标中的_b表示减法)：

$\left\{\begin{array}{cc}{J}_{b0}=K_{b0}=1& \\ J_{b1}=\stackrel{\‾}{{\stackrel{\‾}{Q}}_3^n{\stackrel{\‾}{Q}}_2^n}{\stackrel{\‾}{Q}}_0^n,& K_{b1}={\stackrel{\‾}{Q}}_2^n\\ J_{b2}=Q_3^n{\stackrel{\‾}{Q}}_0^n,& K_{b2}={\stackrel{\‾}{Q}}_1^n{\stackrel{\‾}{Q}}_0^n\\ J_{b3}={\stackrel{\‾}{Q}}_2^n{\stackrel{\‾}{Q}}_1^n{\stackrel{\‾}{Q}}_0^n,& K_{b3}={\stackrel{\‾}{Q}}_0^n\end{array}\right.$

计数器分为加法计数、减法计数两种，但是实际应用中往往需要同时使用两种操作，即进行可逆计数，因此对十进制计数器加/减法计数器进行设计并将加法计数、减法计数集成于同一电路以实现可逆计数就显得很有必要。本发明中的计数器便同时具有加法计数、减法计数两种功能，具体功能的选择借助控制端实现，当(即C_ab＝1)时实现对时钟信号CP的加法计数，反之实现对时钟信号CP的减法计数；因此，4个主从JK触发器的输入端信息可分别简化表示为4个向量(J₀,K₀,CP)、(J₁,K₁,CP)、(J₂,K₂,CP)、(J₃,K₃,CP)，其中：

$J_0=C_{ab}{J}_{a0}+\stackrel{\‾}{C_{ab}}{J}_{b0}=1,K_0=C_{ab}{K}_{a0}+\stackrel{\‾}{C_{ab}}{K}_{b0}=1,$

$J_1=C_{ab}{J}_{a1}+\stackrel{\‾}{C_{ab}}{J}_{b1}=C_{ab}\stackrel{\‾}{Q_3^n}{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{\stackrel{\‾}{Q_3^n}\stackrel{\‾}{Q_2^n}}\stackrel{\‾}{Q_0^n},K_1=C_{ab}{K}_{a1}+\stackrel{\‾}{C_{ab}}{K}_{b1}=C_{ab}{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_0^n},$

$J_2=C_{ab}{J}_{a2}+\stackrel{\‾}{C_{ab}}{J}_{b2}=C_{ab}{Q}_1^n{Q}_0^n+\stackrel{\‾}{C_{ab}}{Q}_3^n\stackrel{\‾}{Q_0^n},K_2=C_{ab}{K}_{a2}+\stackrel{\‾}{C_{ab}}{K}_{b2}=C_{ab}{Q}_1^n{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_1^n}\stackrel{\‾}{Q_0^n},$

$J_3=C_{ab}{J}_{a3}+\stackrel{\‾}{C_{ab}}{J}_{b3}=C_{ab}{Q}_2^n{Q}_1^n{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_2^n}\stackrel{\‾}{Q_1^n{Q}_0^n},K_3=C_{ab}{K}_{a3}+\stackrel{\‾}{C_{ab}}{K}_{b3}=C_{ab}{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_0^n};$

4、可逆主从JK触发器的输入端、输出端构造

所述基于可逆逻辑的8421BCD码同步十进制加/减法计数器包含4个基于可逆逻辑构造的可逆主从JK触发器RL_msJK_0，RL_msJK_1，RL_msJK_2，RL_msJK_3以及5个过渡模块，接下来将对基于可逆逻辑构造的4个可逆主从JK触发器(RL_msJK_0，RL_msJK_1，RL_msJK_2，RL_msJK_3)、5个过渡模块(J1、K1、J2、K2、J3)的电路设计进行阐述：

第1个基于可逆逻辑构造的可逆主从JK触发器RL_msJK_0具有驱动方程： $J_0=C_{ab}{J}_{a0}+\stackrel{\‾}{C_{ab}}{J}_{b0}=1,K_0=C_{ab}{K}_{a0}+\stackrel{\‾}{C_{ab}}{K}_{b0}=1,$ 因此其输入端中的J₀、K₀均置为1，其输入向量为(1，1，CP)，输出向量为

第2个基于可逆逻辑构造的可逆主从JK触发器RL_msJK_1具有驱动方程： $J_1=C_{ab}{J}_{a1}+\stackrel{\‾}{C_{ab}}{J}_{b1}=C_{ab}\stackrel{\‾}{Q_3^n}{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{\stackrel{\‾}{Q_3^n}\stackrel{\‾}{Q_2^n}}\stackrel{\‾}{Q_0^n},K_1=C_{ab}{K}_{a1}+\stackrel{\‾}{C_{ab}}{K}_{b1}=C_{ab}{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_0^n}.$ 首先基于可逆逻辑进行 $K_1=C_{ab}{K}_{a1}+\stackrel{\‾}{C_{ab}}{K}_{b1}=C_{ab}{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_0^n}$ 的构造，其中为输入，C_ab由经NOT门生成，由可逆主从JK触发器RL_msJK_0的输出端直接引出，由经NOT门生成，随后借助1个Toffoli门、2个Peres门及3个Feynman门的作用得出过渡模块K1的可逆逻辑电路图，如图9及其逻辑简图，如图10；可逆主从JK触发器RL_msJK_1的输入端中 $J_1=C_{ab}{\stackrel{\‾}{Q}}_3^n{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{\stackrel{\‾}{Q_3^n}\stackrel{\‾}{Q_2^n}}\stackrel{\‾}{Q_0^n}=C_{ab}{Q}_0^n\·\stackrel{\‾}{Q_3^n}+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_0^n}\·\stackrel{\‾}{\stackrel{\‾}{Q_3^n}\stackrel{\‾}{Q_2^n}},$ 其中由可逆主从JK触发器RL_msJK_3、RL_msJK_2的输出端直接引出，为即过渡模块K1的可逆逻辑电路表示中的过渡变量，此处直接借助2个Feynman门引出，随后借助4个Peres门及4个Feynman门的作用得出过渡模块J1的可逆逻辑电路图，如图11及其逻辑简图，如图12；

第3个基于可逆逻辑构造的可逆主从JK触发器RL_msJK_2具有驱动方程： $J_2=C_{ab}{J}_{a2}+\stackrel{\‾}{C_{ab}}{J}_{b2}=C_{ab}{Q}_1^n{Q}_0^n+\stackrel{\‾}{C_{ab}}{Q}_3^n\stackrel{\‾}{Q_0^n},K_2=C_{ab}{K}_{a2}+\stackrel{\‾}{C_{ab}}{K}_{b2}=C_{ab}{Q}_1^n{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_1^n}\stackrel{\‾}{Q_0^n},$ 对于输入端中 $J_2=C_{ab}{Q}_1^n{Q}_0^n+\stackrel{\‾}{C_{ab}}{Q}_3^n\stackrel{\‾}{Q_0^n}=C_{ab}{Q}_0^n\·Q_1^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_0^n}\·Q_3^n,$ 其中由可逆主从JK触发器RL_msJK_1、RL_msJK_3的输出端直接引出，为过渡模块K1的可逆逻辑电路表示中的过渡变量，此处直接借助2个Feynman门引出，随后借助3个Peres门及3个Feynman门的作用得出过渡模块J2的可逆逻辑电路图，如图13及其逻辑简图，如图14；输入端中 $K_2=C_{ab}{Q}_1^n{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_1^n}\stackrel{\‾}{Q_0^n}=\stackrel{\‾}{\stackrel{\‾}{C_{ab}{Q}_1^n{Q}_0^n}\·\stackrel{\‾}{\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_0^n}\·\stackrel{\‾}{Q_1^n}}},$ 其中由可逆主从JK触发器RL_msJK_1的输出端直接引出，分别为过渡模块J2、K1的可逆逻辑电路表示中的过渡变量，此处直接借助2个Feynman门引出，随后借助2个Peres门及2个Feynman门的作用得出过渡模块K2的可逆逻辑电路图，如图15及其逻辑简图，如图16；

第4个基于可逆逻辑构造的可逆主从JK触发器RL_msJK_3具有驱动方程： $J_3=C_{ab}{J}_{a3}+\stackrel{\‾}{C_{ab}}{J}_{b3}=C_{ab}{Q}_2^n{Q}_1^n{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_2^n}\stackrel{\‾}{Q_1^n}\stackrel{\‾}{Q_0^n},K_3=C_{ab}{K}_{a3}+\stackrel{\‾}{C_{ab}}{K}_{b3}=C_{ab}{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_0^n},$ 对于输入端中 $J_3=C_{ab}{Q}_2^n{Q}_1^n{Q}_0^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_2^n}\stackrel{\‾}{Q_1^n}\stackrel{\‾}{Q_0^n}=C_{ab}{Q}_1^n{Q}_0^n\·Q_2^n+\stackrel{\‾}{C_{ab}}\stackrel{\‾}{Q_1^n}\stackrel{\‾}{Q_0^n}\·\stackrel{\‾}{Q_2^n},$ 其中由可逆主从JK触发器RL_msJK_2的输出端直接引出，分别为过渡模块J2、K2的可逆逻辑电路表示中的过渡变量，此处直接借助2个Feynman门引出，随后借助3个Peres门及3个Feynman门的作用得出过渡模块J3的可逆逻辑电路图，如图17及其逻辑简图，如图18；输入端中K₃具有于与K₁完全相同的逻辑功能，因此直接借助过渡模块K1中的1个Feynman门引出K₁即可得到，如图11。

5、基于可逆逻辑的8421BCD码同步十进制加/减法计数器

将4个基于可逆逻辑构造的可逆主从JK触发器(RL_msJK_0，RL_msJK_1，RL_msJK_2，RL_msJK_3)按照上述各个输入端、过渡变量、输出端间的相互引用关系进行级联，同时为减少量子门的数量并降低量子代价，将RL_msJK_0输出端口中的CP与RL_msJK_1输入端口中的CP相连接、将RL_msJK_1输出端口中的CP与RL_msJK_2输入端口中的CP相连接、将RL_msJK_2输出端口中的CP与RL_msJK_3输入端口中的CP相连接即可得到如图19所示的基于可逆逻辑的8421BCD码同步十进制加/减法计数器，其各个输出分别从过渡模块J2、J3、J2、可逆主从触发器RL_msJK_0引出。

Claims (2)

1.基于可逆逻辑的8421BCD码同步十进制加/减法计数器，其特征在于：包括4个基于可逆逻辑构造的可逆主从JK触发器及5个过渡模块，其中所述可逆主从JK触发器由10个Peres门和1个NOT门级联而成，该4个可逆主从JK触发器RL_msJK_0，RL_msJK_1，RL_msJK_2和RL_msJK_3的输入端分别表示为J₀、K₀、J₁、K₁、J₂、K₂、J₃、K₃，输入向量分别为(J₀,K₀,CP)、(J₁,K₁,CP)、(J₂,K₂,CP)、(J₃,K₃,CP)；输出向量分别为所述5个过渡模块分别为J1、K1、J2、K2、J3；

可逆主从JK触发器RL_msJK_0的输入端中的J₀、K₀均置为1，输出端与过渡模块K1的输入端级联，同时输出信号

可逆主从JK触发器RL_msJK_1的输入端中J₁与过渡模块J1的输出端级联，K₁与过渡模块K1的输出端级联；输出端中与过渡模块J2的输入端级联，与过渡模块K2的输入端级联；

可逆主从JK触发器RL_msJK_2的输入端中J₂与过渡模块J2的输出端级联，K₂与过渡模块K2的输出端级联；输出端与过渡模块J3的输入端级联；

可逆主从JK触发器RL_msJK_3的输入端中J₃与过渡模块J3的输出端级联，K₃具有与K₁完全相同的逻辑表示，因此直接借助过渡模块K1中的1个Feynman门引出K₁即可得到；输出端中与过渡模块J1的输入端级联，与过渡模块J2的输入端级联；

原始CP输入信号引入RL_msJK_0中的CP输入端，RL_msJK_0中的CP输出端与RL_msJK_1中的CP输入端相连接，RL_msJK_1中的CP输出端与RL_msJK_2中的CP输入端相连接，RL_msJK_2中的CP输出端与RL_msJK_3中的CP输入端相连接；

所述计数器的最终输出信号分别从过渡模块J2、J3、J2及可逆主从JK触发器RL_msJK_0输出。

2.根据权利要求1所述的基于可逆逻辑的8421BCD码同步十进制加/减法计数器，其特征在于：所述基于可逆逻辑的8421BCD码同步十进制加/减法计数器采用4个可逆主从JK触发器的状态来表示一位十进制数的四位二进制编码，即采用8421BCD码的编码方式来表示一位十进制数；计数器实际上是对时钟脉冲CP进行计数，每来一个时钟脉冲，计数器状态改变一次；计数器在每一个时钟脉冲的作用下，触发器输出编码加/减1，编码顺序与8421BCD码同序/逆序，每十个时钟脉冲完成一个计数周期。