CN112910454A - 一种可异步置数的可逆单边沿jk触发器 - Google Patents
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Abstract
本发明公开了一种可异步置数的可逆单边沿JK触发器,其由1个NOT可逆逻辑门、2个Feynman可逆逻辑门和5个Fredkin可逆逻辑门构成,其具有异步置数使能信号输入端、时钟信号输入端、第一数据输入端、第二数据输入端、预置数输入端、第一逻辑低电平输入端、第二逻辑低电平输入端、第三逻辑低电平输入端,以及异步置数使能信号输出端、触发器现态信号输出端、第一垃圾位输出端、第二垃圾位输出端、第三垃圾位输出端、第四垃圾位输出端、2个用于输出时钟信号或逻辑低电平信号的信号输出端;优点是其具有单边沿JK触发器功能,且具有异步置数功能,有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
Description
技术领域
本发明涉及一种可逆逻辑电路,尤其是涉及一种可异步置数的可逆单边沿JK触发器,其利用NOT可逆逻辑门、Feynman可逆逻辑门和Fredkin可逆逻辑门构成。
背景技术
如何降低电路功耗是目前集成电路设计中的一个重点问题。在传统的不可逆逻辑电路中,信息位数据丢失是引起电路功耗的主要原因,因此,能够避免信息位数据丢失的可逆逻辑电路设计已成为低功耗设计的一种途径。同时,可逆逻辑电路也是量子计算和量子信息技术研究的重要组成部分。
可逆逻辑电路包括可逆组合逻辑电路和可逆时序逻辑电路。在可逆时序逻辑电路中,置数信号的重要性仅次于时钟信号,异步置数最基本的目的就是使电路进入一个能稳定操作的确定状态。可逆触发器是构成可逆时序逻辑电路的一个基本器件,如何对可逆时序逻辑电路进行初始化是可逆时序逻辑电路设计过程中必须面对的环节,可逆时序逻辑电路的初始化一般可以通过对可逆触发器的初始化实现。
可逆触发器可以利用NOT可逆逻辑门、Feynman可逆逻辑门和Fredkin可逆逻辑门实现。图1为NOT可逆逻辑门的电路结构示意图。NOT可逆逻辑门有1个输入端,记为Iv;NOT可逆逻辑门有1个输出端,记为Ov。假设输入至输入端Iv的输入值为W,则输出端的输出值为图2为Feynman可逆逻辑门的电路结构示意图。Feynman可逆逻辑门有2个输入端,分别为控制输入端和目标输入端,对应记为It1和It2;Feynman可逆逻辑门有2个输出端,分别为控制输出端和目标输出端,对应记为Ot1和Ot2。假设输入至控制输入端It1的输入值为A且输入至目标输入端It2的输入值为B,则控制输出端Ot1输出的输出值为A,目标输出端Ot2输出的输出值为其中,符号为异或运算符号。图3为Fredkin可逆逻辑门的电路结构示意图。Fredkin可逆逻辑门有3个输入端,分别为控制输入端、第一目标输入端和第二目标输入端,对应记为If1、If2和If3,Fredkin可逆逻辑门有3个输出端,分别为控制输出端、第一目标输出端和第二目标输出端,对应记为Of1、Of2和Of3。假设输入至控制输入端If1的输入值为X、输入至第一目标输入端If2的输入值为Y、输入至第二目标输入端If3的输入值为Z,则控制输出端Of1输出的输出值为X,亦即控制输出端Of1输出的输出值等于输入至控制输入端If1的输入值,第一目标输出端Of2输出的输出值为第二目标输出端Of3输出的输出值为当输入至控制输入端If1的输入值为“0”时,第一目标输出端Of2输出的输出值为Y,第二目标输出端Of3输出的输出值为Z,亦即第一目标输出端Of2输出的输出值等于输入至第一目标输入端If2的输入值,第二目标输出端Of3输出的输出值等于输入至第二目标输入端If3的输入值;当输入至控制输入端If1的输入值为“1”时,第一目标输出端Of2输出的输出值为Z,第二目标输出端Of3输出的输出值为Y,亦即第一目标输出端Of2输出的输出值等于输入至第二目标输入端If3的输入值,第二目标输出端Of3输出的输出值等于输入至第一目标输入端If2的输入值;其中,表示对X进行非逻辑运算。
然而,现有的可逆触发器不具有异步置数功能,因此,研究一种具有异步置数功能的可逆单边沿JK触发器有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
发明内容
本发明所要解决的技术问题是提供一种可异步置数的可逆单边沿JK触发器,其具有单边沿JK触发器功能,且具有异步置数功能,有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
本发明解决上述技术问题所采用的技术方案为:一种可异步置数的可逆单边沿JK触发器,其特征在于该可逆单边沿JK触发器由1个NOT可逆逻辑门、2个Feynman可逆逻辑门和5个Fredkin可逆逻辑门构成,将NOT可逆逻辑门记为t0,将2个Feynman可逆逻辑门分别记为t1和t2,将t1和t2各自的控制输入端作为第一输入端,将t1和t2各自的目标输入端作为第二输入端,将t1和t2各自的控制输出端作为第一输出端,将t1和t2各自的目标输出端作为第二输出端,在t1和t2各自中第一输出端的输出值等于第一输入端的输入值,第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”,将5个Fredkin可逆逻辑门分别记为f0、f1、f2、f3和f4,将f0、f1、f2、f3和f4各自的控制输入端作为第一输入端,将f0、f1、f2、f3和f4各自的第一目标输入端作为第二输入端,将f0、f1、f2、f3和f4各自的第二目标输入端作为第三输入端,将f0、f1、f2、f3和f4各自的控制输出端作为第一输出端,将f0、f1、f2、f3和f4各自的第一目标输出端作为第二输出端,将f0、f1、f2、f3和f4各自的第二目标输出端作为第三输出端,在f0、f1、f2、f3和f4各自中,第一输出端的输出值等于第一输入端的输入值,当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值,当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值;
该可逆单边沿JK触发器具有异步置数使能信号输入端M、时钟信号输入端C、第一数据输入端I1、第二数据输入端I2、预置数输入端P、第一逻辑低电平输入端L1、第二逻辑低电平输入端L2、第三逻辑低电平输入端L3,以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g1、第二垃圾位输出端g2、第三垃圾位输出端g3、第四垃圾位输出端g4、2个用于输出时钟信号或逻辑低电平信号的信号输出端O1和O2;在该可逆单边沿JK触发器中,设定用“0”表示逻辑低电平,用“1”表示逻辑高电平,用Qn表示触发器次态;
在该可逆单边沿JK触发器中,f0的第一输入端与t1的第二输出端连接,f0的第二输入端与第一数据输入端I1连接,f0的第三输入端与t0的输出端连接,f0的第一输出端与f2的第二输入端连接,f0的第二输出端与f3的第二输入端连接,触发器次态Qn在f0的第二输出端和f3的第二输入端上,f0的第三输出端与第二垃圾位输出端g2连接,f1的第一输入端与f4的第一输出端连接,f1的第二输入端与第一逻辑低电平输入端L1连接,f1的第三输入端与时钟信号输入端C连接,f1的第一输出端与异步置数使能信号输出端M'连接,f1的第二输出端与其中一个用于输出时钟信号或逻辑低电平信号的信号输出端O1连接,f1的第三输出端与f3的第一输入端连接,f2的第一输入端与f3的第一输出端连接,f2的第三输入端与t2的第一输出端连接,f2的第一输出端与另一个用于输出时钟信号或逻辑低电平信号的信号输出端O2连接,f2的第二输出端与第一垃圾位输出端g1连接,f2的第三输出端与t1的第一输入端连接,f3的第三输入端与f4的第二输出端连接,f3的第二输出端与第三垃圾位输出端g3连接,f3的第三输出端与t2的第一输入端连接,f4的第一输入端与异步置数使能信号输入端M连接,f4的第二输入端与t2的第二输出端连接,f4的第三输入端与预置数输入端P连接,f4的第三输出端与第四垃圾位输出端g4连接,t0的输入端与第二数据输入端I2连接,t1的第二输入端与第二逻辑低电平输入端L2连接,t1的第一输出端与触发器现态信号输出端Q连接,t2的第二输入端与第三逻辑低电平输入端L3连接。
将异步置数使能信号SR输入至异步置数使能信号输入端M,将时钟信号clk输入至时钟信号输入端C,将JK触发器数据J输入至第一数据输入端I1,将JK触发器数据K输入至第二数据输入端I2,将预置数N输入至预置数输入端P,使第一逻辑低电平输入端L1、第二逻辑低电平输入端L2、第三逻辑低电平输入端L3均接逻辑“0”,将触发器现态信号输出端Q输出的信号记为QCJK;
当异步置数使能信号SR为逻辑高电平即逻辑“1”时,f4的第二输出端的输出值为预置数N,f1的第三输出端的输出值为逻辑“0”,使得f2的第一输入端的输入值和f3的第一输入端的输入值均为逻辑“0”,从而使得QCJK=N,实现了异步置数的功能;
当异步置数使能信号SR为逻辑低电平即逻辑“0”时,f2的第一输入端的输入值和f3的第一输入端的输入值均等于时钟信号clk,f4的第一输入端的输入值为逻辑“0”;若时钟信号clk为逻辑高电平即逻辑“1”,则由t2,f3,f4构成的锁存电路处于数据接收状态,接收的数据就是f0的第二输出端的输出值Qn,且随JK触发器数据J和JK触发器数据K的变化而不断更新,而由t1,f2构成的锁存电路处于锁存状态,保证QCJK不随JK触发器数据J和JK触发器数据K的变化而变化;若时钟信号clk从逻辑高电平变到逻辑低电平即从逻辑“1”变到逻辑“0”,则由t2,f3,f4构成的锁存电路从数据接收状态转变成锁存状态,锁存的数据就是时钟信号clk即将从逻辑高电平变成逻辑低电平时f0的第二输出端的输出值Qn,而由t1,f2构成的锁存电路从锁存状态转变成数据接收状态,接收的数据就是由t2,f3,f4构成的锁存电路锁存的数据;随着时间推移,若时钟信号clk从逻辑低电平变到逻辑高电平即从逻辑“0”变到逻辑“1”,则由t1,f2构成的锁存电路从数据接收状态转变成锁存状态,锁存的数据就是QCJK,而由t2,f3,f4构成的锁存电路再次处于数据接收状态,接收的数据就是f0的第二输出端的输出值Qn,实现了单边沿JK触发器的功能;其中,表示对QCJK进行非逻辑运算,表示对K进行非逻辑运算。
与现有技术相比,本发明的优点在于:
1)该可逆单边沿JK触发器不仅具有单边沿JK触发器功能,而且在异步置数使能信号有效时,可以实现将预置数寄存到触发器中并输出,通过改变预置数的值可以分别实现触发器的异步清零或置“1”,有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
2)利用该可逆单边沿JK触发器构成可逆时序逻辑电路时,可以利用异步置数使能信号和预置数方便地实现可逆时序逻辑电路的初始化。
附图说明
图1为NOT可逆逻辑门的电路结构示意图;
图2为Feynman可逆逻辑门的电路结构示意图;
图3为Fredkin可逆逻辑门的电路结构示意图;
图4为本发明的可异步置数的可逆单边沿JK触发器的电路结构示意图;
图5为图4所示的电路结构加上输入信号和输出信号后的示意图;
图6为对图5进行功能仿真的仿真结果示意图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
本发明提出的一种可异步置数的可逆单边沿JK触发器,如图4所示,该可逆单边沿JK触发器由1个NOT可逆逻辑门、2个Feynman可逆逻辑门和5个Fredkin可逆逻辑门构成,将NOT可逆逻辑门记为t0,将2个Feynman可逆逻辑门分别记为t1和t2,将t1和t2各自的控制输入端作为第一输入端,将t1和t2各自的目标输入端作为第二输入端,将t1和t2各自的控制输出端作为第一输出端,将t1和t2各自的目标输出端作为第二输出端,在t1和t2各自中第一输出端的输出值等于第一输入端的输入值,第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”,将5个Fredkin可逆逻辑门分别记为f0、f1、f2、f3和f4,将f0、f1、f2、f3和f4各自的控制输入端作为第一输入端,将f0、f1、f2、f3和f4各自的第一目标输入端作为第二输入端,将f0、f1、f2、f3和f4各自的第二目标输入端作为第三输入端,将f0、f1、f2、f3和f4各自的控制输出端作为第一输出端,将f0、f1、f2、f3和f4各自的第一目标输出端作为第二输出端,将f0、f1、f2、f3和f4各自的第二目标输出端作为第三输出端,在f0、f1、f2、f3和f4各自中,第一输出端的输出值等于第一输入端的输入值,当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值,当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值。该可逆单边沿JK触发器具有异步置数使能信号输入端M、时钟信号输入端C、第一数据输入端I1、第二数据输入端I2、预置数输入端P、第一逻辑低电平输入端L1、第二逻辑低电平输入端L2、第三逻辑低电平输入端L3,以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g1、第二垃圾位输出端g2、第三垃圾位输出端g3、第四垃圾位输出端g4、2个用于输出时钟信号或逻辑低电平信号的信号输出端O1和O2;在该可逆单边沿JK触发器中,设定用“0”表示逻辑低电平,用“1”表示逻辑高电平,用Qn表示触发器次态。在该可逆单边沿JK触发器中,f0的第一输入端与t1的第二输出端连接,f0的第二输入端与第一数据输入端I1连接,f0的第三输入端与t0的输出端连接,f0的第一输出端与f2的第二输入端连接,f0的第二输出端与f3的第二输入端连接,触发器次态Qn在f0的第二输出端和f3的第二输入端上,f0的第三输出端与第二垃圾位输出端g2连接,f1的第一输入端与f4的第一输出端连接,f1的第二输入端与第一逻辑低电平输入端L1连接,f1的第三输入端与时钟信号输入端C连接,f1的第一输出端与异步置数使能信号输出端M'连接,f1的第二输出端与其中一个用于输出时钟信号或逻辑低电平信号的信号输出端O1连接,f1的第三输出端与f3的第一输入端连接,f2的第一输入端与f3的第一输出端连接,f2的第三输入端与t2的第一输出端连接,f2的第一输出端与另一个用于输出时钟信号或逻辑低电平信号的信号输出端O2连接,f2的第二输出端与第一垃圾位输出端g1连接,f2的第三输出端与t1的第一输入端连接,f3的第三输入端与f4的第二输出端连接,f3的第二输出端与第三垃圾位输出端g3连接,f3的第三输出端与t2的第一输入端连接,f4的第一输入端与异步置数使能信号输入端M连接,f4的第二输入端与t2的第二输出端连接,f4的第三输入端与预置数输入端P连接,f4的第三输出端与第四垃圾位输出端g4连接,t0的输入端与第二数据输入端I2连接,t1的第二输入端与第二逻辑低电平输入端L2连接,t1的第一输出端与触发器现态信号输出端Q连接,t2的第二输入端与第三逻辑低电平输入端L3连接。
图5为图4所示的电路结构加上输入信号和输出信号后的示意图,将异步置数使能信号SR输入至异步置数使能信号输入端M,将时钟信号clk输入至时钟信号输入端C,将JK触发器数据J输入至第一数据输入端I1,将JK触发器数据K输入至第二数据输入端I2,将预置数N输入至预置数输入端P,使第一逻辑低电平输入端L1、第二逻辑低电平输入端L2、第三逻辑低电平输入端L3均接逻辑“0”,将触发器现态信号输出端Q输出的信号记为QCJK。当异步置数使能信号SR为逻辑高电平即逻辑“1”时,f4的第二输出端的输出值为预置数N,f1的第三输出端的输出值为逻辑“0”,使得f2的第一输入端的输入值和f3的第一输入端的输入值均为逻辑“0”,从而使得QCJK=N,不管时钟信号clk是否发生跳变,QCJK保持预置数N不变,从而实现了异步置数的功能。当异步置数使能信号SR为逻辑低电平即逻辑“0”时,f2的第一输入端的输入值和f3的第一输入端的输入值均等于时钟信号clk,f4的第一输入端的输入值为逻辑“0”;若时钟信号clk为逻辑高电平即逻辑“1”,则由t2,f3,f4构成的锁存电路处于数据接收状态,接收的数据就是f0的第二输出端的输出值Qn,且随JK触发器数据J和JK触发器数据K的变化而不断更新,而由t1,f2构成的锁存电路处于锁存状态,保证QCJK不随JK触发器数据J和JK触发器数据K的变化而变化;若时钟信号clk从逻辑高电平变到逻辑低电平即从逻辑“1”变到逻辑“0”,则由t2,f3,f4构成的锁存电路从数据接收状态转变成锁存状态,锁存的数据就是时钟信号clk即将从逻辑高电平变成逻辑低电平时f0的第二输出端的输出值Qn,而由t1,f2构成的锁存电路从锁存状态转变成数据接收状态,接收的数据就是由t2,f3,f4构成的锁存电路锁存的数据;随着时间推移,若时钟信号clk从逻辑低电平变到逻辑高电平即从逻辑“0”变到逻辑“1”,则由t1,f2构成的锁存电路从数据接收状态转变成锁存状态,锁存的数据就是QCJK,而由t2,f3,f4构成的锁存电路再次处于数据接收状态,接收的数据就是f0的第二输出端的输出值Qn,实现了单边沿JK触发器的功能;其中,表示对QCJK进行非逻辑运算,表示对K进行非逻辑运算。
对本发明的可异步置数的可逆单边沿JK触发器进行功能仿真实验。
用VerilogHDL语言对NOT可逆逻辑门、Feynman可逆逻辑门和Fredkin可逆逻辑门的电路行为建模后,对图5所示的电路进行功能仿真,图6给出了功能仿真结果,从图6中可以看出,QCJK与异步置数使能信号SR、预置数N、时钟信号clk、JK触发器数据J、JK触发器数据K之间的逻辑功能符合异步置数的可逆单边沿JK触发器的逻辑功能。因仿真软件不支持带下标的信号名,因此图6中信号QCJK对应图5中的QCJK。
Claims (2)
1.一种可异步置数的可逆单边沿JK触发器,其特征在于该可逆单边沿JK触发器由1个NOT可逆逻辑门、2个Feynman可逆逻辑门和5个Fredkin可逆逻辑门构成,将NOT可逆逻辑门记为t0,将2个Feynman可逆逻辑门分别记为t1和t2,将t1和t2各自的控制输入端作为第一输入端,将t1和t2各自的目标输入端作为第二输入端,将t1和t2各自的控制输出端作为第一输出端,将t1和t2各自的目标输出端作为第二输出端,在t1和t2各自中第一输出端的输出值等于第一输入端的输入值,第二输出端的输出值等于第一输入端的输入值和第二输入端的输入值的逻辑“异或”,将5个Fredkin可逆逻辑门分别记为f0、f1、f2、f3和f4,将f0、f1、f2、f3和f4各自的控制输入端作为第一输入端,将f0、f1、f2、f3和f4各自的第一目标输入端作为第二输入端,将f0、f1、f2、f3和f4各自的第二目标输入端作为第三输入端,将f0、f1、f2、f3和f4各自的控制输出端作为第一输出端,将f0、f1、f2、f3和f4各自的第一目标输出端作为第二输出端,将f0、f1、f2、f3和f4各自的第二目标输出端作为第三输出端,在f0、f1、f2、f3和f4各自中,第一输出端的输出值等于第一输入端的输入值,当第一输入端的输入值为“0”时第二输出端的输出值等于第二输入端的输入值且第三输出端的输出值等于第三输入端的输入值,当第一输入端的输入值为“1”时第二输出端的输出值等于第三输入端的输入值且第三输出端的输出值等于第二输入端的输入值;
该可逆单边沿JK触发器具有异步置数使能信号输入端M、时钟信号输入端C、第一数据输入端I1、第二数据输入端I2、预置数输入端P、第一逻辑低电平输入端L1、第二逻辑低电平输入端L2、第三逻辑低电平输入端L3,以及异步置数使能信号输出端M'、触发器现态信号输出端Q、第一垃圾位输出端g1、第二垃圾位输出端g2、第三垃圾位输出端g3、第四垃圾位输出端g4、2个用于输出时钟信号或逻辑低电平信号的信号输出端O1和O2;在该可逆单边沿JK触发器中,设定用“0”表示逻辑低电平,用“1”表示逻辑高电平,用Qn表示触发器次态;
在该可逆单边沿JK触发器中,f0的第一输入端与t1的第二输出端连接,f0的第二输入端与第一数据输入端I1连接,f0的第三输入端与t0的输出端连接,f0的第一输出端与f2的第二输入端连接,f0的第二输出端与f3的第二输入端连接,触发器次态Qn在f0的第二输出端和f3的第二输入端上,f0的第三输出端与第二垃圾位输出端g2连接,f1的第一输入端与f4的第一输出端连接,f1的第二输入端与第一逻辑低电平输入端L1连接,f1的第三输入端与时钟信号输入端C连接,f1的第一输出端与异步置数使能信号输出端M'连接,f1的第二输出端与其中一个用于输出时钟信号或逻辑低电平信号的信号输出端O1连接,f1的第三输出端与f3的第一输入端连接,f2的第一输入端与f3的第一输出端连接,f2的第三输入端与t2的第一输出端连接,f2的第一输出端与另一个用于输出时钟信号或逻辑低电平信号的信号输出端O2连接,f2的第二输出端与第一垃圾位输出端g1连接,f2的第三输出端与t1的第一输入端连接,f3的第三输入端与f4的第二输出端连接,f3的第二输出端与第三垃圾位输出端g3连接,f3的第三输出端与t2的第一输入端连接,f4的第一输入端与异步置数使能信号输入端M连接,f4的第二输入端与t2的第二输出端连接,f4的第三输入端与预置数输入端P连接,f4的第三输出端与第四垃圾位输出端g4连接,t0的输入端与第二数据输入端I2连接,t1的第二输入端与第二逻辑低电平输入端L2连接,t1的第一输出端与触发器现态信号输出端Q连接,t2的第二输入端与第三逻辑低电平输入端L3连接。
2.根据权利要求1所述的一种可异步置数的可逆单边沿JK触发器,其特征在于将异步置数使能信号SR输入至异步置数使能信号输入端M,将时钟信号clk输入至时钟信号输入端C,将JK触发器数据J输入至第一数据输入端I1,将JK触发器数据K输入至第二数据输入端I2,将预置数N输入至预置数输入端P,使第一逻辑低电平输入端L1、第二逻辑低电平输入端L2、第三逻辑低电平输入端L3均接逻辑“0”,将触发器现态信号输出端Q输出的信号记为QCJK;
当异步置数使能信号SR为逻辑高电平即逻辑“1”时,f4的第二输出端的输出值为预置数N,f1的第三输出端的输出值为逻辑“0”,使得f2的第一输入端的输入值和f3的第一输入端的输入值均为逻辑“0”,从而使得QCJK=N,实现了异步置数的功能;
当异步置数使能信号SR为逻辑低电平即逻辑“0”时,f2的第一输入端的输入值和f3的第一输入端的输入值均等于时钟信号clk,f4的第一输入端的输入值为逻辑“0”;若时钟信号clk为逻辑高电平即逻辑“1”,则由t2,f3,f4构成的锁存电路处于数据接收状态,接收的数据就是f0的第二输出端的输出值Qn,且随JK触发器数据J和JK触发器数据K的变化而不断更新,而由t1,f2构成的锁存电路处于锁存状态,保证QCJK不随JK触发器数据J和JK触发器数据K的变化而变化;若时钟信号clk从逻辑高电平变到逻辑低电平即从逻辑“1”变到逻辑“0”,则由t2,f3,f4构成的锁存电路从数据接收状态转变成锁存状态,锁存的数据就是时钟信号clk即将从逻辑高电平变成逻辑低电平时f0的第二输出端的输出值Qn,而由t1,f2构成的锁存电路从锁存状态转变成数据接收状态,接收的数据就是由t2,f3,f4构成的锁存电路锁存的数据;随着时间推移,若时钟信号clk从逻辑低电平变到逻辑高电平即从逻辑“0”变到逻辑“1”,则由t1,f2构成的锁存电路从数据接收状态转变成锁存状态,锁存的数据就是QCJK,而由t2,f3,f4构成的锁存电路再次处于数据接收状态,接收的数据就是f0的第二输出端的输出值Qn,实现了单边沿JK触发器的功能;其中,表示对QCJK进行非逻辑运算,表示对K进行非逻辑运算。
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CN112910454B (zh) | 2022-03-29 |
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