JP2007515821A

JP2007515821A - 同期型周波数分周器およびその構成要素

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Publication number: JP2007515821A
Application number: JP2005508355A
Authority: JP
Inventors: ミュラー，バルド
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-08-28
Filing date: 2003-08-28
Publication date: 2007-06-14
Also published as: US7298811B2; US20060170464A1; EP1658677A1; WO2005022749A1; CN1820416A

Abstract

本発明は半加算機能を使った周波数分周器を開示する。該周波数分周器は、各桁に一つの半加算機能をもつラッチ回路および該ラッチ回路の和出力を取込むANDゲート回路を有しており、各ラッチ回路はそのS入力で自らの出力信号を取込み、最下位ビットに対するラッチ回路（７６）はその桁上げ入力において「1」を取込み、各ラッチ回路はさらにその桁上げ入力において直前の桁のラッチ回路からの桁上げ信号を取込む。

Description

本発明は、半加算器に基づく同期型周波数分周器の構成要素に、また半加算器に基づく同期型周波数分周器に関するものである。

デジタル周波数分周器（モジュロKカウンタともいう）は入力パルスK個ごとに出力パルスを生成する。用途によってはプログラムできる範囲が広いことも望ましく、たとえば10〜127の範囲ならN＝7ビットのカウンタが必要になる。

高スピード動作が要求されるため、同期型、すなわち入力信号の立ち下がりエッジまたは立ち上がりエッジでのみ遷移を許容する設計でなければならない。従来の周波数分周器には、決定的な遅延のもとが二つあった。

一つの遅延源は、計数サイクルの終了を検出するために二つのNビット数の同時比較が必要であることである。カウンタが「リセット／Kまでカウント」型であれば、N個のXORゲートに続けて入力数がNのANDゲートを設けた複雑な論理回路が必要になる。入力数が大きいとたいていのデジタルゲートの遅延は増大する。あるいはまた、カウンタが「Kにプリセット／０までカウント」型であれば、カウンタビットはMSB（Most Significant Bit［最上位ビット］）からLSB（Lowest Significant Bit［最下位ビット］）の順に０に落ち着いていく。このように逐次的に落ち着いていくことで、サイクル終了のためのカスケード式の比較が可能となり、大きな入力数を避け、よって当該回路の最大動作スピードを制限する決定的な経路を減らすことができる。

同期型カウンタの決定的な経路についてのもう一つの遅延の原因は、トグル条件の生成である。たとえば、あるビットの反転が許されるのはそれより低いすべてのビットが１の場合のみであり、それは入力数が1−nのANDゲートの論理回路によって実現される。

Nビット比較とトグル条件生成を解消する別の方法は、アキュムレータ設計、すなわち、増分が１で一定のNビット全加算器の使用である。

これでトグル条件の生成が桁上げビットの生成に変換されることは明らかである。しかし、並列桁上げ生成の回路の複雑さは（桁上げ先見と同様）ビット数とともに指数関数的に増大する。

ルッツらの米国特許第5,179,798号はクロックパルスk個ごとに出力パルスを生成するモジュロkカウンタすなわち周波数分周器を提供する。図２のカウンタでは、ラッチがクロックパルスを取込んだときに入力を出力に転送するので、これは同期型カウンタである。結果として、入力クロックパルス（図示せず）はすべての半加算器に、その和ビットSおよび桁上げビットCを同時に生成させる。

実現においては、プリセット値はKに対する負数（1の補数）に設定される。すなわち、すべてのビットが1の状態（1111111）に対応する「1」にインクリメントされる。ここでも、他の「プリセット／カウントダウン」型と同様、MSBが先に落ち着いて次第にLSBに広がっていき、これにより高速のカスケード式の試験が可能になる。

前記米国特許US-A-5,179,798において明示的に述べられているように、このカウンタはプログラマブルでありかつ同期的である。その上、公知の他のいかなるプログラマブル周波数分周器よりもはるかに高速で、その周期はラッチ、半加算器およびn入力ANDゲートに起因する遅延の和が下限となる。

図１から図３の記法に関し、小文字は数を表すのに使い、大文字はnビット語を表すのに使っている。小文字の添え字はビットを表す。他の記号は表１に掲げた。さらに、語の中でビット０が最下位ビットであることを注意しておく。

表１
――――――――――――
記号意味
――――――――――――
∩ ビットごとのAND
∪ ビットごとのOR
(+) ビットごとの排他的論理和
￣x_i x_iの否定
X Xに対する１の補数
――――――――――――
nビット半加算器はn個の独立の半加算器からなり、二つのnビットの２の補数である数を入力として取り、二つの出力、すなわちnビットの和とnビットの桁上げとを出力する。X＝x_n-1…x₁x₀、Y＝y_n-1…y₁y₀がnビット語、その最下位ビットがx₀、y₀であるとすると、nビット半加算器は、
c_i＝x_i-1∩y_i-1 （１）
s_i＝x_i(+)y_i
として桁上げ語C＝c_n-1…c₁c₀および和の語S＝s_n-1…s₁s₀を生成する。ここで、c₀は常に0であり、
C+S＝X+Y (mod 2ⁿ) （２）
であることを注意しておく。

最上位の桁上げビットc_nはCには含まれないが、より大きな計算の一部として時に有用である。

(C,S)は、式（２）を満たすXおよびYが存在する場合に半加算器形式（half-adder form）またはh-a形式であるという。(C,S)＝ha(X,Y)と書く。

半加算器形式の数は、Cすなわち桁上げ成分とSすなわち和成分とによって表される。カウンタの実際の値は出されず、SおよびCレジスタの数値の和によって陰に与えられるだけである。

C成分およびS成分に関し、
C+S＝−1 ←→ S＝−1 （３）
であることを注意しておく。関係（３）に関していうと、２の補数の定義から、X+Y＝−1←→Y＝￣Xであることがわかる。すると、式（１）よりS＝X(+)￣X＝−1となる。すなわち、Sはすべて1からなる。式（１）および（２）をさっと見れば、i＝1,...,n−1に対し、c_iとs_iの両方が1になる（セットされる）ことはありえないので、その結果、C+S＝−1のときはC＝0かつS＝−1となるのである。

図２は、図１に示した半加算器のような半加算器を使ったプログラマブルなモジュロkカウンタを示している。半加算器１０、１２、１４、１６は当技術分野では周知のものである。半加算器１０、１２、１４、１６のS出力はそれぞれラッチ１８、２０、２２、２４によって保存される。クロックド・ラッチ１８、２０、２２、２４の出力がそれぞれ半加算器１０、１２、１４、１６のS入力に与えられる。半加算器１０、１２、１４の桁上げ出力はそれぞれクロックド・ラッチ２６、２８、３０に与えられる。ラッチ３２には論理レベル１が与えられる。ラッチはレジスタまたはD型ラッチを使って実現することができる。ラッチ３２、２６、２８、３０の出力はそれぞれ半加算器１０、１２、１４、１６の桁上げ入力に与えられる。半加算器のS出力はANDゲート３４に与えられ、このANDゲート３４が分周パルスを出力として提供する。

一般に、半加算器および付随するラッチはインクリメンタと考えることができ、ANDゲート３４はS＝−1になったことを検出するための検出器と考えることができる。

図２は、関係（３）に基づくプログラマブルなモジュロkカウンタである。初期状態では(C,S)は(0,k)に設定される。入力クロックパルスのたびに（クロック入力は図示していない）、最下位の半加算器に1が入力されるため、(C,S)における和が1だけ増加する。増分は1であるから、インクリメンタ自身も半加算器から構成することができ、(C,S)は常にh-a形式である。k個の入力パルスののちC+S＝−1となり、関係（３）よりSの全ビットが1になる。これにより検出器は、Sのビットのn入力のANDにまで簡素化される。最下位の半加算器に入力される1はCの一部ではないことを注意しておく。定義によりc₀＝0であり、0は和に影響しないので、これを最下位の半加算器の入力として使う必要はないのである。c₀が入力されるはずだった位置はパルスのたびに和を増加させる1を置くちょうどいい場所となる。

半加算器に基づいて同期型周波数分周器を構築するための有利な構成要素を提供することが本発明の目的の一つである。より詳細には、そのような周波数分周器を構築するために有用なさらなる機能を実行するラッチを提供することが本発明の目的の一つである。

この目的は、
各マスター・ラッチは二つのOR結線された信号入力および一つのクロック入力を有し、第一のスレーブ・ラッチは一つの信号入力と一つのクロック入力を有し、第二のスレーブ・ラッチは二つのOR結線された信号入力と一つのクロック入力を有しそのうち一方の信号入力は第一のマスター・ラッチの反転出力に接続され、もう一方の信号入力は第二のマスター・ラッチの反転出力に接続されている、第一および第二のクロックド・マスター‐スレーブ・ラッチ、
を有するラッチ回路によって達成される。

このラッチ回路は、半加算器に基づく周波数分周器に使われる際に桁上げ信号および和信号のラッチ動作を実行するのに適している。

同時に、そのようなラッチ回路は半加算機能を実行する。両方のマスター‐スレーブ回路は並列に動作する。したがって、そのようなラッチ回路によって引き起こされる遅延は単一のマスター‐スレーブ・ラッチによって引き起こされる遅延程度にまで小さくなる。

しかし、OR結線された入力D1およびD2ならびにそれらが接続される仕方のため、そのようなラッチ回路は桁上げ信号と和信号とをラッチする一方、同時に半加算機能を実行する。そのようなラッチ回路はたとえば図２のラッチ２０、２６および半加算器１２と同じ機能を実行する。ただし、図２におけるラッチと半加算器の各ペアはラッチによる遅延と半加算器による遅延からなる複合的な遅延を有していた。

それに対し、本発明に基づくラッチ回路の遅延はマスター‐スレーブ・ラッチの遅延程度でしかない。

あるさらなる実施形態によれば、第一のマスター・ラッチのOR結線された入力はそれぞれ信号XCinおよびXSinを取込み、第二のマスター・ラッチの入力はそれぞれ信号CinおよびSinを取込む。この場合、第一のスレーブは信号XCoutおよびCoutを出力し、第二のスレーブは信号XSoutおよびSoutを出力する。

さらに、半加算機能に基づく高速周波数分周器を提供することが本発明の目的の一つである。

この目的は、各桁に一つの半加算機能をもつラッチ回路および該ラッチ回路の和出力を取込むANDゲート回路を有しており、各ラッチ回路がそのS入力で自らの出力信号を取込み、最下位ビットに対するラッチ回路はその桁上げ入力において「1」を取込み、その他の各ラッチ回路はその桁上げ入力（Cin）において直前の桁のラッチ回路からの桁上げ信号を取込むような、半加算機能を使った周波数分周器によって実現される。

この周波数分周器は図１から図３との関連で上述した従来技術の周波数分周器と同じ機能を果たすが、より高速である。前記従来技術に従えば、Cin入力およびSin入力は、桁上げCoutの生成のために半加算器のANDゲートに、和Sout生成のために半加算器のXORゲートに与えられるまでは個々にラッチされていた。これら二つのステップは二つの遅延を引き起こす。ラッチによって引き起こされる遅延と、それに加えて半加算器によって引き起こされる遅延である。

これに対して本発明に基づく周波数分周器は、半加算機能がその特定のラッチ回路に統合されている。したがって、半加算機能を実行することによって追加的な遅延が生じることはないのである。

本発明のもたらす利点は、その周波数分周器の周期の下限がラッチ回路の遅延およびANDゲート回路の遅延となることである。換言すれば、従来技術の周波数分周器より高速である。

本発明のある特定の実施形態によれば、各ラッチ回路は：
各マスター・ラッチは二つのOR結線された信号入力および一つのクロック入力を有し、第一のスレーブ・ラッチは一つの信号入力と一つのクロック入力を有し、第二のスレーブ・ラッチは二つのOR結線された信号入力と一つのクロック入力を有しそのうち一方の信号入力は第一のマスター・ラッチの反転出力に接続され、もう一方の信号入力は第二のマスター・ラッチの反転出力に接続されている、第一および第二のクロックド・マスター‐スレーブ・ラッチ、
を有する。

上述したように、これらのラッチ回路は、追加的な遅延を生じない半加算機能を実行するよう接続されている。

この利点は、半加算機能をラッチの論理に統合することによって達成された。

さらに、この新たな周波数分周器は、以下の記述で明らかとなるように必要な構成要素が少なくなるため、より経済的に生産できるという利点がある。

本発明のその他の目的およびさらなる特徴は以下の詳細な記述を付属の図面と併せて読むことから明らかとなるであろう。

図１から図３についてはすでに上で説明した。

図４は基本的なラッチから構成されるマスター‐スレーブ・ラッチを示している。この基本的なラッチはデータDを保持するか（クロックClkがHigh）、あるいはそれを出力Qに直接出力する（ClkがLow）。後者の機能を行う基本的なラッチは透明なラッチとも呼ばれる。

マスター‐スレーブ・ラッチでは、二つの基本的なラッチが直列に接続される。第一の基本的なラッチ６０はマスターと呼ばれ、第二のラッチ６２はスレーブと呼ばれる。スレーブ・ラッチはマスター・ラッチの反転クロックで動作される。図４および以下では、反転信号は前にXを付けて示す。

マスター‐スレーブ・ラッチはデータDを入力される。データDはクロックがLowからHighに遷移するときに存在するものである。同様に、スレーブ・ラッチはClkがHighからLowに変化するときに透明になる。このように、出力が変化するのはClkの立ち下がりエッジにおいてのみである。

図５は二つのマスター‐スレーブ・ラッチが実質平行に配置されているところを示している。上側のマスター‐スレーブ・ラッチはマスター８０およびスレーブ８６からなる。マスターは二つの入力D1およびD2を有し、これらはそれぞれ信号XCinおよびXSinを取込む。マスター８０の残る一つの入力はクロックClkを取込む。

ラッチ８０のQ出力はラッチされた信号XCin OR XSinを出力する。この出力信号はスレーブ８６の端子Dに入力される。

下側のマスター‐スレーブ・ラッチはマスター８２およびスレーブ８４からなる。上と同じように、マスター８２は二つのOR入力D1およびD2を有し、これらはそれぞれ信号CinおよびSinを取込む。残る一つの入力はクロックを取込む。

マスター８２のQ出力は使われていない。

反転出力XQがスレーブ８４のOR入力D2に入力されている。スレーブ８４のもう一方のOR入力D1は上側のマスター‐スレーブ・ラッチのマスター８０のXQ出力に接続されている。スレーブ８４のこの入力D1が受け取るQの反転値はNOT(XCin+XSin)に等しい。スレーブ８４の出力Qは信号XSoutを出力する。反転出力XQは信号Soutを出力するが、これはNOT(XCin+XSin)+NOT(Cin+Sin)と書くこともでき、Cin XOR Sinに等しい。

スレーブ８６については、その出力Qは信号XCoutを出力する。その反転出力XQは信号Coutを出力するが、これはNOT(XCin+XSin)と書くこともでき、これはCin AND Sinに等しい。

図６は、４ビットのプログラマブルな同期型カウンタを示している。これは４つのクロックド・ラッチ回路を有し、各ラッチ回路は図５に示したクロックド・ラッチ回路のように構成されている。右端のラッチ回路７６が最下位ビット（LSB）を表している。いちばん左側のクロックド・ラッチ回路７０が最上位ビット（MSB）を表している。クロックド・ラッチ回路７６のCin入力はクロックごとに「１」を入力される。

ラッチ回路７４から７６のSin入力は、その同じラッチ回路自身のSout出力が入力される。出力Coutからの信号出力はすぐ上位のラッチ回路７４の入力Cinに与えられる。

ラッチ回路７４の入力Sinはこの同期ラッチ回路自身から出力された信号Soutが入力される。この機能はまた、より上位のクロックド・ラッチ回路についても実現される。

ここでもまた、クロックのたびにCout出力からの信号出力がすぐ上位のクロックド・ラッチ回路、今の場合にはクロックド・ラッチ回路７２のクロック入力に与えられる
すべてのラッチ回路に対するクロックはFinから供給される。

クロックド・ラッチ回路のそれぞれのSout出力信号はカスケードAND回路３６および３８に入力されている。ANDゲート３６はクロックド・ラッチ回路７０および７２からSout出力信号を入力され、ANDゲート３８はANDゲート３６からの出力信号ならびにクロックド・ラッチ回路７４および７６からの出力信号Soutを入力される。結果はANDゲート３８から信号Foutとして出力される。

図６との関連で説明したこのカウンタは、図２との関連で説明した従来技術のカウンタと同一の機能を果たす。

本発明に基づくカウンタの利点は、半加算機能を実行するために余計な時間が全くかからないことである。半加算器を用いて構成された他のあらゆる既知のカウンタではつきものの追加的な遅延は発生しない。

図２の周波数分周器の特徴に加えて、この周波数分周器は入力クロックを表す線Finを示している。

さらに、４入力ANGゲート３４からなる並列的サイクル終了検出器の代わりに、２入力ANDゲート３６と３入力ANDゲート３８とから構成されるカスケードANDが示されている。

下記の例で示されるように、最後の計数ステップでは、最後の２ビットS0からS1は同時に0から1に変化し、それより上位のビットはみなすでに1に落ち着いている。このため、図３におけるAND５０および図５におけるAND３８に必要とされる入力数は３である。

動作例
K＝5
初期化：
S＝NOT(K)＝NOT(0101)＝1010
C＝0000
遷移：

停止／再ロード条件：
S＝−1（２の補数形式では1111）

上の表はMSBからLSBに向かってSビットが1に落ち着いていく様子を示している。

図１における前記の米国特許US-A-5,179,578では、Cin入力およびSin入力は、桁上げCoutの生成のために半加算器のANDゲートに、和Sout生成のために半加算器のXORゲートに与えられるまでは個々にラッチされる（保持される）。

しかし、本発明は、マスター‐スレーブ・ラッチ８０‐８６および８２‐８４の差動信号を利用し、共通の中間論理項を使って和信号および桁上げ信号を生成する。

ラッチは一般に差動信号、すなわち非反転出力信号および反転出力信号を与える。たとえば、２入力ORゲートは
Q＝D1 OR D2
XQ＝NOT(D1 OR D2)
を出力する。

現在のスイッチング論理のような高速論理族においては、当技術分野において知られているようにゲートの入力数が増加しやすい。最も簡単な例は、N入力OR/XOR ECLゲート（Emitter-Coupled Logic［エミッタ結合論理］）で、これはN個の並列入力トランジスタをもつ。

この半加算機能をもつクロックド回路の基本的な構成要素は、機能D1 OR D2を実行する二つの入力をもつ基本的なラッチである。

この手法のためには、和および桁上げの生成をOR/NOR論理になじむ形に変換することが必要である。ドモルガンの双対性の法則を使うと、
Sout＝Cin AND Sin
＝NOT(XCin OR XSin)
Cout＝Cin XOR Sin
＝NOT(NOT(XCin OR Xcin) OR NOT(Cin OR Sin))
と書くことができる。

必要とされる中間論理項はこうして容易に得ることができ、マスター‐スレーブ・ラッチ８０‐８６の出力およびマスター‐スレーブ・ラッチ８２‐８４の出力が和および桁上げに対する所望の表現を含む。

図７は、図４の基本的なラッチ６０のECLによる実現を示している。ただし、図５のラッチ８０、８２または８４にも示されていたように二つの入力D1およびD2を有している。図７の機能は次のようになる。

クロックCLKがHighのとき、バイアス回路９８で生成された定電流Ibiasがラッチの左側９０に向けられる。D1およびD2はデータ入力信号である。

トランジスタ１０３はベースが参照電圧Vrefに接続されている。この参照電圧はD1またはD2に入力される入力電圧のHighレベルとLowレベルとの中間の値である。電圧VrefはD1およびD2がHighレベルにあるかLowレベルにあるかを判定するために使われる閾値である。

トランジスタ１０３がオンになると、ノード９６における電圧がVDDから(VDD−(R×Ibias))に低下する。抵抗１０７の抵抗値は抵抗１０６と同じである。

入力D1（トランジスタ１０１のベース）またはD2（トランジスタ１０２のベース）の少なくとも一方がHighのとき、左の抵抗１０６を通って電流が流れる。したがって、ノード９４における電圧はVDDから(VDD−(R×Ibias))に低下し、Lowレベルを生じる。抵抗１０７には電流が流れていないので、Q９６にはHighレベルが生成される。このように、この回路の論理的な動作はQ＝D1 OR D2と等価である。

トランジスタ１０４および１０５は、クロックがHighからLowに切り替わったときのノード９４および９６の電位を保持する役割をする。CLKがLow電位のとき、バイアス電流は右側の回路の右の分枝を流れる。先に生成されたQおよびXQの値は次いでクロスに結合されたトランジスタ１０４および１０５の正帰還により保持される。

本発明はこれらの特定の実施例に限定されるものではなく、本発明の開示から外れることなくさまざまな変形および修正をなすことが可能である。

従来技術の半加算器を示す図である。従来技術の、半加算器に基づくプログラマブルな４ビット同期モジュロkカウンタを示す図である。７ビットモジュロkカウンタについてのサイクル終了検出器のカスケード検出版を示す図である。基本的なラッチから構成されるマスター‐スレーブ・ラッチを示す図である。統合された半加算入力論理をもつクロックド・ラッチ回路を示す図である。本発明に基づく、半加算機能が統合されたラッチ回路を使ったプログラマブルな４ビット同期モジュロkカウンタを示す図である。統合された入力論理（D1 OR D2）をもつ単純なラッチの実装を示す図である。

Claims

第一および第二のクロックド・マスター‐スレーブ・ラッチ（８０、８６；８２、８４）と、
二つのOR結線された信号入力および一つのクロック入力を有する各マスター・ラッチ（８０、８２）と、
一つの信号入力（D）および一つのクロック入力（Clk）を有する第一のスレーブ・ラッチ（８６）と、
二つのOR結線された信号入力（D1、D2）と一つのクロック入力（Clk）とを有しそのうち一方の信号入力（D1、D2）は前記第一のマスター・ラッチ（８０）の反転出力（XQ）に接続され、もう一方の信号入力（D2、D1）は前記第二のマスター・ラッチ（８２）の反転出力（XQ）に接続されている第二のスレーブ・ラッチ（８４）、
とを有することを特徴とするラッチ回路。
前記第一のマスター・ラッチ（８０）の非反転出力（Q）が前記第一のスレーブ・ラッチ（８６）の信号入力（D）に接続され、該第一のスレーブ・ラッチのクロック入力（Clk）が反転クロック（XClk）を取込み、
前記第二のスレーブ・ラッチ（８４）のクロック入力が前記反転クロック（XClk）を取込む、
ことを特徴とする、請求項１記載のラッチ回路。
前記第一のマスター・ラッチの前記OR結線された入力（D1、D2）がそれぞれ信号XCinおよびXSinを取込み、前記第二のマスター・ラッチ（８２）の入力（D1、D2）がそれぞれCinおよびSinを取込むことを特徴とする、請求項１記載のラッチ回路。
前記マスター‐スレーブ・ラッチが同期したラッチであることを特徴とする、請求項１記載のラッチ回路。
ラッチの一部または全部が透明なラッチであることを特徴とする、請求項１記載のラッチ回路。
各桁に一つの半加算機能をもつラッチ回路（LC；７６、７４、７２、７０）および該ラッチ回路（LC；７６、７４、７２、７０）の和出力を取込むANDゲート回路を有しており、各ラッチ回路（LC）がそのS入力（Sin）で自らの出力信号（Sout）を取込み、
最下位ビットに対するラッチ回路（７６）はその桁上げ入力において「1」を取込み、
さらなる各ラッチ回路（LC；７４、７２、７０）はその桁上げ入力（Cin）において直前の桁のラッチ回路からの桁上げ信号（Cout）を取込む、
ことを特徴とする、半加算機能を使った周波数分周器。
ゲート回路がカスケード式のゲート（３６、３８）からなることを特徴とする、請求項６記載の周波数分周器。
各ラッチ回路が、
第一および第二のクロックド・マスター‐スレーブ・ラッチ（８０、８６；８２、８４）と、
二つのOR結線された信号入力および一つのクロック入力を有する各マスター・ラッチ（８０、８２）と、
一つの信号入力（D）および一つのクロック入力（Clk）を有する第一のスレーブ・ラッチ（８６）と、
二つのOR結線された信号入力（D1、D2）と一つのクロック入力（Clk）とを有しそのうち一方の信号入力（D1、D2）は前記第一のマスター・ラッチ（８０）の反転出力（XQ）に接続され、もう一方の信号入力（D2、D1）は前記第二のマスター・ラッチ（８２）の反転出力（XQ）に接続されている第二のスレーブ・ラッチ（８４）、
とを有することを特徴とする、請求項６記載の周波数分周器。
前記第一のマスター・ラッチ（８０）の非反転出力（Q）が前記第一のスレーブ・ラッチ（８６）の信号入力（D）に接続され、そのクロック入力（Clk）が反転クロック（XClk）を取込み、
前記第二のスレーブ・ラッチ（８４）のクロック入力が前記反転クロック（XClk）を取込む、
ことを特徴とする、請求項８記載の周波数分周器。
前記第一のマスター・ラッチの前記OR結線された入力（D1、D2）がそれぞれ信号XCinおよびXSinを取込み、前記第二のマスター・ラッチ（８２）の入力（D1、D2）がそれぞれCinおよびSinを取込むことを特徴とする、請求項９記載のラッチ回路。
前記マスター‐スレーブ・ラッチが同期したラッチであることを特徴とする、請求項６記載のラッチ回路。
ラッチの一部または全部が透明なラッチであることを特徴とする、請求項６記載のラッチ回路。